KR930003558A - 출력회로 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예를 나타낸 회로도,
제2도는 본 발명의 제2실시예를 나타낸 회로도,
제3도는 본 발명의 제3실시예를 나타낸 것으로, 제1도에 나타낸 회로를 변형한 회로도.
Claims (13)
- 제1전원 및 제2전원 상호간에 전류통로가 직렬 접속되면서 입력신호에 대응하여 교대로 도통되는 동일 도전형의 제1, 제2트랜지스터(N3, N4;P3, P4)와, 이들 트랜지스터의 상호 접속점에 접속되면서 출력단자(OT1)및, 전류통로의 한쪽 단자가 상기 출력단자에 접속되고 다른쪽 단자가 상기 제1트랜지스터의 백게이트에 접속된 제3트랜지스터(N5, P5)를 구비하여 구성된 것을 특징으로 하는 출력회로.
- 제1항에 있어서, 상기 제3트랜지스터(N5, P5)의 게이트가 일정한 전위에 접속되어 있는 것을 특징으로 하는 출력회로.
- 제1항에 있어서, 상기 재3트랜지스터(N5, P5)의 게이트에는 입력신호가 공급되는 것을 특징으로 하는 출력 단자.
- 제2항 또는 제3항에 있어서, 상기 제3트랜지스터(N5, P9)의 백게이트가 상기 제1트랜지스터(N3, N4;P3, P4)의 백게이트에 접속되어 있는 것을 특징으로 하는 출력 회로.
- 제1전원 및 제2전원 산호간에 전류통로가 직렬 접속되어 입력신호에 따라 교대로 도통되는 동일 도전형의 제1, 제2트랜지스터(N3, N4;P3, P4)와, 이들 트랜지스터의 상호 접속점에 접속된 출력단자(OT1), 전류통로의 한쪽 단자가 상기 출력단자에 접속되면서 다른쪽 단자가 상기 제1트랜지스터의 백게이트에 접속된 제3트랜지스터(N5, P5)및, 전류통로가 상기 제1트랜지스터의 백게이트와 일정 전위와의 사이에 접속되면서 상기 입력신호에 대응하여 도통되는 제4트랜지스터(N6,P6)를 구비하여 구성된 것을 특징으로 하는 출력회로.
- 제5항에 있어서, 상기 제3트랜지스터(N5, P5)의 게이트가 일정한 전위에 접속되어 있는 것을 특징으로 하는 출력회로.
- 제5항 또는 제6항에 있어서, 상기 제3트랜지스터(N5, P5)의 게이트에는 입력신호가 공급되는 것을 특징으로 하는 출력회로.
- 제5항에 있어서, 상기 제3트랜지스터(N5, P5)의 백게이트가 상기 제1트랜지스터(N3, N4)의 백게이트에 접속되어 있는 것을 특징으로 하는 출력 회로.
- 제5항에 있어서, 상기 제4트랜지스터(N6, P6)의 백게이트가 상기 일정 전위에 접속되어 있는 것을 특징으로 하는 출력장치.
- 전류통로의 한쪽 단자가 제1전위에 접속되면서 제1입력 신호에 대응하여 도통되는 제1도전형의 제1트랜지스터(P7, N7)와, 전류통로의 한쪽 단자가 상기 제1트랜지스터의 전류통로의 다른쪽 단자에 접속되면서 전류 통로의 다른쪽 단자가 출력단자에 접속됨과 더불어 게이트가 상기 제1전위에 접속된 제2도전형의 제2트랜지스터(N3, P3), 전류통로의 한쪽 단자가 상기 출력단자에 접속되면서 다른쪽 단자가 제2전위에 접속됨과 더불어 제2입력 신호에 대응하여 도통되는 제2도전형의 제3트랜지스터(N4, P4), 전류통로의 한쪽 단자가 상기 제2트랜지스터의 백게이트에 접속되면서 다른쪽 단자가 상기 출력단자에 접속됨과 더불어 제3입력 신호에 대응하여 도통되는 제2도전형의 제4트랜지스터(N5, P5) 및, 전류통로의 한쪽 단자가 상기 제2트랜지스터의 백게이트에 접속되면서 다른쪽 단자가 상기 제2전위에 접속됨과 더불어 제4입력신호에 대응하여 도통되는 제2도전형의 제5트랜지스터(N6, P6)를 구비하여 구성된 것을 특징으로 하는 출력회로.
- 제10항에 있어서, 상기 제4트랜지스터(N5, P5)의 백게이트가 상기 제2전위에 접속되어 있는 것을 특징으로 하는 출력회로.
- 제10항에 있어서, 상기 제4트랜지스터(N5, P5)의 백게이트가 상기 출력단자에 접속되어 있는 것을 특징으로 하는 출력회로.
- 전류통로의 한쪽 단자가 제1전위에 접속되면서 다른쪽 단자가 출력 단자에 접속됨과 더불어 제1입력신호에 대응하여 상기 출력단자에 전압을 공급하는 제1절연게이트 트랜지스터(N3, P3)와, 전류통로의 한쪽 단자가 상기 출력 단자에 접속되면서 다른쪽 단자가 상기 제1절연게이트 트랜지스터 의 백게이트에 접속됨과 더불어 제2입력신호에 대응하여 도통되는 스위치소자(SW) 및, 전류통로의 한쪽 단자가 상기 제1절연게이트 트랜지스터의 백게이트에 접속되면서 다른쪽 단자가 상기 제1전위 보다 높은 제2전위에 접속됨과 더불어 제2입력 신호에 대응하여 상기 제1절연게이트 트랜지스터를 바이폴라 동작시키는 제2절연게이트 트랜지스터(N10, Pl0)를 구비하여 구성된 것을 특징으로 하는 출력회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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US5191244A (en) * | 1991-09-16 | 1993-03-02 | Advanced Micro Devices, Inc. | N-channel pull-up transistor with reduced body effect |
JP2888722B2 (ja) * | 1993-04-12 | 1999-05-10 | 株式会社東芝 | インターフェース回路 |
JP3160449B2 (ja) * | 1993-12-02 | 2001-04-25 | 株式会社東芝 | トランジスタ回路 |
JP2965840B2 (ja) * | 1993-12-02 | 1999-10-18 | 株式会社東芝 | トランジスタ回路 |
JP3311133B2 (ja) * | 1994-02-16 | 2002-08-05 | 株式会社東芝 | 出力回路 |
US5490171A (en) * | 1994-03-09 | 1996-02-06 | International Business Machines Corporation | Single-port network node transceiver with powered-down protection |
EP0735686B1 (en) * | 1995-03-31 | 2001-07-04 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Three-state CMOS output buffer circuit |
US6040711A (en) * | 1995-03-31 | 2000-03-21 | Sgs-Thomson Microelectronics S.R.L. | CMOS output buffer having a switchable bulk line |
US6043684A (en) * | 1995-12-20 | 2000-03-28 | Cypress Semiconductor Corp. | Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit |
US5835970A (en) * | 1995-12-21 | 1998-11-10 | Cypress Semiconductor Corp. | Burst address generator having two modes of operation employing a linear/nonlinear counter using decoded addresses |
US6411140B1 (en) | 1995-12-20 | 2002-06-25 | Cypress Semiconductor Corporation | Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit |
US5903174A (en) * | 1995-12-20 | 1999-05-11 | Cypress Semiconductor Corp. | Method and apparatus for reducing skew among input signals within an integrated circuit |
US5821796A (en) * | 1996-09-23 | 1998-10-13 | Texas Instruments Incorporated | Circuitry for providing a high impedance state when powering down a single port node |
US5786724A (en) * | 1996-12-17 | 1998-07-28 | Texas Instruments Incorporated | Control of body effect in MOS transistors by switching source-to-body bias |
US5933025A (en) * | 1997-01-15 | 1999-08-03 | Xilinx, Inc. | Low voltage interface circuit with a high voltage tolerance |
JPH10209854A (ja) | 1997-01-23 | 1998-08-07 | Mitsubishi Electric Corp | ボディ電圧制御型半導体集積回路 |
JP3715066B2 (ja) * | 1997-03-25 | 2005-11-09 | 三菱電機株式会社 | 電流モードロジック回路 |
US6429684B1 (en) * | 1997-10-06 | 2002-08-06 | Texas Instruments Incorporated | Circuit having dynamic threshold voltage |
US6097222A (en) * | 1997-10-27 | 2000-08-01 | Cypress Semiconductor Corp. | Symmetrical NOR gates |
US5889416A (en) * | 1997-10-27 | 1999-03-30 | Cypress Semiconductor Corporation | Symmetrical nand gates |
US6104213A (en) * | 1998-03-02 | 2000-08-15 | International Business Machines Corporation | Domino logic circuit having a clocked precharge |
US6023176A (en) * | 1998-03-27 | 2000-02-08 | Cypress Semiconductor Corp. | Input buffer |
US6239649B1 (en) * | 1999-04-20 | 2001-05-29 | International Business Machines Corporation | Switched body SOI (silicon on insulator) circuits and fabrication method therefor |
US6157216A (en) * | 1999-04-22 | 2000-12-05 | International Business Machines Corporation | Circuit driver on SOI for merged logic and memory circuits |
US6433587B1 (en) * | 2000-03-17 | 2002-08-13 | International Business Machines Corporation | SOI CMOS dynamic circuits having threshold voltage control |
US6326832B1 (en) * | 2000-03-29 | 2001-12-04 | National Semiconductor Corporation | Full swing power down buffer with multiple power supply isolation for standard CMOS processes |
JP4439761B2 (ja) * | 2001-05-11 | 2010-03-24 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
KR100728950B1 (ko) * | 2004-03-11 | 2007-06-15 | 주식회사 하이닉스반도체 | 내부전압 발생장치 |
US7924087B2 (en) * | 2008-05-20 | 2011-04-12 | Mediatek Inc. | Reference buffer circuit |
US20100102872A1 (en) * | 2008-10-29 | 2010-04-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dynamic Substrate Bias for PMOS Transistors to Alleviate NBTI Degradation |
US8519773B2 (en) * | 2011-06-17 | 2013-08-27 | Texas Instruments Incorporated | Power switch with one-shot discharge and increased switching speed |
US8494173B2 (en) * | 2011-10-28 | 2013-07-23 | Gn Resound A/S | Integrated circuit with configurable output cell |
EP2605407A1 (en) * | 2011-12-13 | 2013-06-19 | Soitec | Tristate gate |
CN105790753B (zh) * | 2014-12-25 | 2018-12-21 | 中芯国际集成电路制造(上海)有限公司 | 输出缓冲器 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4324991A (en) * | 1979-12-12 | 1982-04-13 | Casio Computer Co., Ltd. | Voltage selector circuit |
DE3226339C2 (de) * | 1981-07-17 | 1985-12-19 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Analoge Schaltervorrichtung mit MOS-Transistoren |
JPS6382019A (ja) * | 1986-09-25 | 1988-04-12 | Mitsubishi Electric Corp | 相補形mos高インピ−ダンス回路 |
US4789917A (en) * | 1987-08-31 | 1988-12-06 | National Semiconductor Corp. | MOS I/O protection using switched body circuit design |
US4959563A (en) * | 1988-06-29 | 1990-09-25 | Texas Instruments Incorporated | Adjustable low noise output circuit |
US5057715A (en) * | 1988-10-11 | 1991-10-15 | Intel Corporation | CMOS output circuit using a low threshold device |
US5068553A (en) * | 1988-10-31 | 1991-11-26 | Texas Instruments Incorporated | Delay stage with reduced Vdd dependence |
US4956691A (en) * | 1989-03-24 | 1990-09-11 | Delco Electronics Corporation | NMOS driver circuit for CMOS circuitry |
US5004936A (en) * | 1989-03-31 | 1991-04-02 | Texas Instruments Incorporated | Non-loading output driver circuit |
JPH02305223A (ja) * | 1989-05-19 | 1990-12-18 | Matsushita Electric Ind Co Ltd | インバータ回路 |
JPH0338917A (ja) * | 1989-07-05 | 1991-02-20 | Nec Corp | インバータ回路 |
KR940006998B1 (ko) * | 1991-05-28 | 1994-08-03 | 삼성전자 주식회사 | 높은 출력 이득을 얻는 데이타 출력 드라이버 |
JPH057149A (ja) * | 1991-06-27 | 1993-01-14 | Fujitsu Ltd | 出力回路 |
US5160855A (en) * | 1991-06-28 | 1992-11-03 | Digital Equipment Corporation | Floating-well CMOS output driver |
US5191244A (en) * | 1991-09-16 | 1993-03-02 | Advanced Micro Devices, Inc. | N-channel pull-up transistor with reduced body effect |
US5332932A (en) * | 1991-09-16 | 1994-07-26 | Advanced Micro Devices, Inc. | Output driver circuit having reduced VSS/VDD voltage fluctuations |
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