KR840005946A - 차동증폭 회로 - Google Patents

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Abstract

내용 없음

Description

차동증폭 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예의 차동 증폭회로의 회로도.
제2도는 상보형 MIS직접 회로의 단면도.
제3도 A, 제3도 B는 각각의 기준전압 발생회로의 회로도.

Claims (12)

  1. 다음 사항을 포함하는 차동 증폭기 ; 그의 소오스에 제1입력신호가 공급되는 제1챤넬 도전형의 제1전계호과 트랜지스터와, 상기 제1전 계효과 트랜지스터의 드레인과 하나의 전원 단자와의 사이에 결합된 제1부하와를 갖는 제1증폭 회로 ; 그의 소오스에 상기 제1입력신호의 위상에 대해서 역상으로된 위상을 갖은 제2입력신호가 공급되는 제1챤넬 도전형의 제2전 계효과 트랜지스터와 상기 제2전계효과 트랜지스터의 드레인과 상기 정원 단자와의 사이에 결합된 제2부하를 갖은 제2증 폭회로, 및 상기 제1증폭회로의 출력과 상기 제2증폭회로의 출력을 받음으로 인하여 상기 제1 및 제2증폭회로의 동작점을 제어하기 위한 제어전압을 출력하는 피드백 회로.
  2. 특허 청구범위 제1항의 차동증폭기에 있어서, 상기 피드백 회로의 제어 전압은 상기 제1 및 제2 전계효과 트랜지스터의 게이트에 공급된다.
  3. 특허 청구범위 제2항의 차동증폭기에 있어서, 상기 피드백 회로는, 상기 제1증폭회로의 출력과 상기 제2증폭회로의 출력등을 받는 것으로 인하여 상기 제1 및 제2증폭회로의 동작점을 검출하는 제1회로와, 상기 제1회로의 검출 출력과 기준 전압와를 비교함으로 인하여 상기 제어전압을 검출하는 제2회로로 된다.
  4. 특허 청구범위 제3항의 차동증폭기에 있어서, 상기 제1회로는 그의 일단에 상기 제1증폭 회로의 출력이 공급되는 제1저항 소자와 그의 일단에 상기 제2증폭회로의 출력이 공급되고 또, 그의 다른 일단이 상기 제1저항 소자의 다른 일단과 공동결합된 제2저항 소자로 되고, 상기 제1 및 제2저항 소자의 공동 접속된 다른 일단에서 검출 출력을 출력한다.
  5. 특허청구범위 제4항의 자동 증폭기에 있어서, 상기 제1 및 제2저항 소자의 각각은 전계효과 트랜지스터로 된다.
  6. 특허 청구범위 제3항의 차동증폭기는 1대(對)의 차동 입력 전계효과 트랜지스터와 상기 차동 입력 트랜지스터의 드레인에 결합된 가렌트미라 회로와 상기 차동 입력 트랜지스터의 소오스에 결합된 정전류원으로 되는 전단증폭회로, 상기 전단 증폭회로는 상기 차동입력 전계효과 트랜지스터의 드레인에서 상기 제1입력 신호 및 상기 제2입력 신호를 출력하는 것을 포함한다.
  7. 특허청구범위 제6항의 차동증폭기에 있어서, 상기 정전류원 상기 제1 및 제2부하는 제3, 4 및 제5전계효과 트랜지스터로 구성되며, 상기 차동입력 전계효과 트랜지스터 및 상기 제3내지 제5전계효과 트랜지스터는 상기 제1챤넬 도전형에 대하여 역인 제2챤넬 도전형으로 되어 있다.
  8. 특허청구범위 제7항의 차동증폭기에 있어서, 상기 제1부하를 구성하는 상기 제4전계효과 트랜지스터는 그의 드레인이 제6전계효과 트랜지스터를 거쳐 상기 제 1전계효과 트랜지스터의 드레인에 결합되며 상기 제2부하를 구성하는 제5전계효과 트랜지스터는 그의 드레인이 제2전계효과 트랜지스터를 거쳐 상기 제7전계효과 트랜지스터의 드레인에 결합되어 있고, 이것에 의하여 상기 제4 및 제5전계효과 트랜지스터의 각각의 드레인 소오스 사이에 가하여지는 전압레벨이 감소된다.
  9. 특허청구범위 제8항의 차동 증폭기에 있어서, 상기 제6 및 제7전계효과 트랜지스터는 제2찬넬 도전형으로 구성되고, 상기 제1, 제2, 제6 및 제7전계효과 트랜지스터의 게이트에서 상기 제어전압이 공급된다.
  10. 특허청구범위 제6항의 차동 증폭기에 있어서, 더욱이 상기 제2증폭 회로의 출력을 그의 입력으로 받는 출력 증폭기를 포함한다.
  11. 다음 사항을 포함하는 차동증폭기는 제1챤넬 도전형의 일대(一對)의 차동 입력전계 효과트랜지스터, 상기 일대의 차동 입력 전계효과 트랜지스터의 드레인과 전원의 한쪽의 단자와의 사이에 결합된 제2챤넬 도전형의 제1, 2전계효과 트랜지스터로 되는 가렌트미라 부하회로, 상기 제1전계 효과 트랜지스터의 드레인과 상기 가렌트미라 부하회로와의 접속점에 있어서의 신호가 그의 소오스에 공급되는 제2챤넬 도전형의 제3전계효과 트랜지스터, 상기 제2전계효과 트랜지스터의 드레인과 상기 가렌트 미라부하 회로와의 접속점에 있어서의 신호가 그의 소오스에 공급되는 제2챤넬 도전형의 제4전계효과 트랜지스터, 상기 제3 및 제4전계효과 트랜지스터의 드레인과 전원의 다른쪽의 단자와의 사이에 전류통로를 형성하는 부하회로 및 상기 제3 및 제4전계효과 트랜지스터의 게이트에 공급하기 위한 바이어스 전압을 발생하는 전압 발생회로로된다.
  12. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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