KR970063901A - 연산증폭회로 - Google Patents
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Abstract
크로스오버 왜곡이 발생하지 않는, 저전력전압하에서 고부하를 구동할 수 있는 연산증폭회로는 제1차동증폭회로, 제2차동증폭회로, 제1레벨시프트 회로, 제2레벨 시프트 회로, 제1전류원, 제2전류원 및 출력회로를 구비한다. 제1차동증폭회로는 게이트가 제1입력단자에 접속된 N채널 MOS 트랜지스터를 갖고 제1입력단자와 제2입력단자간의 전위차에 따른 전압을 출력한다. 제2차동증폭회로는 게이트가 제1입력단자에 접속된 P채널 MOS트랜지스터와 게이트가 제2입력단자에 접속된 P 채널 MOS 트랜지스터를 갖고 제1입력단자와 제2입력단자간의 전위차에 따른 전압을 출력한다. 제1레벨 시프트 회로는 게이트에 제1차동증폭회로로부터 출력된 전압이 인가되는 P채널 MOS트랜지스터와 N채널 MOS 트랜지스터를 갖고 P채널 MOS 트랜지스터에 인가된 전압의 레벨을 시프트하여 얻은 전압을 출력한다. 제2레벨 시프트 회로는 게이트에 제2차동증폭회로로부터 출력된 전압이 인가되는 N채널 MOS 트랜지스터와 P채널 MOS 트랜지스터를 갖고 N채널 MOS 트랜지스터에 인가된 전압이 레벨을 시프트하여 얻은 전압을 출력한다. 제1전류원은 제1소정 레벨 전류를 제1레벨 시프트 회로의 N채널 MOS 트랜지스터에 공급한다. 출력회로는 게이트에 제1레벨 시프트 회로로부터 출력된 전압이 인가되는 P채널 MOS 트랜지스터와 게이트에 제2레벨 시프트 회로로부터 출력된 전압이 인가되는 N채널 MOS 트랜지스터를 갖고 양 트랜지스터의 상태들에 따른 전압을 출력한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 연산증폭회로의 구조를 도시한 회로도.
Claims (4)
- 게이트가 제1입력단자에 접속된 N채널 MOS 트랜지스터와 게이트가 제2입력단자에 접속된 N채널 MOS 트랜지스터를 갖고 상기 제1입력단자와 상기 제2입력단자간의 전위차에 따른 전압을 출력하는 제1차동증폭회로, 게이트가 상기 제1입력단자에 접속된 P채널 MOS트랜지스터와 게이트가 상기 제2입력단자에 접속된 P 채널 MOS 트랜지스터를 갖고 상기 제1입력단자와 상기 제2입력단자간의 상기 전위차에 따른 전압을 출력하는 제2차동증폭회로, 게이트에 상기 제1차동증폭회로로부터 출력된 전압이 인가되는 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터를 갖고 P채널 MOS 트랜지스터에 인가된 전압의 레벨을 시프트하여 얻은 전압을 출력하는 제1레벨 시프트회로, 게이트에 상기 제2차동증폭회로로부터 출력된 전압이 인가되는 N채널 MOS 트랜지스터와 P채널 MOS 트랜지스터를 갖고 N채널 MOS 트랜지스터에 인가된 전압의 레벨을 시프트하여 얻은 전압을 출력하는 제2레벨 시프트 회로, 제1소정 레벨 전류를 상기 제1레벨 시프트 회로의 N채널 MOS 트랜지스터에 공급하는 제1전류원, 제2소정 레벨 전류를 상기 제2레벨 시프트 회로의 P채널 MOS 트랜지스터에 공급하는 제2전류원, 게이트에 상기 제1레벨 시프트 회로로부터 출력된 전압이 인가되는 P채널 MOS 트랜지스터와 게이트에 상기 제2레벨 시프트 회로로부터 출력된 전압이 인가되는 N채널 MOS 트랜지스터를 갖고 상기 P채널 MOS 트랜지스터와 상기 N채널 MOS 트랜지스터의 상태들에 따른 전압을 출력하는 출력회로로 이루어지는 것을 특징으로 하는 연산증폭회로.
- 게이트가 제1입력단자에 접속된 N채널 MOS 트랜지스터와 게이트가 제2입력단자에 접속된 N채널 MOS 트랜지스터를 갖고 상기 제1입력단자와 상기 제2입력단자간의 전위차와 동일 위상을 갖는 전압을 상기 전위차에 따라 출력하는 제1차동증폭회로, 게이트가 상기 제1입력단자에 접속된 N채널 MOS트랜지스터와 게이트가 상기 제2입력단자에 접속된 N 채널 MOS 트랜지스터를 갖고 상기 제1입력단자와 상기 제2입력단자간의 전위차와 반대 위상을 갖는 전압을 상기 전위차에 따라 출력하는 제2차동증폭회로, 게이트에 상기 제1차동증폭회로로부터 출력된 전압이 인가되는 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터를 갖고 P채널 MOS 트랜지스터에 인가된 전압의 레벨을 시프트하여 얻은 전압을 출력하는 레벨 시프트 회로, 제1소정 레벨 전류를 상기 레벨 시프트 회로의 상기 N채널 MOS 트랜지스터에 공급하는 전류원, 게이트에 상기 제2차동증폭회로로부터 출력된 전압이 인가되는 P채널 MOS 트랜지스터와 게이트에 상기 레벨 시프트 회로로부터 출력된 전압이 인가되는 N채널 MOS 트랜지스터를 갖고 상기 P채널 MOS 트랜지스터와 상기 N채널 MOS 트랜지스터의 상태들에 따른 전압을 출력하는 출력회로로 이루어지는 것을 특징으로 하는 연산증폭회로.
- 제1항에 있어서, 소정 제어신호가 입력될 때 상기 출력회로의 N채널 MOS 트랜지스터를 제어하여 그 N채널 MOS 트랜지스터의 게이트에 인가되는 전압을 변화시키므로써 오프 상태에 있도록 하고 상기 출력회로의 P채널 MOS 트랜지스터를 제어하여 그 P채널 MOS 트랜지스터의 게이트에 인가되는 전압을 변화시키므로써 오프 상태에 있도록 하는 파워 다운 회로를 또한 구비하는 것을 특징으로 하는 연산증폭회로.
- 제2항에 있어서, 소정 제어신호가 입력될 때 상기 출력회로의 N채널 MOS 트랜지스터을 제어하여 그 N채널 MOS 트랜지스터의 게이트에 인가되는 전압을 변화시키므로써 오프 상태에 있도록 하고 상기 출력회로의 P채널 MOS 트랜지스터를 제어하여 그 P채널 MOS 트랜지스터의 게이트에 인가되는 전압을 변화시키므로써 오프 상태에 있도록 하는 파워 다운 회로를 또한 구비하는 것을 특징으로 하는 연산증폭회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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