KR970063903A - 연산증폭기 - Google Patents

Abstract

본 발명은 저전압 전원으로도 확실하게 CLASS-AB 동작하는 연산증폭기를 실현하기 위한 것이다.

제1차동전류 증폭회로(5)와 제2차동전류 증폭회로(6)의 2개의 입력단이 구비된다. 제1차동전류 증폭회로(5)와 제1전류 미러 회로(7)에 의해 출력 버퍼 회로(22)의 NMOS 트랜지스터(11)가 구동된다. 제2차동전류 증폭회로(6)에서 출력되는 전류는 제3 및 제4전류원(3,4)과 DC 레벨 분리 회로(8)로 구성되는 전류 복귀 회로(50)에 의해 복귀된다. 제2전류 미러 회로(9)는 복귀한 전류에 기초하여 전류를 흐르게 하고, 이 전류가 출력 버퍼 회로(22)의 PMOS 트랜지스터(10)의 게이트에 인가된다. 상기 전류 복귀 회로는 매우 작은 전압으로 동작가능하므로, 상기 출력 버퍼 회로(22)의 PMOS 트랜지스터(10)의 게이트-소스간 전압은 큰 값으로 확보된다. 따라서 저전압의 전원을 이용해도 확실하게 CLASS-AB 동작이 가능하다.

Description

연산증폭기

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명 실시예의 연산증폭기의 블록구성을 도시하는 도면.

Claims (12)

1. 소정 전압을 갖는 제1전원과, 상기 소정 전압과는 다른 전압을 갖는 제2전원과, 상기 제1전원에 접속되는 제1극성의 트랜지스터와 상기 제2전원에 접속되는 제2극성의 트랜지스터를 직렬로 접속한 직렬회로로 구성되며, 그 직렬 접속점에 출력 단자를 갖는 출력 버퍼 회로를 포함하며, 입력되는 차동 신호에 의해 상기 제1, 제2트랜지스터를 구동하는 CLASS-AB급의 연산증폭기에 있어서, 소정 극성의 트랜지스터로 구성되며, 상기 차동 신호가 입력되어 이 차동 신호를 증폭하는, 상기 제2극성의 트랜지스터를 구동하기 위한 제1차동전류증폭회로와, 상지 제1극성의 트랜지스터를 구동하기 위해 그 전류 제어 단자에 인가하는 전압을 생성하는 레벨 시프트 회로를 포함하며, 상기 레벨 시프트 회로는, 일정 전류를 흐르게 하는 정전류원과, 상기 정전류원으로부터 일정 전류를 받는 동시에, 상기 제1차동전류 증폭회로를 구성하는 트랜지스터와 동일 극성을 트랜지스터로 구성되며, 상기 차동 신호가 입력되어 이 차동 신호를 증폭하는 제2차동전류 증폭회로와, 상기 제2차동신호 증폭회로와 상기 제2전원 사이에 접속되어 상기 제2차동전류 증폭회로의 출력 전류를 복귀시키는 전류 복귀 회로와, 상기 제1전원과 상기 전류 복귀 회로 사이에 접속되고, 이 복귀 회로의 출력 전류에 기초한 값의 전류를 흐르게 하고, 이 전류를 상기 제1극성 트랜지스터의 전류 제어 단자에 인가하는 전류 미러 회로를 포함하는 것을 특징으로 하는 연산증폭기.
2. 제1항에 있어서, 전류 복귀 회로는, 제2차동전류 증폭회로가 갖는 2개의 전류 출력 단자에 접속된 2개의 정전류원과, 2개의 전류 출력단자를 갖고, 상기 제2차동전류 증폭회로의 2개의 전류 출력 단자에 흐르는 전류를 상기 2개의 전류 출력 단자를 통해 각각 출력하는 동시에, 이 2개의 전류 출력 단자와 상기 제2차동전류 증폭회로의 2개의 전류 출력 단자 사이에서 직류 전압 레벨을 분리하는 DC레벨 분리 회로를 포함하는 것을 특징으로 하는 연산증폭기.
3. 제2항에 있어서, 한쪽의 정전류원은 제2차동전류 증폭회로의 한쪽의 전류 출력 단자와 상기 제2전원 사이에 접속되는 트랜지스터를 포함하며, 다른쪽의 정전류원은 제2차동전류 증폭회로의 다른 쪽 전류 출력 단자와 상기 제2전원 사이에 접속되는 트랜지스터를 포함하며, 상기 2개의 트랜지스터의 전류 제어 단자는 공통적으로 바이어스 단자에 접속되는 것을 특징으로 하는 연산증폭기.
4. 제2항에 있어서, DC레벨 분리 회로는, 자신의 2개의 전류 출력 단자와 상기 제2차동전류 증폭회로의 2개의 전류 출력 단자 사이에 각각 접속되는 2개의 트랜지스터를 포함하며, 상기 2개의 트랜지스터의 전류 제어 단자는 공통적으로 바이어스 단자에 접속되는 것을 특징으로 하는 연산증폭기.
5. 제1항에 있어서, 상기 전류 미러 회로는, 상기 제1전원에 접속되는 동시에, 상기 전류 복귀 회로에 접속되는 2개의 전류 단자를 포함하며, 상기 전류 복귀 회로로부터 상기 전류 단자의 한쪽에 입력되는 전류의 값에 비례하고 그 입력 전류와의 역극성의 전류를 상기 전류 단자 중 다른 쪽으로 출력하고, 상기 다른 쪽의 전류 단자로부터 출력되는 전류가 상기 제1극성의 트랜지스터의 전류 제어 단자에 인가되는 것을 특징으로 하는 연산증폭기.
6. 제5항에 있어서, 전류 미러 회로는, 상기 제1전원과 상기 한쪽의 전류 단자 사이 및 상기 제1전원과 상기 다른쪽의 전류 단자 사이에 배치된 제1 및 제2트랜지스터를 포함하며, 상기 양 트랜지스터는 그 각 전류 제어 단자가 상호 접속되고,상기 제2트랜지스터는 그 상기 전류 제어 단자와 상기 다른쪽의 전류 단자에 접속된 쪽이 상호 접속되는 것을 특징으로 하는 연산증폭기.
7. 제1항에 있어서, 별도로 상기 제1차동전류 증폭회로와 상기 제2전원 사이에 접속되는 전류 미러 회로를 포함하며, 상기 전류 미러 회로는 상기 제1차동전류 증폭회로의 출력 전류에 기초한 값의 전류를 흐르게 하고, 이 전류를 상기 제2극성의 트랜지스터의 전류 제어 단자에 출력하는 것을 특징으로 하는 연산증폭기.
8. 제1항에 있어서, 상기 제1차동전류 증폭회로에 일정 전류를 공급하는 정전류원을 포함하며, 상기 정전류원은 상기 제2차동전류 증폭회로에 일정 전류를 공급하는 정전류원을 겸용하는 것을 특징으로 하는 연산증폭기.
9. 제1항에 있어서, 제1전원의 전압(Vo)은 연산 증폭기를 구성하는 트랜지스터의 임계치 전압을 Vt로 하여,

   Vo〈3Vt

   로 설정되는 것을 특징으로 하는 연산증폭기.
10. 제9항에 있어서, 제1전원의 전압은 1.3V인 것을 특징으로 하는 연산증폭기.
11. 제6항에 있어서, 출력 버퍼 회로의 제1극성 트랜지스터와, 레벨 시프트 회로에 포함되는 전류 미러 회로의 트랜지스터와는 동일 종류 및 동일 극성의 트랜지스터로 구성되는 것을 특징으로 하는 연산증폭기.
12. 제7항에 있어서, 출력 버퍼 회로의 제2극성 트랜지스터와, 제1차동전류 증폭회로에 접속되는 전류 미러 회로의 트랜지스터는 동일 종류 및 동일 극성의 트랜지스터로 구성되는 것을 특징으로 하는 연산증폭기.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.