JP3416479B2 - 演算増幅器 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
- H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
- H03F1/0261—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the polarisation voltage or current, e.g. gliding Class A
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Description
【０００１】
【発明の属する技術分野】本発明は、高速かつ低消費電
力の演算増幅器に関し、例えばＡＤコンバータのように
入力容量の大きい回路を駆動するための演算増幅器や、
入力インピーダンスの小さい回路を高速に駆動する演算
増幅器等に用いられ、汎用のオペアンプの中でも特に低
消費電力を要求されるものに効果的な演算増幅器に関す
るものである。
力の演算増幅器に関し、例えばＡＤコンバータのように
入力容量の大きい回路を駆動するための演算増幅器や、
入力インピーダンスの小さい回路を高速に駆動する演算
増幅器等に用いられ、汎用のオペアンプの中でも特に低
消費電力を要求されるものに効果的な演算増幅器に関す
るものである。
【０００２】
【従来の技術】近年の軽薄短小の時と技術的進歩に当た
って、低電源化と高スピード化と部材の小型化が進み、
演算増幅器であるオペアンプとしても、低電源電圧と不
平衡電源と高集積化とで、低消費電力で且つ超高速化が
達成されつつある。
って、低電源化と高スピード化と部材の小型化が進み、
演算増幅器であるオペアンプとしても、低電源電圧と不
平衡電源と高集積化とで、低消費電力で且つ超高速化が
達成されつつある。
【０００３】ここで、従来の演算増幅器の出力段の構成
として、図６、図７に示すような構成が知られている。
図６、図７は演算増幅器の出力段の構成を、特に詳細に
表したブロック図である。図６はバイポーラトランジス
タを用いて構成された場合であり、図７はＭＯＳトラン
ジスタを用いて構成された場合である。図６、図７にお
いて、１は演算増幅器のドライブ性能の高い出力段を除
いた部分であり、５が正転入力端子、６が反転入力端子
である。演算増幅器１の出力は、出力段バッファに入力
されインピーダンス変換されて出力端子７に出力され
る。どちらの場合においても、エミッタフォロワおよび
ソースフォロワは定電流源１００，１０１でバイアスさ
れており、アイドリング電流は一定である。このような
出力段の構成では、出力端子７に接続される大きな負荷
をドライブするために、最終段のトランジスタＱ６，Ｑ
１２，Ｍ６，Ｍ１２は大きいサイズのトランジスタで構
成される。
として、図６、図７に示すような構成が知られている。
図６、図７は演算増幅器の出力段の構成を、特に詳細に
表したブロック図である。図６はバイポーラトランジス
タを用いて構成された場合であり、図７はＭＯＳトラン
ジスタを用いて構成された場合である。図６、図７にお
いて、１は演算増幅器のドライブ性能の高い出力段を除
いた部分であり、５が正転入力端子、６が反転入力端子
である。演算増幅器１の出力は、出力段バッファに入力
されインピーダンス変換されて出力端子７に出力され
る。どちらの場合においても、エミッタフォロワおよび
ソースフォロワは定電流源１００，１０１でバイアスさ
れており、アイドリング電流は一定である。このような
出力段の構成では、出力端子７に接続される大きな負荷
をドライブするために、最終段のトランジスタＱ６，Ｑ
１２，Ｍ６，Ｍ１２は大きいサイズのトランジスタで構
成される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例では、サイズの大きいトランジスタのベースまたは
ゲートを定電流でドライブすることになるため、高速化
のためには定電流の値を大きくする必要がある。従っ
て、消費電流が増加し、低電力化ができないという問題
点があった。
来例では、サイズの大きいトランジスタのベースまたは
ゲートを定電流でドライブすることになるため、高速化
のためには定電流の値を大きくする必要がある。従っ
て、消費電流が増加し、低電力化ができないという問題
点があった。
【０００５】本発明は、上記問題点を解消するためにな
されたもので、本発明の目的は、大きな負荷を高速にド
ライブすることが可能な低消費電力の演算増幅器を提供
することである。
されたもので、本発明の目的は、大きな負荷を高速にド
ライブすることが可能な低消費電力の演算増幅器を提供
することである。
【０００６】
【課題を解決するための手段】本発明に係る第１の発明
は、正転入力端子に入力される電圧と反転入力端子に入
力される電圧との差電圧を出力する第１の差動増幅手段
と、前記第１の差動増幅手段のための前記正転入力端子
と同一である前記正転入力端子に入力される電圧と、前
記第１の差動増幅手段のための前記反転入力端子と同一
である前記反転入力端子に入力される電圧との差電圧を
出力する第２の差動増幅手段と、前記第１の差動増幅手
段によって得られる前記差電圧を受け、対応する電圧を
出力する第１及び第２の出力手段と、前記第１の出力手
段から出力される電圧を受け、対応する電圧を出力する
第３の出力手段と、前記第２の出力手段から出力される
電圧を受け、対応する電圧を出力する第４の出力手段
と、前記第３及び第４の出力手段から出力される電圧を
出力する出力端子とを有し、前記第２の差動増幅手段
は、前記正転入力端子に入力される電圧が前記反転入力
端子に入力される電圧よりも高く、かつ入力される電圧
が変化している状態では、前記第１の出力手段のための
バイアス電流を増加させるように制御し、前記反転入力
端子に入力される電圧が前記正転入力端子に入力される
電圧よりも高く、かつ入力される電圧が変化している状
態では、前記第２の出力手段のためのバイアス電流を増
加させるよう制御することを特徴とする。
は、正転入力端子に入力される電圧と反転入力端子に入
力される電圧との差電圧を出力する第１の差動増幅手段
と、前記第１の差動増幅手段のための前記正転入力端子
と同一である前記正転入力端子に入力される電圧と、前
記第１の差動増幅手段のための前記反転入力端子と同一
である前記反転入力端子に入力される電圧との差電圧を
出力する第２の差動増幅手段と、前記第１の差動増幅手
段によって得られる前記差電圧を受け、対応する電圧を
出力する第１及び第２の出力手段と、前記第１の出力手
段から出力される電圧を受け、対応する電圧を出力する
第３の出力手段と、前記第２の出力手段から出力される
電圧を受け、対応する電圧を出力する第４の出力手段
と、前記第３及び第４の出力手段から出力される電圧を
出力する出力端子とを有し、前記第２の差動増幅手段
は、前記正転入力端子に入力される電圧が前記反転入力
端子に入力される電圧よりも高く、かつ入力される電圧
が変化している状態では、前記第１の出力手段のための
バイアス電流を増加させるように制御し、前記反転入力
端子に入力される電圧が前記正転入力端子に入力される
電圧よりも高く、かつ入力される電圧が変化している状
態では、前記第２の出力手段のためのバイアス電流を増
加させるよう制御することを特徴とする。
【０００７】
【０００８】本発明に係る第２の発明は、第２の差動増
幅手段に、コンダクタンスｇｍを減少させる手段を設け
たものである。
幅手段に、コンダクタンスｇｍを減少させる手段を設け
たものである。
【０００９】本発明に係る第３の発明は、構成要素にバ
イポーラトランジスタを含むものである。
イポーラトランジスタを含むものである。
【００１０】本発明に係る第４の発明は、構成要素にＭ
ＯＳトランジスタを含むものである。
ＯＳトランジスタを含むものである。
【００１１】
【００１２】また、該演算増幅器において、前記第１の
差動増幅手段の出力をシングル出力として前記第１及び
第２の出力手段をドライブし、前記第２の差動増幅手段
は正転入力端子と反転入力端子とで各ベースに入力する
差動増幅構成の２つのトランジスタを有し、前記２つの
トランジスタはそれぞれカレントミラー回路の一方を負
荷とし、前記カレントミラー回路の一方はコンプリメン
タリＳＥＰＰ型の前記第３の出力手段をドライブし、前
記カレントミラー回路の他方は更にカレントミラー回路
を介して前記コンプリメンタリＳＥＰＰ型の前記第４の
出力手段をドライブすることを特徴とする。また、該演
算増幅器において、前記差動増幅構成の２つのトランジ
スタのエミッタ間を短絡して基準電位点間に定電流回路
を備えたことを特徴とする。また、前記差動増幅構成の
２つのトランジスタのエミッタにそれぞれ抵抗を介して
接続して基準電位点間に定電流回路を備えたことを特徴
とする。さらに、前記差動増幅構成の２つのトランジス
タのエミッタ間に抵抗を介して接続して基準電位点間に
前記エミッタのそれぞれに定電流回路を備えたことを特
徴とする。
差動増幅手段の出力をシングル出力として前記第１及び
第２の出力手段をドライブし、前記第２の差動増幅手段
は正転入力端子と反転入力端子とで各ベースに入力する
差動増幅構成の２つのトランジスタを有し、前記２つの
トランジスタはそれぞれカレントミラー回路の一方を負
荷とし、前記カレントミラー回路の一方はコンプリメン
タリＳＥＰＰ型の前記第３の出力手段をドライブし、前
記カレントミラー回路の他方は更にカレントミラー回路
を介して前記コンプリメンタリＳＥＰＰ型の前記第４の
出力手段をドライブすることを特徴とする。また、該演
算増幅器において、前記差動増幅構成の２つのトランジ
スタのエミッタ間を短絡して基準電位点間に定電流回路
を備えたことを特徴とする。また、前記差動増幅構成の
２つのトランジスタのエミッタにそれぞれ抵抗を介して
接続して基準電位点間に定電流回路を備えたことを特徴
とする。さらに、前記差動増幅構成の２つのトランジス
タのエミッタ間に抵抗を介して接続して基準電位点間に
前記エミッタのそれぞれに定電流回路を備えたことを特
徴とする。
【００１３】［作用］第１の発明においては、正転入力
端子と反転入力端子間の差電圧に応じて出力段バッファ
のバイアス電流を増加させることを可能とし、消費電流
の削減を可能とする。
端子と反転入力端子間の差電圧に応じて出力段バッファ
のバイアス電流を増加させることを可能とし、消費電流
の削減を可能とする。
【００１４】
【００１５】第２の発明においては、正転入力端子と反
転入力端子間の差電圧の広い範囲で出力段バッファのバ
イアス電流を可変することを可能とする。
転入力端子間の差電圧の広い範囲で出力段バッファのバ
イアス電流を可変することを可能とする。
【００１６】第３の発明においては、構成要素にバイポ
ーラトランジスタを用いることで、更なる高速化が可能
となる。
ーラトランジスタを用いることで、更なる高速化が可能
となる。
【００１７】第４の発明においては、構成要素にＭＯＳ
トランジスタを用いることによって、高入力インピーダ
ンスと更なる低消費電力化が可能となる。
トランジスタを用いることによって、高入力インピーダ
ンスと更なる低消費電力化が可能となる。
【００１８】更に、本発明は、演算増幅器と同一製造工
程で構成されるＰＮＰ，ＮＰＮトランジスタ、又はＰＭ
ＯＳ，ＮＭＯＳトランジスタを負荷することで、容易に
高速化が可能であって且つ低消費電力を達成できる。
程で構成されるＰＮＰ，ＮＰＮトランジスタ、又はＰＭ
ＯＳ，ＮＭＯＳトランジスタを負荷することで、容易に
高速化が可能であって且つ低消費電力を達成できる。
【００１９】
［第１実施形態］図１は本発明の第１実施形態を示す演
算増幅器の構成要素を説明するブロック図である。
算増幅器の構成要素を説明するブロック図である。
【００２０】図１において、１は演算増幅器の出力段を
除いた部分であり、５が正転（非反転）入力端子、６が
反転入力端子である。演算増幅器１の出力はバイアス電
流可変手段を含む出力段バッファ３に入力され、インピ
ーダンス変換されて出力端７に出力される。２は演算増
幅器１の正転入力端子５と反転入力端子６との差電圧を
検出する差電圧検出手段であり、検出された信号は、出
力段バッファ３に入力され、出力段バッファ３のバイア
ス電流を可変するための制御信号となる。
除いた部分であり、５が正転（非反転）入力端子、６が
反転入力端子である。演算増幅器１の出力はバイアス電
流可変手段を含む出力段バッファ３に入力され、インピ
ーダンス変換されて出力端７に出力される。２は演算増
幅器１の正転入力端子５と反転入力端子６との差電圧を
検出する差電圧検出手段であり、検出された信号は、出
力段バッファ３に入力され、出力段バッファ３のバイア
ス電流を可変するための制御信号となる。
【００２１】上記構成において、正転入力端子５の入力
電圧が反転入力端子６の入力電圧よりも高い場合には、
出力段バッファ３のバイアス電流は、出力端子７の電圧
が上昇する側のドライブ能力を向上させるように可変さ
れる。反対に正転入力電圧が反転入力電圧よりも低い場
合には、出力段バッファ３のバイアス電流は、出力端子
７の電圧が下降する側のシンク能力を向上させるように
可変される。
電圧が反転入力端子６の入力電圧よりも高い場合には、
出力段バッファ３のバイアス電流は、出力端子７の電圧
が上昇する側のドライブ能力を向上させるように可変さ
れる。反対に正転入力電圧が反転入力電圧よりも低い場
合には、出力段バッファ３のバイアス電流は、出力端子
７の電圧が下降する側のシンク能力を向上させるように
可変される。
【００２２】図２、図３は、図１の点線で囲った部分４
に示した差電圧検出手段２とバイアス電流可変手段を含
む出力段バッファ３の要部構成を説明する回路図であ
る。図１と同一のものには同一の符号を付してある。図
２はバイポーラトランジスタで構成された場合であり、
図３はＭＯＳトランジスタで構成された場合である。
に示した差電圧検出手段２とバイアス電流可変手段を含
む出力段バッファ３の要部構成を説明する回路図であ
る。図１と同一のものには同一の符号を付してある。図
２はバイポーラトランジスタで構成された場合であり、
図３はＭＯＳトランジスタで構成された場合である。
【００２３】図２において、１０は差動増幅トランジス
タＱ１．Ｑ２用の定電流源、Ｑ１〜Ｑ６はＮＰＮトラン
ジスタ、Ｑ７〜Ｑ１２はＰＮＰトランジスタである。差
電圧検出手段は、Ｑ１のベースを正転入力端子５、Ｑ２
のベースを反転入力端子６とし、それぞれのトランジス
タＱ１．Ｑ２のコレクタ電流を出力とする差動増幅器で
構成される。定電流源１０の電流をＩ0，Ｑ１のコレク
タ電流をＩ1，Ｑ２のコレクタ電流をＩ2とすると、正転
入力電圧Ｖｐと反転入力電圧Ｖｎとの差電圧Ｖｐ−Ｖｎ
に対する出力電流は以下の式で表される。
タＱ１．Ｑ２用の定電流源、Ｑ１〜Ｑ６はＮＰＮトラン
ジスタ、Ｑ７〜Ｑ１２はＰＮＰトランジスタである。差
電圧検出手段は、Ｑ１のベースを正転入力端子５、Ｑ２
のベースを反転入力端子６とし、それぞれのトランジス
タＱ１．Ｑ２のコレクタ電流を出力とする差動増幅器で
構成される。定電流源１０の電流をＩ0，Ｑ１のコレク
タ電流をＩ1，Ｑ２のコレクタ電流をＩ2とすると、正転
入力電圧Ｖｐと反転入力電圧Ｖｎとの差電圧Ｖｐ−Ｖｎ
に対する出力電流は以下の式で表される。
【００２４】
Ｉ1＝Ｉ0／｛１＋ｅｘｐ［−ｑ（Ｖｐ−Ｖｎ）／ｋＴ］｝……（１）
Ｉ2＝Ｉ0／｛１＋ｅｘｐ［ｑ（Ｖｐ−Ｖｎ）／ｋＴ］｝ ……（２）
ここで、ｑは電子の電荷量、ｋはボルツマン定数、Ｔは
絶対温度である。
絶対温度である。
【００２５】この出力電流Ｉ1,Ｉ2はバイアス電流可変
手段の入力端子であるＰＮＰトランジスタＱ７とＱ１
０、Ｑ８とＱ９で構成されたカレントミラー回路に入力
される。Ｑ１０の出力電流は、そのままエミッタフォロ
ワＱ１１のバイアス電流となる。Ｑ９の出力電流は、Ｎ
ＰＮトランジスタＱ３とＱ４で構成されるカレントミラ
ー回路を介してエミッタフォロワＱ５のバイアス電流と
なる。さらに、それぞれのエミッタフォロワＱ１１，Ｑ
５の出力が、最終段のＱ６，Ｑ１２のベースに接続され
る。Ｑ６，Ｑ１２はエミッタフォロワのコンプリメンタ
リＳＥＰＰ（Single Ended Push-Pull）型の出力トラン
ジスタであり、通常、大きいサイズのトランジスタが用
いられる。
手段の入力端子であるＰＮＰトランジスタＱ７とＱ１
０、Ｑ８とＱ９で構成されたカレントミラー回路に入力
される。Ｑ１０の出力電流は、そのままエミッタフォロ
ワＱ１１のバイアス電流となる。Ｑ９の出力電流は、Ｎ
ＰＮトランジスタＱ３とＱ４で構成されるカレントミラ
ー回路を介してエミッタフォロワＱ５のバイアス電流と
なる。さらに、それぞれのエミッタフォロワＱ１１，Ｑ
５の出力が、最終段のＱ６，Ｑ１２のベースに接続され
る。Ｑ６，Ｑ１２はエミッタフォロワのコンプリメンタ
リＳＥＰＰ（Single Ended Push-Pull）型の出力トラン
ジスタであり、通常、大きいサイズのトランジスタが用
いられる。
【００２６】また、演算増幅器１の出力が、出力段バッ
ファ入力端子８に入力され、且つトランジスタＱ５，Ｑ
１１のベースに入力される。
ファ入力端子８に入力され、且つトランジスタＱ５，Ｑ
１１のベースに入力される。
【００２７】ここで、入力電圧がＶｐ＞Ｖｎのとき、出
力段バッファ入力端子８の電圧は上昇する。このとき、
エミッタフォロワＱ５，Ｑ１１の出力が上昇し、Ｑ６，
Ｑ１２のベース電圧が上昇し、出力端子７の電圧が上昇
する。しかし、この電圧変化が急峻な場合、トランジス
タＱ６，Ｑ１２のベースに付帯する寄生容量のために、
これらのトランジスタのベース電圧は追従できない。こ
のとき、トランジスタＱ５には十分なベース・エミッタ
間電圧がかかり、トランジスタＱ１２のベースをドライ
ブし、ベース電圧を高速に上昇させることができるが、
トランジスタＱ１１はオフしてしまうため、トランジス
タＱ６のベースは、トランジスタＱ１０の定電流で充電
されるスピードでしか上昇することができない。このス
ピードを上げるためには、通常、トランジスタＱ１０の
定電流を常時増やす必要があるが、消費電流が極めて増
加してしまう。この電流は、入力が変化するときに過渡
的に必要な電流であり、安定状態では必要のないもので
ある。
力段バッファ入力端子８の電圧は上昇する。このとき、
エミッタフォロワＱ５，Ｑ１１の出力が上昇し、Ｑ６，
Ｑ１２のベース電圧が上昇し、出力端子７の電圧が上昇
する。しかし、この電圧変化が急峻な場合、トランジス
タＱ６，Ｑ１２のベースに付帯する寄生容量のために、
これらのトランジスタのベース電圧は追従できない。こ
のとき、トランジスタＱ５には十分なベース・エミッタ
間電圧がかかり、トランジスタＱ１２のベースをドライ
ブし、ベース電圧を高速に上昇させることができるが、
トランジスタＱ１１はオフしてしまうため、トランジス
タＱ６のベースは、トランジスタＱ１０の定電流で充電
されるスピードでしか上昇することができない。このス
ピードを上げるためには、通常、トランジスタＱ１０の
定電流を常時増やす必要があるが、消費電流が極めて増
加してしまう。この電流は、入力が変化するときに過渡
的に必要な電流であり、安定状態では必要のないもので
ある。
【００２８】そこで、本実施形態の場合、入力電圧がＶ
ｐ＞Ｖｎの過渡的な状態のときのみ、Ｉ1＞Ｉ2となり、
トランジスタＱ７とカレントミラー回路を構成するトラ
ンジスタＱ１０の定電流が増加し、トランジスタＱ１１
のバイアス電流が増加する。さらに、このバイアス電流
でトランジスタＱ６のベースがドライブされる。従っ
て、バイアス電流の定電流を常時増加させるのに比べ、
消費電流を増加させることなく高速なドライブが可能と
なる。
ｐ＞Ｖｎの過渡的な状態のときのみ、Ｉ1＞Ｉ2となり、
トランジスタＱ７とカレントミラー回路を構成するトラ
ンジスタＱ１０の定電流が増加し、トランジスタＱ１１
のバイアス電流が増加する。さらに、このバイアス電流
でトランジスタＱ６のベースがドライブされる。従っ
て、バイアス電流の定電流を常時増加させるのに比べ、
消費電流を増加させることなく高速なドライブが可能と
なる。
【００２９】つぎに、入力電圧がＶｐ＜Ｖｎのとき、出
力段バッファ入力端子８の電圧は下降する。このとき、
エミッタフォロワＱ５，Ｑ１１の出力が下降し、トラン
ジスタＱ６，Ｑ１２のベース電圧が下降し、出力端子７
の電圧が下降する。しかし、この電圧変化が急峻な場
合、トランジスタＱ６，Ｑ１２のベースに付帯する寄生
容量のために、これらのトランジスタのベース電圧は追
従できない、このとき、トランジスタＱ１１には十分な
ベース・エミッタ間電圧がかかり、トランジスタＱ６の
ベースをシンクし、ベース電圧を高速に下降させること
ができるが、トランジスタＱ５はオフしてしまうため、
トランジスタＱ１２のベースは、トランジスタＱ４の定
電流で放電されるスピードでしか下降することができな
い。このスピードを上げるためには、通常、トランジス
タＱ４の定電流を常時増やす必要があるが、消費電流が
極めて増加してしまう。この電流は、入力が変化すると
きに過渡的に必要な電流であり、安定状態では必要のな
いものである。
力段バッファ入力端子８の電圧は下降する。このとき、
エミッタフォロワＱ５，Ｑ１１の出力が下降し、トラン
ジスタＱ６，Ｑ１２のベース電圧が下降し、出力端子７
の電圧が下降する。しかし、この電圧変化が急峻な場
合、トランジスタＱ６，Ｑ１２のベースに付帯する寄生
容量のために、これらのトランジスタのベース電圧は追
従できない、このとき、トランジスタＱ１１には十分な
ベース・エミッタ間電圧がかかり、トランジスタＱ６の
ベースをシンクし、ベース電圧を高速に下降させること
ができるが、トランジスタＱ５はオフしてしまうため、
トランジスタＱ１２のベースは、トランジスタＱ４の定
電流で放電されるスピードでしか下降することができな
い。このスピードを上げるためには、通常、トランジス
タＱ４の定電流を常時増やす必要があるが、消費電流が
極めて増加してしまう。この電流は、入力が変化すると
きに過渡的に必要な電流であり、安定状態では必要のな
いものである。
【００３０】そこで、本実施形態の場合、入力電圧がＶ
ｐ＜Ｖｎの過渡的な状態のときのみ、Ｉ1＜Ｉ2となり、
トランジスタＱ８とカレントミラー回路を構成するトラ
ンジスタＱ９の定電流が増加し、カレントミラー回路を
構成するＱ３，Ｑ４の定電流が増加し、トランジスタＱ
５のバイアス電流が増加する。さらに、このバイアス電
流でトランジスタＱ１２のベースがシンクされる。従っ
て、バイアス電流の定電流を常時増加させるのに比べ、
消費電流を増加させることなく高速なシンクが可能とな
る。
ｐ＜Ｖｎの過渡的な状態のときのみ、Ｉ1＜Ｉ2となり、
トランジスタＱ８とカレントミラー回路を構成するトラ
ンジスタＱ９の定電流が増加し、カレントミラー回路を
構成するＱ３，Ｑ４の定電流が増加し、トランジスタＱ
５のバイアス電流が増加する。さらに、このバイアス電
流でトランジスタＱ１２のベースがシンクされる。従っ
て、バイアス電流の定電流を常時増加させるのに比べ、
消費電流を増加させることなく高速なシンクが可能とな
る。
【００３１】図２において、差電圧検出手段の差動増幅
器をＮＰＮトランジスタで構成する場合について示した
が、ＰＮＰトランジスタでも同様の構成が可能なことは
言うまでもない。
器をＮＰＮトランジスタで構成する場合について示した
が、ＰＮＰトランジスタでも同様の構成が可能なことは
言うまでもない。
【００３２】つぎに、図３において、Ｍ１〜Ｍ６はＮＭ
ＯＳトランジスタ、Ｍ７〜Ｍ１２はＰＭＯＳトランジス
タである。差電圧検出手段２は、Ｍ１のゲートを正転入
力端子、Ｍ２のゲートを反転入力端子とし、それぞれの
トランジスタのドレイン電流を出力とする差動増幅器で
構成される。ＮＭＯＳトランジスタＭ１，Ｍ２のソース
に接続された定電流源の電流をＩ0，Ｍ１のドレイン電
流をＩ3，Ｍ２のドレイン電流をＩ4とすると、正転入力
電圧Ｖｐと反転入力電圧Ｖｎとの差電圧Ｖｐ−Ｖｎに対
する出力電流は以下の式で表される。
ＯＳトランジスタ、Ｍ７〜Ｍ１２はＰＭＯＳトランジス
タである。差電圧検出手段２は、Ｍ１のゲートを正転入
力端子、Ｍ２のゲートを反転入力端子とし、それぞれの
トランジスタのドレイン電流を出力とする差動増幅器で
構成される。ＮＭＯＳトランジスタＭ１，Ｍ２のソース
に接続された定電流源の電流をＩ0，Ｍ１のドレイン電
流をＩ3，Ｍ２のドレイン電流をＩ4とすると、正転入力
電圧Ｖｐと反転入力電圧Ｖｎとの差電圧Ｖｐ−Ｖｎに対
する出力電流は以下の式で表される。
【００３３】
Ｉ3＝｛Ｉ0＋［Ｉ02 −（Ｉ0−ｋ（Ｖｐ−Ｖｎ）2 ）2 ］1/2｝／２ …（３
）
Ｉ4＝｛Ｉ0−［Ｉ02 −（Ｉ0−ｋ（Ｖｐ−Ｖｎ）2 ）2 ］1/2｝／２ …（４
）
ここで、ｋ＝（μＣｏｘ／２）＊（Ｗ／Ｌ）で表され、
μはチャネル中のキャリアの移動度、Ｃｏｘはゲート酸
化膜容量、Ｗはチャネル幅、Ｌはチャネル長である。
μはチャネル中のキャリアの移動度、Ｃｏｘはゲート酸
化膜容量、Ｗはチャネル幅、Ｌはチャネル長である。
【００３４】この出力電流Ｉ3，Ｉ4はバイアス電流可変
手段の入力端子であるＭ７とＭ１０、Ｍ８とＭ９でそれ
ぞれ構成されたカレントミラー回路に入力される。Ｍ１
０の出力電流は、そのままソースフォロワＭ１１のバイ
アス電流となる。Ｍ９の出力電流は、Ｍ３とＭ４で構成
されるカレントミラー回路を介してソースフォロワＭ５
のバイアス電流となる。さらに、それぞれのソースフォ
ロワの出力が、最終段のＭ６，Ｍ１２のゲートに接続さ
れる。Ｍ６，Ｍ１２はコンプリメンタリＳＥＰＰ型の出
力トランジスタであり、通常、大きいサイズのトランジ
スタを用いて高い出力ドライブ力を備えて用いられる。
手段の入力端子であるＭ７とＭ１０、Ｍ８とＭ９でそれ
ぞれ構成されたカレントミラー回路に入力される。Ｍ１
０の出力電流は、そのままソースフォロワＭ１１のバイ
アス電流となる。Ｍ９の出力電流は、Ｍ３とＭ４で構成
されるカレントミラー回路を介してソースフォロワＭ５
のバイアス電流となる。さらに、それぞれのソースフォ
ロワの出力が、最終段のＭ６，Ｍ１２のゲートに接続さ
れる。Ｍ６，Ｍ１２はコンプリメンタリＳＥＰＰ型の出
力トランジスタであり、通常、大きいサイズのトランジ
スタを用いて高い出力ドライブ力を備えて用いられる。
【００３５】また、演算増幅器１の出力は、出力段バッ
ファ入力端子８に入力され、且つトランジスタＭ５，Ｍ
１１のベースに入力される。
ファ入力端子８に入力され、且つトランジスタＭ５，Ｍ
１１のベースに入力される。
【００３６】ここで、入力電圧がＶｐ＞Ｖｎのとき、出
力段バッファ入力端子８の電圧は上昇する。このとき、
ソースフォロワＭ５，Ｍ１１の出力が上昇し、Ｍ６，Ｍ
１２のゲート電圧が上昇し、出力端子７の電圧が上昇す
る。しかし、この電圧変化が急峻な場合、トランジスタ
Ｍ６，Ｍ１２のゲートに付帯する寄生容量のために、こ
れらのトランジスタのゲート電圧は追従できない。この
とき、トランジスタＭ５には十分なゲート・ソース間電
圧がかかり、トランジスタＭ１２のゲートをドライブ
し、ゲート電圧を高速に上昇させることができるが、ト
ランジスタＭ１１はオフしてしまうため、トランジスタ
Ｍ６のゲートは、トランジスタＭ１０の定電流で充電さ
れるスピードでしか上昇することができない。このスピ
ードを上げるためには、通常、トランジスタＭ１０の定
電流を常時増やす必要があるが、消費電流が極めて増加
してしまう。この電流は、入力が変化するときに過渡的
に必要な電流であり、安定状態では必要のないものであ
る。
力段バッファ入力端子８の電圧は上昇する。このとき、
ソースフォロワＭ５，Ｍ１１の出力が上昇し、Ｍ６，Ｍ
１２のゲート電圧が上昇し、出力端子７の電圧が上昇す
る。しかし、この電圧変化が急峻な場合、トランジスタ
Ｍ６，Ｍ１２のゲートに付帯する寄生容量のために、こ
れらのトランジスタのゲート電圧は追従できない。この
とき、トランジスタＭ５には十分なゲート・ソース間電
圧がかかり、トランジスタＭ１２のゲートをドライブ
し、ゲート電圧を高速に上昇させることができるが、ト
ランジスタＭ１１はオフしてしまうため、トランジスタ
Ｍ６のゲートは、トランジスタＭ１０の定電流で充電さ
れるスピードでしか上昇することができない。このスピ
ードを上げるためには、通常、トランジスタＭ１０の定
電流を常時増やす必要があるが、消費電流が極めて増加
してしまう。この電流は、入力が変化するときに過渡的
に必要な電流であり、安定状態では必要のないものであ
る。
【００３７】そこで、本実施形態の場合、入力電圧がＶ
ｐ＞Ｖｎの過渡的な状態のときのみ、Ｉ3＞Ｉ4となり、
トランジスタＭ７とカレントミラー回路を構成するトラ
ンジスタＭ１０の定電流が増加し、トランジスタＭ１１
のバイアス電流が増加する。さらに、このバイアス電流
でトランジスタＭ６のゲートがドライブされる。従っ
て、バイアス電流の定電流を常時増加させるのに比べ、
消費電流を増加させることなく高速なドライブが可能と
なる。
ｐ＞Ｖｎの過渡的な状態のときのみ、Ｉ3＞Ｉ4となり、
トランジスタＭ７とカレントミラー回路を構成するトラ
ンジスタＭ１０の定電流が増加し、トランジスタＭ１１
のバイアス電流が増加する。さらに、このバイアス電流
でトランジスタＭ６のゲートがドライブされる。従っ
て、バイアス電流の定電流を常時増加させるのに比べ、
消費電流を増加させることなく高速なドライブが可能と
なる。
【００３８】つぎに、入力電圧がＶｐ＜Ｖｎのとき、出
力段バッファ入力端子８の電圧は下降する。このとき、
エミッタフォロワＭ５，Ｍ１１の出力が下降し、トラン
ジスタＭ６，Ｍ１２のゲート電圧が下降し、出力端子７
の電圧が下降する。しかし、この電圧変化が急峻な場
合、トランジスタＭ６，Ｍ１２のゲートに付帯する寄生
容量のために、これらのトランジスタのゲート電圧は追
従できない、このとき、トランジスタＭ１１には十分な
ゲート・ソース間電圧がかかり、トランジスタＭ６のゲ
ートをシンクし、ゲート電圧を高速に下降させることが
できるが、トランジスタＭ５はオフしてしまうため、ト
ランジスタＭ１２のゲートは、トランジスタＭ４の定電
流で放電されるスピードでしか下降することができな
い。このスピードを上げるためには、通常、トランジス
タＭ４の定電流を常時増やす必要があるが、消費電流が
極めて増加してしまう。この電流は、入力が変化すると
きに過渡的に必要な電流であり、安定状態では必要のな
いものである。
力段バッファ入力端子８の電圧は下降する。このとき、
エミッタフォロワＭ５，Ｍ１１の出力が下降し、トラン
ジスタＭ６，Ｍ１２のゲート電圧が下降し、出力端子７
の電圧が下降する。しかし、この電圧変化が急峻な場
合、トランジスタＭ６，Ｍ１２のゲートに付帯する寄生
容量のために、これらのトランジスタのゲート電圧は追
従できない、このとき、トランジスタＭ１１には十分な
ゲート・ソース間電圧がかかり、トランジスタＭ６のゲ
ートをシンクし、ゲート電圧を高速に下降させることが
できるが、トランジスタＭ５はオフしてしまうため、ト
ランジスタＭ１２のゲートは、トランジスタＭ４の定電
流で放電されるスピードでしか下降することができな
い。このスピードを上げるためには、通常、トランジス
タＭ４の定電流を常時増やす必要があるが、消費電流が
極めて増加してしまう。この電流は、入力が変化すると
きに過渡的に必要な電流であり、安定状態では必要のな
いものである。
【００３９】そこで、本実施形態の場合、入力電圧がＶ
ｐ＜Ｖｎの過渡的な状態のときのみ、Ｉ3＜Ｉ4となり、
トランジスタＭ８とカレントミラー回路を構成するトラ
ンジスタＭ９の定電流が増加し、カレントミラー回路を
構成するＭ３，Ｍ４の定電流が増加し、トランジスタＭ
５のバイアス電流が増加する。さらに、このバイアス電
流でトランジスタＭ１２のゲートがシンクされる。従っ
て、バイアス電流の定電流を常時増加させるのに比べ、
消費電流を増加させることなく高速なシンクが可能とな
る。
ｐ＜Ｖｎの過渡的な状態のときのみ、Ｉ3＜Ｉ4となり、
トランジスタＭ８とカレントミラー回路を構成するトラ
ンジスタＭ９の定電流が増加し、カレントミラー回路を
構成するＭ３，Ｍ４の定電流が増加し、トランジスタＭ
５のバイアス電流が増加する。さらに、このバイアス電
流でトランジスタＭ１２のゲートがシンクされる。従っ
て、バイアス電流の定電流を常時増加させるのに比べ、
消費電流を増加させることなく高速なシンクが可能とな
る。
【００４０】図２において、差電圧検出手段２の差動増
幅器をＮＭＯＳトランジスタで構成する場合について示
したが、ＰＭＯＳトランジスタでも同様の構成が可能な
ことは言うまでもない。
幅器をＮＭＯＳトランジスタで構成する場合について示
したが、ＰＭＯＳトランジスタでも同様の構成が可能な
ことは言うまでもない。
【００４１】［第２実施形態］図４は、本発明の第２実
施形態を示す図であり、図１の点線で囲った部分４に示
した差電圧検出手段２とバイアス電流可変手段を含む出
力段バッファ３の要部構成を説明する回路図である。図
１、図２と同一のものには同一の符号を付して重複する
主な説明を省略している。
施形態を示す図であり、図１の点線で囲った部分４に示
した差電圧検出手段２とバイアス電流可変手段を含む出
力段バッファ３の要部構成を説明する回路図である。図
１、図２と同一のものには同一の符号を付して重複する
主な説明を省略している。
【００４２】まず、図２において、差電圧検出手段２の
コンダクタンスｇｍを次のように定義する。
コンダクタンスｇｍを次のように定義する。
【００４３】
ｇｍ１＝ｄＩ1／ｄ（Ｖｐ−Ｖｎ） ……（５）
ｇｍ２＝ｄＩ2／ｄ（Ｖｐ−Ｖｎ） ……（６）
このとき、ｇｍ１，ｇｍ２は次のように表される。
【００４４】
ｇｍ１＝１／（ｒｅ１＋ｒｅ２） ……（７）
ｇｍ２＝−１／（ｒｅ１＋ｒｅ２） ……（８）
ここで、ｒｅ１，ｒｅ２は差動増幅トランジスタＱ１，
Ｑ２の等価的なエミッタ抵抗の値であり、ｒｅ１＝ｋＴ
／ｑＩ1，ｒｅ２＝ｋＴ／ｑＩ2である。
Ｑ２の等価的なエミッタ抵抗の値であり、ｒｅ１＝ｋＴ
／ｑＩ1，ｒｅ２＝ｋＴ／ｑＩ2である。
【００４５】図４において、図２と異なる点は、Ｑ１，
Ｑ２のエミッタに直列にＲ１，Ｒ２が接続されている点
である。図４における差電圧検出手段２のコンダクタン
スｇｍは次の式で表される。
Ｑ２のエミッタに直列にＲ１，Ｒ２が接続されている点
である。図４における差電圧検出手段２のコンダクタン
スｇｍは次の式で表される。
【００４６】
ｇｍ１＝１／（ｒｅ１＋ｒｅ２＋Ｒ１＋Ｒ２） ……（９）
ｇｍ２＝−１／（ｒｅ１＋ｒｅ２＋Ｒ１＋Ｒ２） ……（１０）
従って、図２の場合と比較してコンダクタンスｇｍが小
さくなり、トランジスタの飽和レベルに対して差電圧検
出手段２の入力差電圧の範囲が広がる。また、入力差電
圧の変化に対する、出力段のバイアス電流の変化がゆる
やかになり、急峻な変化に対する出力のリンギングを抑
制することが可能となる。
さくなり、トランジスタの飽和レベルに対して差電圧検
出手段２の入力差電圧の範囲が広がる。また、入力差電
圧の変化に対する、出力段のバイアス電流の変化がゆる
やかになり、急峻な変化に対する出力のリンギングを抑
制することが可能となる。
【００４７】［第３実施形態］図５は、本発明の第３実
施形態を示す図であり、図１の点線で囲った部分４に示
した差電圧検出手段２とバイアス電流可変手段を含む出
力段バッファ３の要部構成を説明する回路図である。こ
の実施形態は第２の実施形態と同等の動作を可能とす
る。図２と同一のものには同一の符号を付して、重複す
る主な説明を省略する。図５において、差電圧検出手段
２の差動トランジスタＱ１，Ｑ２のエミッタ間に抵抗Ｒ
３を設け、各エミッタに定電流回路Ｉ10，Ｉ11を備えて
いる。図５における差電圧検出手段のコンダクタンスｇ
ｍは次の式で表される。
施形態を示す図であり、図１の点線で囲った部分４に示
した差電圧検出手段２とバイアス電流可変手段を含む出
力段バッファ３の要部構成を説明する回路図である。こ
の実施形態は第２の実施形態と同等の動作を可能とす
る。図２と同一のものには同一の符号を付して、重複す
る主な説明を省略する。図５において、差電圧検出手段
２の差動トランジスタＱ１，Ｑ２のエミッタ間に抵抗Ｒ
３を設け、各エミッタに定電流回路Ｉ10，Ｉ11を備えて
いる。図５における差電圧検出手段のコンダクタンスｇ
ｍは次の式で表される。
【００４８】
ｇｍ１＝１／（ｒｅ１＋ｒｅ２＋Ｒ３／２） ……（１１）
ｇｍ２＝−１／（ｒｅ１＋ｒｅ２＋Ｒ３／２） ……（１２）
従って、実施形態２の場合と同様に、図２の場合と比較
して、コンダクタンスｇｍが小さくなり、差電圧検出手
段２の入力差電圧の範囲が広がる。また、入力差電圧の
変化に対する、出力段のバイアス電流の変化がゆるやか
になり、急峻な変化に対する出力のリンギングを抑制す
ることが可能となる。
して、コンダクタンスｇｍが小さくなり、差電圧検出手
段２の入力差電圧の範囲が広がる。また、入力差電圧の
変化に対する、出力段のバイアス電流の変化がゆるやか
になり、急峻な変化に対する出力のリンギングを抑制す
ることが可能となる。
【００４９】
【発明の効果】以上説明したように、本発明に係る第１
の発明によれば、正転入力端子と反転入力端子間の差電
圧に応じて出力段バッファの必要方向のバイアス電流を
増加させることによって、定電流でバイアスされている
場合に比べ、高速の動作および消費電流の削減が可能と
なる。
の発明によれば、正転入力端子と反転入力端子間の差電
圧に応じて出力段バッファの必要方向のバイアス電流を
増加させることによって、定電流でバイアスされている
場合に比べ、高速の動作および消費電流の削減が可能と
なる。
【００５０】
【００５１】第２の発明によれば、差電圧を検出する差
動増幅器のコンダクタンスｇｍを減少させることによっ
て、正転入力端子と反転入力端子間の差電圧の広い範囲
で出力段のバイアス電流を可変することが可能となる。
また、入力差電圧の変化に対する、出力段のバイアス電
流の変化がゆるやかになり、急峻な変化に対する出力の
リンギングを抑制することが可能となる。
動増幅器のコンダクタンスｇｍを減少させることによっ
て、正転入力端子と反転入力端子間の差電圧の広い範囲
で出力段のバイアス電流を可変することが可能となる。
また、入力差電圧の変化に対する、出力段のバイアス電
流の変化がゆるやかになり、急峻な変化に対する出力の
リンギングを抑制することが可能となる。
【００５２】第３の発明によれば、構成要素にバイポー
ラトランジスタを用いることで、更なる高速化が可能と
なる。
ラトランジスタを用いることで、更なる高速化が可能と
なる。
【００５３】第４の発明によれば、構成要素にＭＯＳト
ランジスタを用いることによって、高入力インピーダン
スと更なる低消費電力が可能となる。
ランジスタを用いることによって、高入力インピーダン
スと更なる低消費電力が可能となる。
【図１】本発明の第１実施形態を示す演算増幅器の構成
要素を説明するブロック図である。
要素を説明するブロック図である。
【図２】図１の差電圧検出手段２とバイアス電流可変手
段を含む出力段バッファ３の要部構成を説明する回路図
である。
段を含む出力段バッファ３の要部構成を説明する回路図
である。
【図３】図１の差電圧検出手段２とバイアス電流可変手
段を含む出力段バッファ３の要部構成を説明する回路図
である。
段を含む出力段バッファ３の要部構成を説明する回路図
である。
【図４】本発明の第２実施形態を示す演算増幅器の構成
要素を説明する図であり、図１の差電圧検出手段２とバ
イアス電流可変手段を含む出力段バッファ３の要部構成
を説明する回路図である。
要素を説明する図であり、図１の差電圧検出手段２とバ
イアス電流可変手段を含む出力段バッファ３の要部構成
を説明する回路図である。
【図５】本発明の第３実施形態を示す演算増幅器の構成
要素を説明する図であり、図１の差電圧検出手段２とバ
イアス電流可変手段を含む出力段バッファ３の要部構成
を説明する回路図である。
要素を説明する図であり、図１の差電圧検出手段２とバ
イアス電流可変手段を含む出力段バッファ３の要部構成
を説明する回路図である。
【図６】従来例の演算増幅器の構成要素を説明するブロ
ック図である。
ック図である。
【図７】従来例の演算増幅器の構成要素を説明するブロ
ック図である。
ック図である。
１ 演算増幅器の出力段バッファを除いた部分
２ 差電圧検出手段
３ バイアス可変手段を含む出力段バッファ
４ 差電圧検出手段と出力段バッファ
５ 正転入力端子
６ 反転入力端子
７ 出力端子
８ 出力段バッファ入力端子
Ｉ０，Ｉ１，Ｉ１０，Ｉ１１，１００，１０１ 定電流
源 Ｑ１〜Ｑ６ ＮＰＮトランジスタ Ｑ７〜Ｑ１２ ＰＮＰトランジスタ Ｍ１〜Ｍ６ ＮＭＯＳトランジスタ Ｍ７〜Ｍ１２ ＰＭＯＳトランジスタ Ｒ１〜Ｒ３ 抵抗
源 Ｑ１〜Ｑ６ ＮＰＮトランジスタ Ｑ７〜Ｑ１２ ＰＮＰトランジスタ Ｍ１〜Ｍ６ ＮＭＯＳトランジスタ Ｍ７〜Ｍ１２ ＰＭＯＳトランジスタ Ｒ１〜Ｒ３ 抵抗
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭56−89108（ＪＰ，Ａ)
特開 昭59−156009（ＪＰ，Ａ)
特開 昭57−133706（ＪＰ，Ａ)
実公 昭57−21373（ＪＰ，Ｙ２)
米国特許5568090（ＵＳ，Ａ)
Ｆａｒｈｏｏｄ Ｍｏｒａｖｅｊｉ,
Ａ Ｔｉｎｙ，Ｈｉｇｈ−Ｓｐｅｅｄ,
Ｗｉｄｅ−Ｂａｎｄ，Ｖｏｌｔａｇｅ−
Ｆｅｅｄｂａｃｋ Ａｍｐｌｉｆｉｅｒ
Ｓｔａｂｌｅ ｗｉｔｈ Ａｌｌ Ｃ
ａｐａｃｉｔｉｖｅ Ｌｏａｄ，ＩＥＥ
Ｅ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ
−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，1996
年10月，ＶＯＬ．31，ＮＯ．10，1511−
1516
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/45
H03F 3/34
Claims (8)
- 【請求項１】 正転入力端子に入力される電圧と反転入
力端子に入力される電圧との差電圧を出力する第１の差
動増幅手段と、 前記第１の差動増幅手段のための前記正転入力端子と同
一である前記正転入力端子に入力される電圧と、前記第
１の差動増幅手段のための前記反転入力端子と同一であ
る前記反転入力端子に入力される電圧との差電圧を出力
する第２の差動増幅手段と、 前記第１の差動増幅手段によって得られる前記差電圧を
受け、対応する電圧を出力する第１及び第２の出力手段
と、 前記第１の出力手段から出力される電圧を受け、対応す
る電圧を出力する第３の出力手段と、 前記第２の出力手段から出力される電圧を受け、対応す
る電圧を出力する第４の出力手段と、 前記第３及び第４の出力手段から出力される電圧を出力
する出力端子とを有し、 前記第２の差動増幅手段は、前記正転入力端子に入力さ
れる電圧が前記反転入力端子に入力される電圧よりも高
く、かつ入力される電圧が変化している状態では、前記
第１の出力手段のためのバイアス電流を増加させるよう
に制御し、前記反転入力端子に入力される電圧が前記正
転入力端子に入力される電圧よりも高く、かつ入力され
る電圧が変化している状態では、前記第２の出力手段の
ためのバイアス電流を増加させるよう制御する ことを特
徴とする演算増幅器。 - 【請求項２】 前記第２の差動増幅手段に、コンダクタ
ンスｇｍを減少させる手段を備えたことを特徴とする請
求項１記載の演算増幅器。 - 【請求項３】 構成要素にバイポーラトランジスタを含
む請求項１記載の演算増幅器。 - 【請求項４】 構成要素にＭＯＳトランジスタを含む請
求項１記載の演算増幅器。 - 【請求項５】 前記第１の差動増幅手段の出力をシング
ル出力として前記第１及び第２の出力手段をドライブ
し、 前記第２の差動増幅手段は正転入力端子と反転入力端子
とで各ベースに入力する差動増幅構成の２つのトランジ
スタを有し、前記２つのトランジスタはそれぞれカレン
トミラー回路の一方を負荷とし、 前記カレントミラー回路の一方はコンプリメンタリＳＥ
ＰＰ型の前記第３の出力手段をドライブし、前記カレン
トミラー回路の他方は更にカレントミラー回路を介して
前記コンプリメンタリＳＥＰＰ型の前記第４の出力手段
をドライブすることを特徴とする請求項１に記載の演算
増幅器。 - 【請求項６】 前記差動増幅構成の２つのトランジスタ
のエミッタ間を短絡して基準電位点間に定電流回路を備
えたことを特徴とする請求項５に記載の演算増幅器。 - 【請求項７】 前記差動増幅構成の２つのトランジスタ
のエミッタにそれぞれ抵抗を介して接続して基準電位点
間に定電流回路を備えたことを特徴とする請求項５に記
載の演算増幅器。 - 【請求項８】 前記差動増幅構成の２つのトランジスタ
のエミッタ間に抵抗を介して接続して基準電位点間に前
記エミッタのそれぞれに定電流回路を備えたことを特徴
とする請求項５に記載の演算増幅器。
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|---|---|---|---|
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|---|---|---|---|
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