JPH07193436A

JPH07193436A - 低い歪の演算増幅器

Info

Publication number: JPH07193436A
Application number: JP6266458A
Authority: JP
Inventors: Geoffrey E Brehmer; ジェフリー・イー・ブレマー; Carlin Dru Cabler; カーリン・ドルー・カブラー
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1993-11-01
Filing date: 1994-10-31
Publication date: 1995-07-28
Also published as: US5410273A; EP0651500A1

Abstract

(57)【要約】【目的】バッファと出力段とにカスコード接続された
単一利得段増幅器を含むオペアンプを提供する。【構成】利得段の負荷を防ぎかつより線形のオペアン
プを生成するために、バッファは利得段を出力段から分
離する増幅器を含む。周波数補償のために、オペアンプ
は負荷補償キャパシタとして逆バイアスされた構成で接
続されるＭＯＳＦＥＴを利用する。この技術は、従来の
ミラー補償機構で利用されたＭＯＳＦＥＴゲートキャパ
シタの非線形効果を低減し、かつ低い歪の低電源演算増
幅器設計のディジタル製造技術を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は、演算増幅器（オペアンプ）
に関し、より特定的には、低電圧電源によって動作する
低い歪の演算増幅器に関する。

【０００２】

【関連技術の説明】現在オーディオ用チップは、パーソ
ナルコンピュータ（ＰＣ）、コンパクトディスク（Ｃ
Ｄ）プレイヤ、および他の携帯用オーディオ装置が高品
位のオーディオの用途を実行することを可能にする。典
型的なオーディオ用チップは、オーディオ用チップのシ
リコンスペースのおよそ７５−８０％を占有するディジ
タル回路、および残りの２０−２５％を占有するアナロ
グ回路を含む。典型的に、アナログ回路は、アナログ−
ディジタル（Ａ／Ｄ）コンバータ、ディジタル−アナロ
グ（Ｄ／Ａ）コンバータ、および幾つかの出力増幅器を
含む。その主な機能は、アナログ入力をディジタル回路
が処理するのに適したディジタルフォーマットに変換
し、ディジタル信号をスピーカなどの出力デバイスを駆
動するのに適したアナログフォーマットに変換し戻すこ
とである。ディジタル回路は、シリコン領域の大部分を
占有し、典型的には変換されたアナログ信号でフィルタ
リング、ノイズ整形、および合成などのディジタル信号
処理を行なう。これらのオーディオ用チップの主な機能
は、１片のシリコン上で全オーディオシステムを実現す
ることである。

【０００３】高品位のオーディオ用チップを実現するた
めに利用された従来のアナログ回路は、次のものを有す
るオペアンプを含む。１）２つの利得段、２）２つの利
得段の間に置かれる高度に線形のミラー補償キャパシ
タ、および３）第２の利得段の出力に接続される出力段
である。出力段は、第２の利得段をロードし（すなわち
それから過剰電流を引き）、ゆえに２つの利得段は、オ
ペアンプから許容可能な利得を達成するように要求され
る。オペアンプが十分な周波数補償を受取り、許容レベ
ルの高調波歪を有する線形出力を生成することを確実に
するために、ミラー周波数補償キャパシタは２つの利得
段の間に接続されなければならない。

【０００４】残念ながら、２つの利得段の間にミラー補
償キャパシタを置くと、キャパシタ（すなわち、ＭＯＳ
ＦＥＴゲートキャパシタ）として接続される金属酸化物
シリコン電界効果トランジスタ（すなわちＭＯＳＦＥ
Ｔ）を使用するその実現を阻むことになる。つまり、Ｍ
ＯＳＦＥＴゲートキャパシタを用いてミラー補償キャパ
シタを実現することは望ましくない。なぜなら、そのゲ
ート電圧がしきい値に近づきそれを超えるにつれ、利得
段の間に接続されていることによりミラーキャパシタが
バイアスを促進し、ＭＯＳＦＥＴゲートキャパシタの容
量は高度に非線形となるからである。ＭＯＳＦＥＴゲー
トキャパシタの容量が次第に非線形になるにつれ、オペ
アンプの利得も非線形となり、ゆえにその出力は−７０
から−７５ｄＢの間の全高調波歪を生成する。ＣＤ高品
位用途のために要求される全高調波歪のレベルは、−９
６ｄＢより小さく、したがってミラーＭＯＳＦＥＴ補償
機構は受入れられない。

【０００５】したがって、高度に線形のプレートキャパ
シタがミラー補償キャパシタを実現しなければならな
い。ディジタルまたはアナログ製造工程のどちらでもプ
レートキャパシタを製造するのに使用され得るが、各々
は特定の不利益を有している。ディジタル製造工程（す
なわち単一ポリ工程）は厚い酸化物プレートキャパシタ
を形成するために使用され得るが、その工程は実現する
ために大量のシリコンを必要とする。厚い酸化物プレー
トキャパシタは大量のオーディオ用チップシリコンを消
費するので、ディジタル製造工程は典型的には使用され
ない。

【０００６】アナログ製造工程は薄い酸化物プレートキ
ャパシタを形成するのに使用され得るが、その工程は、
薄い酸化物プレートキャパシタを形成するために、二酸
化シリコンの層を介挿してポリシリコンの第２層を付加
するステップ含むコストのかかるさらなるステップを必
要とする。この製造工程はかなりコストがかかるが、前
述したように、高度に線形の補償キャパシタが２つの利
得段の間に接続されなければならないので、それでもな
お従来から使用されている。

【０００７】したがって、オペアンプのためのオーディ
オ用チップ上の制限されたスペースを考慮すると、厚い
酸化物プレートキャパシタの大量シリコン要件または薄
い酸化物プレートキャパシタの付加的なコストのかかる
層の要件は、高品位のオーディオ用チップの実現に不適
当な解決をもたらす。

【０００８】現在利用可能なオーディオ用チップに伴う
前述の問題のために、チップサイズまたは製造に要求さ
れるシリコンの量に大きく影響することのないディジタ
ル製造工程を全面的に使用して製造される、低いコスト
の高品位のオペアンプが要求される。さらに、オペアン
プは３．３ボルト電源によって動作することができ、か
つその出力がコンパクトディスクの出力品位に近づくよ
うに、非常に低い全高調波歪を与えなければならない。
これを達成するために、オペアンプはオーディオ信号の
十分な増幅を提供すると同時にわずか−９６ｄＢの全高
調波歪を発生しなければならない。したがって、増幅
は、入力信号の完全性を保護するために周波数から独立
（すなわち高度に線形）なければならない。このオペア
ンプは、電池で電力付与されるまたは携帯用の通信およ
びコンピュータ製品を含む、すべての高品位のオーディ
オ用途で使用するためのコストも大きさも効率的なオー
ディオ用増幅器を提供するので、著しい改良点となる。

【０００９】

【発明の概要】この発明に従えば、演算増幅器（オペア
ンプ）は、低電源電圧で動くように動作するが、それで
も高品位のＰＣオーディオ用途のための利得および低い
歪の要求を満たす。オペアンプは電池で電力付与される
または携帯用の通信製品で使用するのに特に適してい
る。さらに、オペアンプは関連技術の低電力の用途で見
られる様々な問題、たとえば歪、安定性および製造の問
題を解決する。このオペアンプの設計は、オペアンプの
独特な「線形化」バッファおよび周波数補償機構のため
に、先行技術のそれらの問題の多くを解決する。

【００１０】この発明のオペアンプは、従来の２つの利
得段から成るオペアンプをバッファおよび出力段とカス
ケード接続される単一利得段増幅器と取りかえる。バッ
ファは、ロードを防ぐために出力段から利得段を分離し
かつより線形のオペアンプを生成する、増幅器を含む。
さらに、オペアンプは、周波数補償を提供するために逆
バイアスされた構成で接続されるＭＯＳＦＥＴを利用す
る。この技術は、従来のＭＯＳＦＥＴゲートキャパシタ
の非線形作用を弱め、従来の薄い酸化物プレートキャパ
シタおよび厚い酸化物プレートキャパシタの費用を少な
くし、かつオペアンプがコストも大きさも効率的なディ
ジタル製造工程を使用して製造されることを可能にす
る。

【００１１】

【好ましい実施例の詳しい説明】図１は、利得段１１
０、補償キャパシタ１２０および１４０、バッファ１３
０ならびに出力段１５０からなるカスケードシステムを
含む、オペアンプ１００のブロック図を示す。オペアン
プ１００は、負および正の端子１０６および１０５それ
ぞれで差動オーディオ入力信号を受取り、かつノード１
７０で出力信号を生成する。所望された利得次第で、オ
ペアンプ１００は適切な構成要素からなる値（図示せ
ず）を選択することによって様々な方法で構成されてよ
い。たとえば、オペアンプ１００の利得は、ノード１７
０と端子１０５または１０６との間に可変フィードバッ
ク抵抗器を置くことによって変化され得る。

【００１２】利得段１１０は、端子１０５および１０６
で差動オーディオ入力信号を受取り、かつ入力信号を増
幅し、ノード１１５で単一終端出力信号を生成する。バ
ッファ１３０は、利得段１１０からノード１１５で出力
信号を受取り、かつノード１３５でそのバッファされた
出力信号を用いて出力段１５０を駆動する。出力段１５
０は、バッファ１３０から受取られた出力信号に応答し
て、電流を負荷１８０にノード１７０で与える。負荷１
８０は、典型的にオペアンプ１００の容量性および抵抗
性の負荷を生成する反応性デバイスを含む。補償キャパ
シタ１２０および１４０は、ノード１１５および１３５
のそれぞれと基準電位（たとえば接地）との間に接続
し、オペアンプ１００の周波数補償を与える。

【００１３】図２は、オペアンプ１００を含む個々の構
成要素を示す略図である。好ましい実施例で、利得段１
１０は単一段カスコード増幅器を含む。どの適切な増幅
器でも利得段１１０を実現するだろうが、図２で示され
る単一段折返しカスコード増幅器は、その好ましい出力
電圧スイングのために特に有利である。このカスコード
増幅器を使用することによって、利得段１１０のノード
１１５における出力はほぼレイル間でスイングし、利得
段１１０がたとえば３．３ボルトの低電圧電源によって
動作することを可能にする。利得段１１０のカスコード
増幅器は、１９９３年６月３０日に出願され、この発明
の譲受人に譲渡された、「低電源電圧用途のための演算
増幅器」と題された同時係属中の米国特許出願連続番号
０８／０８５，８９８の主題である。

【００１４】利得段１１０のカスコード増幅器はＰチャ
ネルソーストランジスタ１２１、１２４および１２８な
らびにＮチャネルシンクトランジスタ１３３および１３
６にかかる電圧降下が最小になるように設計され、これ
により出力１１５がより大きな範囲にわたってスイング
することができる。このカスコード増幅器は、単一段増
幅器部分およびＤＣバイアス回路のネットワーク両方を
含む（図３参照）。単一段増幅器部分は、反転入力１０
６、非反転入力１０５、Ｐチャネルトランジスタ１２
１、１２２、１２４、１２６、１２８および１３１、Ｎ
チャネルトランジスタ１３３、１３４、１３６および１
３８、ならびに出力１１５を含む。入力１０５および１
０６の電圧が等しくかつカスコード増幅器の動作範囲内
であるとき、トランジスタ１２１、１２２、１３３およ
び１３４（すなわち出力段）の電流はバランスが保たれ
る。入力１０５および１０６に差動電圧がかかるとき、
出力段は電流不均衡を有しかつハイまたはローになる。
このカスコード増幅器の１つの重要な局面は、トランジ
スタ１２１、１２２、１２８および１３１によって形成
される電流ミラーの特定の実現例である。これらの特定
の局面によって、カスコード増幅器のトランジスタは飽
和状態にとどまり、カスコード接続された負荷は電源拒
否および開ループ利得を改良する。

【００１５】図３で示されるバイアス回路は、カスコー
ド増幅器のバイアス端子へのＤＣバイアスを提供し、さ
らにまたそれは同時係属中の米国特許出願連続番号０８
／０８５，８９８の主題でもある。カスコード増幅器の
バイアス回路は、Ｐチャネルトランジスタ１７１、１７
２、１７４および１７６、ならびにＮチャネルトランジ
スタ１５１、１５３、１５５、１５６、１５８、１６
１、１６２および１６４を含む。バイアス回路への入力
は、２つのバイアス回路入力１９６および１９８を含
む。バイアス回路は、電流シンクトランジスタ１３３お
よび１３６、ならびにカスコードトランジスタ１２２、
１２６、１３１、１３４および１３８に、バイアス電圧
を確立する。この態様で、トランジスタ１２８と１２１
との間のかつ電流シンクトランジスタ１３３と１３６と
の間の電流ミラー化は、それらのトランジスタが出力振
幅のすべての値に対して飽和状態にとどまることを引き
起こす。

【００１６】図２を参照して、端子１０５および１０６
はオーディオ用差動入力信号によって与えられる。利得
段１１０は、差動入力信号を増幅しかつ単一終端出力信
号をノード１１５で生成する。出力段１５０および負荷
１８０は過剰な電流を利得段１１０から引くので、利得
段１１０は出力段１５０を直接駆動するのには適せな
い。出力段１５０および負荷１８０を組合せてロードす
ると、利得段１１０の利得ＭＯＳＦＥＴをより非線形の
領域で動作させることになり、利得段１１０から出力信
号の低減された利得および歪をもたらす結果となる。

【００１７】したがって、バッファ１３０は、ノード１
１５で利得段１１０の出力と接続し、かつノード１３５
で出力段１５０の入力と接続し効果的に利得段１１０を
出力段１５０および負荷１８０から分離する。好ましい
実施例では、バッファ１３０は、利得段１１０のために
利用される単一段折返しカスコードを使用して実現され
得る増幅器１３２を含む。しかしながら、増幅器１３２
は、ほぼレール間をスイングすることのできる単一段プ
ッシュプル増幅器のような任意の適切なバッファデバイ
スを使用して実現されてもよい。

【００１８】増幅器１３２は大入力インピーダンスを有
し、一方利得段１１０は大出力インピーダンスを有す
る。ゆえに、利得段１１０の出力は対応する大入力イン
ピーダンスとノード１１５で結合し、それによって実質
的に抵抗性／容量性の負荷を排除する。結果として、利
得段１１０は２つの利得段から成る増幅器とは対照的に
単一利得段増幅器で実現され、十分な利得を与え続け
る。このように、利得段１１０は、端子１０５および１
０６で与えられる差動オーディオ入力信号を増幅し、そ
れによって最大利得を有する歪のない線形化される出力
信号を生成し、それを利得段１１０は増幅器１３２に与
える。

【００１９】増幅器１３２は電圧フォロアとして構成さ
れ、かつ３．３ボルト電源Ｖ_DDを使用してバイアスされ
る。増幅器１３２は出力信号を利得段１１０からその非
反転入力（ノード１１５）で受取り、かつその信号をバ
ッファし、それによって出力信号をノード１３５で生成
する。増幅器１３２はノード１７０からその反転入力へ
の直接フィードバックを受取り、増幅器１３２の出力を
安定化しかつ線形化する。結果として、ノード１７０の
電圧はノード１１５の電圧に追従する。ノード１７０お
よび１１５の電圧を実質的に均等に保つために、増幅器
１３２はさらなる増幅を提供し、エミッタフォロア１５
２のベースおよびエミッタのしきい値電圧降下を補償す
る。このように、増幅器１３２は出力信号を利得段１１
０から出力段１５０に最小の歪で転送し、出力段１５０
からの線形化された出力を確実にする。

【００２０】出力段１５０は、エミッタフォロア１５２
および電流シンク１５４を含む、クラスＡシャントフィ
ードバックフォロアの構成である。エミッタフォロア１
５２は、そのコレクタが３．３ボルト電源Ｖ_DDと接続さ
れ、そのベースが増幅器１３２の出力と接続され、かつ
そのエミッタが出力ノード１７０と接続される、ＮＰＮ
バイポーラ接合トランジスタを含む。電流シンク１５４
は、そのドレインが出力ノード１７０と接続され、かつ
そのソースが基準電位と接続される、エンハンスメント
型ＮチャネルＭＯＳＦＥＴを含む。米国特許出願連続番
号０８／０８５，８９８で開示されるバイアス回路のよ
うな、バイアス回路は、古典的な電流ミラー化技術を使
用してバイアス点１９８で電流シンク１５４のゲートを
バイアスし、電流シンク１５４を飽和領域に駆動する。
結果として、電流シンク１５４は定電流シンクとして動
作し、オーディオ入力信号の変化が出力ノード１７０だ
けで反映され、かつゆえに負荷１８０で反映されること
を確実にする。

【００２１】具体的には、増幅器１３２からエミッタフ
ォロア１５２のベースへの出力は、変化するオーディオ
入力信号に応答して変化するので、電流シンク１５４
は、ノード１３５の電圧が低くなってエミッタフォロア
１５２がオフしないかぎり、定電流を引く。電流シンク
１５４はエミッタフォロア１５２から独立して動作し定
電流を引くので、負荷１８０はエミッタフォロア１５２
のエミッタからの電流のいかなる増減も経験する。出力
段１５０はエミッタフォロアを利用して実現されたが、
ソースフォロアなどのいかなる適切な出力段も代わりと
なり得る。

【００２２】補償キャパシタ１２０および１４０の各々
は、逆バイアスされた構成で接続されたＮ−チャネルＭ
ＯＳＦＥＴを含む。補償キャパシタ１２０および１４０
はＭＯＳＦＥＴであるので、それらは標準ディジタル製
造工程を使用して製造され、かつ最小のシリコンスペー
スを使用する。ゆえに、オペアンプ１００は、標準ディ
ジタル製造工程を使用して全体が製造され得る。好まし
い実施例では、利得段１１０およびバッファ１３０は、
単一段カスコード増幅器であるので、各々はそのそれぞ
れの出力で１つの優勢の極を有する。結果として、補償
キャパシタ１２０および１４０は、ノード１１５および
１３５のそれぞれと接地との間に接続し、周波数補償を
提供する。

【００２３】具体的には、補償キャパシタ１２０は、接
地に接続されたゲート、ならびにノード１１５に接続さ
れたソース、ドレイン、およびバルクを有し、一方補償
キャパシタ１４０は、接地に接続されたゲート、ならび
にノード１３５に接続されたソース、ドレイン、および
バルクを有する。補償キャパシタ１２０および１４０は
接地されたゲートを有するので、それらは通常ＯＦＦと
なり、それによって従来のＭＯＳＦＥＴゲートキャパシ
タの非線形効果を排除する。出力周波数が増加するにつ
れ、補償キャパシタ１２０および１４０のインピーダン
スが減少し、それによってより高い周波数で利得段１１
０およびバッファ１３０の利得を減らす。この技術は、
単位利得幅を十分下回って優勢な極を置き、発振を防
ぎ、そして安定した線形の出力を生成する。

【００２４】この発明は、関連技術の制限を克服しかつ
これまで述べられたように構成され使用されると特に効
果的であるが、好ましい実施例によって達成されるのと
同じ結果を実質的に達成するために様々な変更および代
用が発明になされてもよいことに当業者はすぐに気づく
であろう。ゆえに、詳細な説明は例示および例のみによ
って与えられているものとしてはっきりと理解されるだ
ろうし、この発明の精神および範囲は前掲の特許請求の
範囲によってのみ制限される。

【図面の簡単な説明】

【図１】この発明の低い歪の演算増幅器のブロック図で
ある。

【図２】この発明の低い歪の演算増幅器の詳しい略図で
ある。

【図３】図２のオペアンプを用いて使用するためのＤＣ
バイアス回路の略図である。

【符号の説明】

１００オペアンプ１１０利得段１２０補償キャパシタ１３０バッファ１４０補償キャパシタ１５０出力段

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジェフリー・イー・ブレマーアメリカ合衆国、78758 テキサス州、オースティン、グレイシー・ファームス・レーン、1711 (72)発明者カーリン・ドルー・カブラーアメリカ合衆国、78739 テキサス州、オースティン、コーナー・ブルック・パス、 12101

Claims

【特許請求の範囲】

【請求項１】入力および出力を有する利得段と、負荷を駆動するための、入力および出力を有する出力段
と、前記利得段を前記出力段から分離するためのバッファと
を含み、前記バッファは、前記利得段の前記出力に接続
された入力および前記出力段の前記入力に接続された出
力を有する、低い歪の演算増幅器。
【請求項２】前記利得段の前記出力と基準電位との間
に接続された第１の周波数補償キャパシタをさらに含
む、請求項１に記載の低い歪の演算増幅器。
【請求項３】前記バッファの前記出力と前記基準電位
との間に接続された第２の周波数補償キャパシタをさら
に含む、請求項２に記載の低い歪の演算増幅器。
【請求項４】前記利得段は単一段増幅器を含む、請求
項１に記載の低い歪の演算増幅器。
【請求項５】前記単一段増幅器は単一段折返しカスコ
ード増幅器を含む、請求項４に記載の低い歪の演算増幅
器。
【請求項６】前記第１の周波数補償キャパシタはＭＯ
ＳＦＥＴを含む、請求項２に記載の低い歪の演算増幅
器。
【請求項７】前記第１の周波数補償キャパシタは、前
記ＭＯＳＦＥＴを逆バイアスするように、前記基準電位
と接続されたゲート、ならびに前記利得段の前記出力と
接続されたドレイン、ソースおよびバルクを有する前記
ＭＯＳＦＥＴをさらに含む、請求項６に記載の低い歪の
演算増幅器。
【請求項８】前記第２の周波数補償キャパシタはＭＯ
ＳＦＥＴを含む、請求項３に記載の低い歪の演算増幅
器。
【請求項９】前記第２の周波数補償キャパシタはさら
に、前記ＭＯＳＦＥＴを逆バイアスするために、前記基
準電位に接続されたゲート、ならびに前記バッファの前
記出力と接続されたドレイン、ソースおよびバルクを有
する前記ＭＯＳＦＥＴを含む、請求項８に記載の低い歪
の演算増幅器。
【請求項１０】前記バッファは、前記利得段の前記出
力と接続された非反転入力、および前記出力段の前記出
力と接続された反転入力を有する、増幅器を含む、請求
項１に記載の低い歪の演算増幅器。
【請求項１１】前記増幅器は折返しカスコード増幅器
を含む、請求項１０に記載の低い歪の演算増幅器。
【請求項１２】前記出力段は電流シンクに接続された
電圧フォロアを含む、請求項１に記載の低い歪の演算増
幅器。
【請求項１３】前記電圧フォロアは、電源に接続され
たコレクタ、前記バッファの前記出力と接続されたベー
ス、および前記出力段の前記出力と接続されたエミッタ
を有するエミッタフォロアを含む、請求項１２に記載の
低い歪の演算増幅器。
【請求項１４】前記電流シンクは、前記出力段の前記
出力と接続されたドレイン、飽和領域でバイアスされた
ゲート、および基準電位と接続されたソースを有するＭ
ＯＳＦＥＴを含む、請求項１２に記載の低い歪の演算増
幅器。
【請求項１５】ディジタル製造工程を使用して製造さ
れる、請求項３に記載の低い歪の演算増幅器。
【請求項１６】前記利得段、前記バッファ、および前
記出力段は、３．３ボルトＤＣ電源を使用してバイアス
される、請求項１に記載の低い歪の演算増幅器。