JP3666377B2 - 演算増幅器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、カスコード接続された差動増幅回路を備えた演算増幅器に関する。
【発明が解決しようとする課題】
フォールデッドカスコード接続タイプの差動増幅回路は、「ANALOG MOS INTEGRATED CIRCUITS FOR SIGNAL PROCESSING」(JOHN WILEY & SONS )のP251-P253 にも記載されているように、出力端子の負荷容量に対する安定性と広帯域特性とを兼ね備えており、IC化された演算増幅器において従来から広く用いられている。図6は、このタイプの演算増幅器の電気的構成を示すもので、演算増幅器1は、フォールデッドカスコード接続された差動増幅回路2、レベルシフト回路3および電圧増幅回路4が順に接続された構成を有している。
【0002】
差動増幅回路2は、MOSトランジスタ(以下、単にトランジスタと称す)Q1〜Q11から構成されている。このうち入力端子5、6に接続されたトランジスタQ1、Q2は差動対を構成し、カスコード接続されたトランジスタQ4〜Q7は、負荷トランジスタとして上記差動対の能動負荷7を構成している。また、レベルシフト回路3は、電源線8と9との間に直列に接続されたトランジスタQ12、Q13から構成されるソースフォロアの構成を有し、電圧増幅回路4は、電源線8と9との間に出力端子10を挟んで直列に接続されたトランジスタQ14、Q15から構成されている。コンデンサC1および抵抗R1は、位相補償を行うためのものである。
【0003】
この演算増幅器1においてフォールデッドカスコードタイプの差動増幅回路2を用いているのは、上述の理由に加え高い電圧ゲインを得るためである。すなわち、一般に差動増幅回路において、電圧ゲインは差動対に対する能動負荷のインピーダンスに比例するため、負荷トランジスタをカスコード接続して能動負荷のインピーダンスを高く設定すれば、電圧ゲインを高めることができる。
【0004】
実際に差動増幅回路2の電圧ゲインAvは、上記文献にも記載されているように、以下の(2)式から得られる差動増幅回路2の出力インピーダンスRoを用いて(1)式により計算される値となる。なお、gmはトランジスタの相互コンダクタンス、gdはトランジスタのドレインコンダクタンス、rdはトランジスタのドレイン抵抗である。
【0005】
【数1】
【0006】
これら(1)式と(2)式とに基づいて、能動負荷7のインピーダンスを十分に高めて、差動増幅回路2の電圧ゲインAvを高く設定するために必要となる回路動作条件について以下に説明する。
【0007】
電圧ゲインAvを高めるためには、差動増幅回路2の出力インピーダンスRoを大きくすること、つまりトランジスタQ7をそのドレイン抵抗rd(Q7)および相互コンダクタンスgm(Q7)が大きいバイアス状態で動作させるとともに、トランジスタQ1、Q2のミラー効果を防止する目的で挿入されているトランジスタQ9をそのドレイン抵抗rd(Q9)および相互コンダクタンスgm(Q9)が大きいバイアス状態で動作させることが必要である。一般に、ある決められたIC製造プロセスにおいて製造されたトランジスタをドレイン抵抗rdおよび相互コンダクタンスgmが高い状態で使用するためには、トランジスタを飽和領域で使用しなければならない。
【0008】
いま、図6において、レベルシフト回路3がない場合、すなわち差動増幅回路2を構成するトランジスタQ7のドレイン(差動増幅回路2の出力端子)と電圧増幅回路4を構成するトランジスタQ15のゲート(電圧増幅回路4の入力端子)とが直接接続されている場合において、トランジスタQ7、Q9が飽和領域で使用可能かどうかを考察する。
【0009】
一般に、Nチャネル型のMOSトランジスタを飽和領域で使用するためには、ドレイン・ソース間電圧Vds、ゲート・ソース間電圧Vgs、しきい値電圧Vtの間に、以下の(3)式で示す関係が成立しなければならない。
Vds>Vgs−Vt …(3)
従って、トランジスタQ7を飽和領域で使用するためには、以下の(4)式で示す関係が必要となる。
Vds(Q7)−Vgs(Q7)>−Vt …(4)
【0010】
一方、トランジスタQ5、Q15との関係においては、以下の(5)式が成立している。
Vds(Q7)−Vgs(Q7)
=Vgs(Q15)−(Vgs(Q7)+Vgs(Q5))…(5)
これら(4)式および(5)式から、トランジスタQ7を飽和領域で使用するためには、以下の(6)式が満たされることが条件となる。
Vgs(Q15)−(Vgs(Q7)+Vgs(Q5))+Vt>0 …(6)
【0011】
しかし、トランジスタQ5とQ15とに同程度の電流が流れていると仮定すると、Vgs(Q5)とVgs(Q15)とはほぼ同じ値となるため、上記(6)式を満足させることはできない。このため、レベルシフト回路3を設けない回路構成では、トランジスタQ7をそのドレイン抵抗rd(Q7)および相互コンダクタンスgm(Q7)が高い状態で動作させることができず、高い電圧ゲインAvを得ることができない。
【0012】
これに対し、図6に示すようにレベルシフト回路3を付加した構成では、以下の(7)式が成立する。
Vds(Q7)−Vgs(Q7)
=(Vgs(Q12)+Vgs(Q15))−(Vgs(Q7)+Vgs(Q5))…(7)
【0013】
このため、トランジスタQ7、Q12およびQ15に同程度の電流を流せば、(7)式の右辺がほぼ0となって上記(4)式を満足することができ、トランジスタQ7を飽和領域で使用することができる。このように、演算増幅器1においては、電圧ゲインAvを高める上でレベルシフト回路3が不可欠となる。
【0014】
ところが、差動増幅回路2と電圧増幅回路4とをソースフォロアから構成されるレベルシフト回路3を介して接続すると、演算増幅器1のオープンループ特性においてソースフォロアに起因するpole(極)が発生し、周波数の高い領域で位相遅れが大きくなる。このため、演算増幅器1にフィードバックをかけて使用した場合、安定性が低下して発振し易くなるといった問題が生じる。
【0015】
また、ソースフォロアのレベルシフト電圧を決定する主要因はトランジスタのしきい値電圧Vtであり、これは製造プロセスによって決まってしまうものである。従って、差動増幅回路2の回路形態(例えば負荷トランジスタのカスコード接続の段数)、電圧増幅回路4の回路形態、トランジスタサイズ、トランジスタの特性、電源電圧などに応じて、電圧ゲインAvを高める上でより好ましいレベルシフト電圧を設定することができないという不都合があった。
【0016】
本発明は、上記事情に鑑みてなされたもので、その目的は、カスコード接続された差動増幅回路を備え、高い安定性を確保しつつ電圧ゲインを高めることができる演算増幅器を提供することにある。
【0017】
【課題を解決するための手段】
請求項1に記載した手段によれば、差動増幅回路とソース接地電圧増幅回路とが第1のコンデンサを介して結合されており、第1のバイアス設定回路は、演算増幅器の増幅動作に先立って第1のコンデンサを所定のバイアス電圧に充電する。これにより、増幅動作中、第1のコンデンサはそのバイアス電圧に充電された状態に保持され、差動増幅回路とソース接地電圧増幅回路とは、第1のコンデンサによって互いにバイアス電圧だけレベルシフトされた状態で動作可能となる。つまり、第1のコンデンサは、直流分をカットするように作用するのではなく、差動増幅回路とソース接地電圧増幅回路とを結合し且つレベルシフト電圧を生成するように作用する。
【0018】
そして、演算増幅器の電圧ゲインを高める上で好ましいバイアス電圧を設定することにより、差動増幅回路とソース接地電圧増幅回路とは、その好ましいバイアス電圧により定まるバイアス状態で増幅動作を行うことができるようになり、カスコード接続された差動増幅回路が本来的に有する高い電圧ゲインを有効に利用可能となる。
【0019】
本手段によれば、第1のコンデンサが差動増幅回路とソース接地電圧増幅回路との間のレベルシフト機能を持つため、トランジスタにより構成されるレベルシフト回路が不要となる。このため、レベルシフト回路を設けることによるpole(極)の発生がなくなり、演算増幅器の安定性を高めることができる。
【0020】
さらに、本手段によれば、差動増幅回路における負荷トランジスタのカスコード接続形態やソース接地電圧増幅回路の回路形態、電源電圧、ICとしてのトランジスタサイズや特性などに応じて、高い電圧ゲインを得るために最適なバイアス電圧を設定可能となるので、種々の演算増幅器において広く適用することができる。
【0021】
請求項2に記載した手段によれば、バイアス電圧に充電された第1のコンデンサによって、カスコード接続された負荷トランジスタが高いインピーダンスを持つように差動増幅回路をバイアスできるので、演算増幅器の電圧ゲインを高めることができる。
【0022】
請求項3、4に記載した手段によれば、差動増幅回路とソース接地電圧増幅回路は、それぞれその出力端子と入力端子を介して第1のコンデンサによって好ましいバイアス状態に設定される。
【0023】
請求項5に記載した手段によれば、増幅動作に先立って、第1のバイアス設定回路の第1および第2のスイッチ回路がオンとなり、第1のコンデンサの第1および第2の端子にバイアス設定電圧が印加される(バイアス設定動作)。その後、第1および第2のスイッチ回路がオフになって増幅動作が開始されると、第1のコンデンサの第2の端子の電荷が保持され、以てコンデンサの両端子間の電圧が保持されるため、その増幅動作中は、差動増幅回路および第1のトランジスタが、それぞれ所定のバイアス状態に保持される。また、本手段によれば、差動増幅回路およびソース接地電圧増幅回路のバイアス状態をそれぞれ独立して設定することができる利点がある。
【0024】
請求項6に記載した手段によれば、増幅動作に先立って第2のスイッチ回路がオンすると、ソース接地電圧増幅回路において第1のトランジスタのゲートとドレインとが接続され、第1のトランジスタには一定のバイアス電流が流れる。そして、第1のコンデンサの第2の端子には、第1のトランジスタがこのバイアス電流を流し得るだけのバイアス設定電圧が印加されるので、第1および第2のスイッチ回路がオフになって増幅動作が開始された後も、第1のトランジスタは上記バイアス状態を保持できる。
【0025】
請求項7に記載した手段によれば、第3のスイッチ回路は、増幅動作に先立って、差動増幅回路の出力端子と第1のコンデンサの第1の端子とを切り離すので、上記バイアス設定動作中において、差動増幅回路の出力電流が第1のスイッチ回路に流れることによる誤差電圧の発生を防止することができる。
【0026】
請求項8に記載した手段によれば、ソース接地電圧増幅回路において、第1のトランジスタと第2のトランジスタとが出力端子を挟んで直列に接続されているとともに、第1のトランジスタのゲートと第2のトランジスタのゲートとが、第2のコンデンサまたは第1、第2のコンデンサにより接続されている。これにより、第1および第2のトランジスタは相補的に動作可能となり、第1のトランジスタのみならず第2のトランジスタも入力信号に応じて十分な電流駆動能力を持つようになる。その結果、ソース接地電圧増幅回路の出力インピーダンスが平衡化され、出力電圧の振幅方向(立ち上がり、立ち下がり)によらず常に高速動作が可能となる。
【0027】
請求項9に記載した手段によれば、差動増幅回路の出力端子とソース接地電圧増幅回路が持つ複数の各入力端子とが第1のコンデンサを含む複数のコンデンサにより結合されている。この場合にも、差動増幅回路とソース接地電圧増幅回路とは、複数のコンデンサのうちの第1のコンデンサによって、互いにバイアス電圧だけレベルシフトされた状態で動作するので、そのバイアス電圧を適宜設定することにより演算増幅器の電圧ゲインを高めることができる。
【0028】
【発明の実施の形態】
(第1の実施形態)
以下、本発明の第1の実施形態について、図1ないし図3を参照しながら説明する。
図1は、MOSICとして構成された演算増幅器の電気的構成を示している。この図1において、演算増幅器21は、差動増幅回路22、コンデンサC21、バイアス設定回路23、電圧増幅回路24および位相補償回路25から構成されている。電源線26、27間には電源端子28、29を介して電源電圧VDD(例えば5V)が与えられるようになっている。
【0029】
差動増幅回路22は、フォールデッドカスコード接続タイプであって、MOSトランジスタ(以下、単にトランジスタと称す)Q21〜Q31から構成されている。このうちNチャネル型のトランジスタQ21、Q22は差動対を構成し、その共通に接続されたソースと電源線27との間には、定電流回路として動作するNチャネル型のトランジスタQ23が接続されている。これらトランジスタQ21、Q22、Q23のゲートは、それぞれ入力電圧VINM の入力端子30、入力電圧VINP の入力端子31、バイアス設定電圧VBIAS3 の入力端子32に接続されている。
【0030】
電源線26と27との間には、それぞれ対をなすNチャネル型のトランジスタQ24とQ25、Nチャネル型のトランジスタQ26とQ27、Pチャネル型のトランジスタQ28とQ29およびPチャネル型のトランジスタQ30とQ31が直列に(縦積みとなるように)接続されている。このうち、トランジスタQ24〜Q27(負荷トランジスタに相当)はカスコード接続されており、差動対に対する能動負荷33を構成している。
【0031】
トランジスタQ30とQ31は、差動対の出力電流を折り返して上記能動負荷33に入力させるための定電流回路34を構成しており、その共通ゲート線には入力端子35を介してバイアス設定電圧VBIAS1 が与えられている。また、能動負荷33と定電流回路34との間に接続されたトランジスタQ28、Q29は、トランジスタQ21、Q22におけるミラー効果の発生を抑制するためのものである。これらトランジスタQ28、Q29のソース(すなわちトランジスタQ30、Q31のドレイン)は、それぞれトランジスタQ21、Q22のドレインに接続されており、トランジスタQ28、Q29の共通ゲート線には入力端子36を介してバイアス設定電圧VBIAS2 が与えられている。なお、トランジスタQ27およびQ29の各ドレインの共通接続点が、差動増幅回路22の出力端子に相当する。
【0032】
電圧増幅回路24は、電源線26と27との間に、互いに導電型の異なるPチャネル型のトランジスタQ33(第2のトランジスタに相当)とNチャネル型のトランジスタQ32(第1のトランジスタに相当)とが出力端子37を挟んでソース接地の形態で直列に接続された構成を備えている。トランジスタQ33は、そのゲートにバイアス設定電圧VBIAS1 が与えられており、定電流回路として動作するようになっている。なお、トランジスタQ32のゲートが、電圧増幅回路24の入力端子に相当する。
【0033】
さて、差動増幅回路22の出力端子と電圧増幅回路24の入力端子との間には、第1のコンデンサに相当するコンデンサC21が接続されている。コンデンサC21の両端子のうち差動増幅回路22側の端子xaが第1の端子に相当し、電圧増幅回路24側の端子xbが第2の端子に相当する。
【0034】
コンデンサC21の端子xaと入力端子38との間にはアナログスイッチ39(第1のスイッチ回路に相当)が接続され、コンデンサC21の端子xbとトランジスタQ32のドレインとの間にはアナログスイッチ40(第2のスイッチ回路に相当)が接続されている。これらアナログスイッチ39、40(以下、スイッチ39、40と称す)は、それぞれNチャネル型のトランジスタQ34とPチャネル型のトランジスタQ35とが並列接続された構成、Nチャネル型のトランジスタQ36とPチャネル型のトランジスタQ37とが並列接続された構成を有している。
【0035】
上記入力端子38には、外部からバイアス設定電圧VBIAS4 が与えられるようになっている。また、入力端子41には、外部に設けた図示しない制御回路からHレベルまたはLレベルを持つ切替信号VINITが与えられるようになっている。入力端子41は、上記トランジスタQ34、Q36のゲートに直接接続されるとともに、インバータ回路42を介して上記トランジスタQ35、Q37のゲートに接続されている。上述したバイアス設定回路23(第1のバイアス設定回路に相当)は、これらスイッチ39、40およびインバータ回路42により構成されている。
なお、差動増幅回路22の出力端子と出力端子37との間には、コンデンサC22と抵抗R21との直列回路からなる位相補償回路25が接続されている。
【0036】
次に、上述の演算増幅器21をトラックホールド回路の前置増幅器として用いた場合における動作について、図2および図3も参照しながら説明する。
まず、演算増幅器21単体の動作について説明する。演算増幅器21は、切替信号VINITがLレベルの場合に通常の増幅動作を実行し、切替信号VINITがHレベルの場合にコンデンサC21にバイアス電圧を充電するバイアス設定動作を実行する。
【0037】
切替信号VINITがLレベルからHレベルに変化すると、スイッチ39、40がともにオンとなり、コンデンサC21の端子xaにはスイッチ39を介してバイアス設定電圧VBIAS4 が印加される。一方、トランジスタQ32のゲートに接続されているコンデンサC21の端子xbは、スイッチ40を介してトランジスタQ33、Q32のドレイン(出力端子37)に接続される。出力端子37を通した電流の入出力がないとすれば、トランジスタQ33が流し出す電流は全てトランジスタQ32のドレイン電流となり、トランジスタQ32のドレイン電圧(出力電圧VOUT )すなわちコンデンサC21の端子xbの電圧は、そのドレイン電流により決まる電圧となる。なお、コンデンサC21が、その端子xa、xb間に与えられるバイアス電圧により十分に充電された状態となるためには、Δt1だけの充電時間を必要とする。
【0038】
コンデンサC21が十分に充電された後、切替信号VINITがHレベルからLレベルに変化すると、スイッチ39、40がともにオンからオフになる。この場合、コンデンサC21の端子xbとトランジスタQ32のゲートとの接続ノードはハイインピーダンスとなるため、コンデンサC21の電荷が保存される。その結果、コンデンサC21の端子間電圧も、切替信号VINITがLレベルに変化する直前の電圧つまり上記バイアス電圧に保持される。トランジスタQ33が流し出す電流は常に一定であるため、出力端子37を通して電流の入出力がない場合、トランジスタQ32のゲート電圧は切替信号VINITがHレベルの場合の電圧と等しくなる。
【0039】
従って、切替信号VINITがLレベルに変化して演算増幅器21が増幅動作を開始した後も、コンデンサC21の端子xaの電圧すなわちトランジスタQ27のドレイン電圧は、バイアス設定電圧VBIAS4 のまま保たれる。つまり、コンデンサC21は、差動増幅回路22の出力端子を上記バイアス電圧だけレベルシフトした状態で電圧増幅回路24の入力端子に結合するレベルシフト回路としての機能を果たしている。このため、差動増幅回路22から電圧増幅回路24へは交流信号のみならず直流信号も伝達することができる。
【0040】
さて、演算増幅器21の電圧ゲインAv(オープンループゲイン)を高めるためには、「発明が解決しようとする課題」で説明したように、差動増幅回路22を適切なバイアス状態で動作させることが必要となる。具体的には、(1)式および(2)式に基づいて説明したように、差動増幅回路22の出力インピーダンスRoが高まるようにトランジスタQ27とQ29のドレイン抵抗rdおよび相互コンダクタンスgmを大きくするため、これらを飽和領域で動作させることが必要となる。
【0041】
本実施形態の演算増幅器21の場合、バイアス設定電圧VBIAS4 、VBIAS2 を変えることにより、それぞれ増幅動作中におけるトランジスタQ27のドレイン電圧、トランジスタQ29のゲート電圧を任意に設定することができる。具体的に、トランジスタQ27、Q29を飽和領域で動作させるためには、バイアス設定電圧VBIAS4 、VBIAS2 を以下の(8)式、(9)式で定まる値に設定すれば良い。
【0042】
VBIAS4 >(Vgs(Q27)+Vgs(Q25))−VtN …(8)
VBIAS2 >VBIAS4 −|VtP | …(9)
ただし、
VtN :Nチャネル型のMOSトランジスタのしきい値電圧
VtP :Pチャネル型のMOSトランジスタのしきい値電圧
【0043】
ここで、バイアス設定電圧VBIAS4 、VBIAS2 は、電源電圧VDDを抵抗分圧するなどの手段により容易に生成することができる。電源電圧VDDが5Vの本実施形態の場合、バイアス設定電圧VBIAS4 としては例えばVDD/2(2.5V)の電圧値を設定すれば良い。
【0044】
ところで、上述したように切替信号VINITがLレベルになるとスイッチ39、40がオフとなってコンデンサC21の電荷が保存されるが、実際にはコンデンサC21、トランジスタQ32のゲートおよびスイッチ40を介して電荷が抜けるため、コンデンサC21の電荷はわずかずつ減少する。そこで、この演算増幅器21を精度良く用いるためには、上記電荷抜けに起因する電圧誤差が所定範囲内に収まるように、所定時間ごとに上記バイアス設定動作を繰り返し実行する必要がある。このバイアス設定動作期間中は、増幅動作を行うことができない。こうした特徴を持つ演算増幅器21の適用例として、トラックホールド回路の前置増幅器について説明する。
【0045】
図2は、演算増幅器21とトラックホールド回路との電気的接続形態を示したものである。演算増幅器21はボルテージフォロアとしての回路形態を有し、その出力端子37はトラックホールド回路43の入力端子に接続されている。トラックホールド回路43は、ホールド信号VHがLレベルの期間において演算増幅器21からの出力電圧Vout を通過させ、ホールド信号VHがHレベルの期間においてその出力電圧Vout をホールドするようになっている。
【0046】
図3は、このトラックホールド動作における演算増幅器21の入力電圧VINP と出力電圧VOUT 、トラックホールド回路43の出力電圧VOH、切替信号VINITおよびホールド信号VHの各波形を示している。この図3に示すように、トラックホールド回路43のホールド信号VHは周期TごとにHレベルとなり、このホールド信号VHのHレベル期間に同期して、演算増幅器21に切替信号VINITが与えられる。この場合の周期Tは、演算増幅器21に必要となるバイアス設定動作の周期よりも短く設定されている。また、これら切替信号VINITとホールド信号VHとは、図示しない制御回路から与えられている。
【0047】
いま時刻t1においてホールド信号VHがLレベルからHレベルに変化すると、時刻t1から少なくともトラックホールド回路43のホールド時間Δt2以上経過した後の時刻t2において、切替信号VINITがLレベルからHレベルに変化する。これにより、演算増幅器21は増幅動作からバイアス設定動作へと移行し、演算増幅器21の出力電圧VOUT は入力電圧VINP 、VINM とは無関係な値(トランジスタQ32のゲート・ソース間電圧)になる。しかし、時刻t2では既にトラックホールド回路43がホールド動作を行っているので、バイアス設定動作に伴う演算増幅器21の出力電圧VOUT がトラックホールド回路43の出力電圧VOHに影響を及ぼすことはない。
【0048】
その後、時刻t2からバイアス設定動作の完了に必要となる上述の時間Δt1以上経過した時刻であって、且つホールド信号VHがHレベルからLレベルに変化する時刻t4よりも少なくとも時間Δt3だけ早い時刻t3において、切替信号VINITがHレベルからLレベルに変化する。この時間Δt3は、演算増幅器21がバイアス設定動作から増幅動作に復帰するために要する時間である。
【0049】
これにより、演算増幅器21のコンデンサC21にバイアス電圧に相当する電荷が設定されるとともに、演算増幅器21は、トラックホールド回路43がトラック動作を開始する時刻t4以降において、通常の増幅動作を行うことができる。つまり、この適用例では、トラックホールド回路43のホールド期間を利用して、演算増幅器21のバイアス設定動作を実行しているのである。
【0050】
以上述べたように、本実施形態の演算増幅器21は、フォールデッドカスコード接続タイプの差動増幅回路22の出力端子と電圧増幅回路24の入力端子との間を結合するコンデンサC21と、そのコンデンサC21に所定のバイアス電圧を充電するためのバイアス設定回路23とを備えたので、レベルシフト回路としてソースフォロアなどのトランジスタ回路を用いることなく、差動増幅回路22と電圧増幅回路24とのバイアス状態を上記バイアス電圧に応じて任意に設定することができる。
【0051】
これにより、差動増幅回路22の電圧ゲインAvを高める上で必要となるバイアス条件、すなわちトランジスタQ27、Q29を飽和領域で動作させることが可能となり、演算増幅器21は、カスコード接続された差動増幅回路22が本来有する高い電圧ゲインを有効に利用することができる。また、飽和領域においても、ドレイン抵抗rdおよび相互コンダクタンスgmが少しでも高くなるように、トランジスタQ27、Q29に対してより細かいバイアス設定が可能となるので、電圧ゲインAvを一層高めることができる。
【0052】
さらに、レベルシフト回路としてソースフォロアなどのトランジスタ回路を用いていないので、差動増幅回路22と電圧増幅回路24との間の回路においてpole(極)の発生がなくなり、演算増幅器21の安定性を高めることができるという優れた効果を奏する。
【0053】
(第2の実施形態)
次に、本発明の第2の実施形態について演算増幅器の電気的構成を示す図4を参照しながら説明する。なお、図4において図1と同一構成部分には同一符号を付して示し、ここでは異なる構成部分について説明する。
【0054】
この図4に示す演算増幅器44において、差動増幅回路22の出力端子であるトランジスタQ27のドレインとコンデンサC21の端子xaとの間には、Nチャネル型のトランジスタQ38とPチャネル型のトランジスタQ39とが並列接続された構成のアナログスイッチ45(第3のスイッチ回路に相当)が接続されている。これらトランジスタQ38およびQ39の各ゲートは、それぞれインバータ回路42の出力端子および入力端子41に接続されている。ここで、スイッチ39、40、45およびインバータ回路42によりバイアス設定回路46(第1のバイアス設定回路に相当)が構成されている。
【0055】
一方、トランジスタQ33のゲートとコンデンサC21の端子xaとの間には、コンデンサC23(第2のコンデンサに相当)が接続されている。また、トランジスタQ33のゲートと入力端子35との間にはPチャネル型のトランジスタQ40(第2のバイアス設定回路に相当)が接続されており、そのゲートはインバータ回路42の出力端子に接続されている。なお、本実施形態では、トランジスタQ32、Q33の各ゲートが電圧増幅回路24の入力端子に相当する。
【0056】
次に、上記構成を持つ演算増幅器44の動作について説明する。
切替信号VINITがLレベルからHレベルに変化すると、スイッチ39、40およびトランジスタQ40がオンするとともにスイッチ45がオフとなり、バイアス設定動作が行われる。
【0057】
ここで、スイッチ45を設けたのは以下の理由による。すなわち、バイアス設定動作中であっても、差動増幅回路22の各トランジスタQ21、Q22、Q24〜Q29は入力電圧VINP 、VINM に応じた動作を行っており、スイッチ45を設けない場合(例えば第1の実施形態の場合)には、差動増幅回路22の出力端子と入力端子38との間でスイッチ39を介して電流が流れてしまう。スイッチ39には若干のオン抵抗が存在するため、スイッチ39に電流が流れると電圧が発生し、コンデンサC21のバイアス電圧に誤差が生じる。スイッチ45を設けることにより、この誤差の発生を防止することができる。
【0058】
さて、バイアス設定動作中、コンデンサC23の両端子のうち差動増幅回路22側の端子xcには、スイッチ39を介してバイアス設定電圧VBIAS4 が印加され、トランジスタQ33に接続される端子xdには、トランジスタQ40を介してバイアス設定電圧VBIAS1 が印加される。この状態で、トランジスタQ33にはバイアス設定電圧VBIAS1 により決まる一定のドレイン電流が流れる。
【0059】
コンデンサC21、C23が十分に充電された後、切替信号VINITがHレベルからLレベルに変化すると、スイッチ39、40およびトランジスタQ40がオフするとともにスイッチ45がオンとなり増幅動作が行われる。この場合、コンデンサC23の端子xdとトランジスタQ33のゲートとの接続ノードはハイインピーダンスとなるため、コンデンサC21と同様にコンデンサC23の電荷も保存される。
【0060】
その結果、増幅動作中、トランジスタQ27のドレイン電圧がバイアス設定電圧VBIAS4 、トランジスタQ33のゲート電圧がバイアス設定電圧VBIAS1 、トランジスタQ32のゲート電圧がトランジスタQ33のドレイン電流に応じて定まる電圧となる。なお、本実施形態においてもバイアス設定電圧VBIAS4 、VBIAS2 は、第1の実施形態と同様にして決めれば良く、バイアス設定電圧VBIAS1 は出力端子37に接続される負荷に応じて必要とされるトランジスタQ32、Q33の電流に基づいて決めれば良い。
【0061】
増幅動作中、入力電圧VINP 、VINM に応じて差動増幅回路22から出力される電圧は、コンデンサC21を介して電圧増幅回路24のロウサイド側のNチャネル型トランジスタQ32に与えられるとともに、コンデンサC23を介してハイサイド側のPチャネル型トランジスタQ33にも与えられる。換言すれば、互いに異なる導電型を有するトランジスタQ32とQ33のゲートは、コンデンサC21とC23とを介して結合され、共通の電圧により駆動される。このため、トランジスタQ32とQ33とは、差動増幅回路22の出力電圧に対して相補的に動作するようになる。その結果、電圧増幅回路24の出力インピーダンスが、ロウサイド側とハイサイド側とで平衡化され、立ち上がり、立ち下がり両方向のスルーレートを同等に高めることができるようになる。
【0062】
以上述べたように、本実施形態の演算増幅器44によれば、第1の実施形態で示した演算増幅器21に対してさらにスイッチ45を設けたので、バイアス設定動作においてコンデンサC21の端子xaの電圧を精度良くバイアス設定電圧VBIAS4 に設定することができる。その結果、バイアス設定動作において発生する電圧誤差を低減でき、より高精度の増幅動作が可能となる。
【0063】
また、電圧増幅回路24のトランジスタQ32とQ33のゲートがコンデンサC21とC23とにより結合され、これらのゲートに差動増幅回路22の出力電圧が共通に与えられるので、トランジスタQ32とQ33とは相補的に動作するようになって、立ち上がりと立ち下がりのスルーレートを同等に高めることができる。
【0064】
(第3の実施形態)
次に、本発明の第3の実施形態について演算増幅器の電気的構成を示す図5を参照しながら説明する。なお、図5において図1と同一構成部分には同一符号を付して示し、ここでは異なる構成部分について説明する。
【0065】
図5に示す演算増幅器47は、差動増幅回路48、コンデンサC21、バイアス設定回路49、電圧増幅回路50および位相補償回路25から構成されている。この演算増幅器47は、図1に示した演算増幅器21における差動増幅回路22に替えて、折り返しのないカスコード接続タイプの差動増幅回路48を採用した点に特徴がある。
【0066】
その差動増幅回路48は、トランジスタQ21〜Q23およびトランジスタQ41〜Q46から構成されている。電源線26とトランジスタQ21、Q22からなる差動対との間には、それぞれ対をなすNチャネル型のトランジスタQ45とQ46、Pチャネル型のトランジスタQ43とQ44およびPチャネル型のトランジスタQ41とQ42が直列に(縦積みとなるように)接続されている。トランジスタQ41〜Q44(負荷トランジスタに相当)はカスコード接続されており、差動対に対する能動負荷51を構成している。また、トランジスタQ45、Q46の共通ゲート線にはバイアス設定電圧VBIAS2 が与えられている。なお、トランジスタQ44およびQ46の各ドレインの共通接続点が、差動増幅回路48の出力端子に相当する。
【0067】
電圧増幅回路50は、ソース接地されたNチャネル型のトランジスタQ47(第1のトランジスタに相当)とPチャネル型のトランジスタQ48(第2のトランジスタに相当)とから構成されている。トランジスタQ47は、そのゲートにバイアス設定電圧VBIAS3 が与えられており、定電流回路として動作するようになっている。なお、トランジスタQ48のゲートが、電圧増幅回路50の入力端子に相当する。
【0068】
本実施形態において、コンデンサC21は、差動増幅回路48の出力端子と電圧増幅回路50の入力端子との間に接続されており、スイッチ40は、コンデンサC21の端子xbとトランジスタQ48のドレインとの間に接続されている。これらスイッチ39、40およびインバータ回路42によりバイアス設定回路49(第1のバイアス設定回路に相当)が構成されている。
【0069】
上記構成を有する演算増幅器47は、第1の実施形態で述べた演算増幅器21と同様にしてバイアス設定動作と増幅動作とを行う。また、上述した(1)式、(2)式、(8)式、(9)式などについても、Nチャネル型とPチャネル型の違い、基準電位となる電源線の違いなどに伴う形式的な変更を加えることにより同様にして成立する。従って、本実施形態においても、トランジスタQ44、Q46が飽和領域で動作するようにバイアス設定電圧VBIAS4 、VBIAS2 を決めることにより、演算増幅器47の電圧ゲインAvを高めることができ、第1の実施形態と同様の効果を得ることができる。
【0070】
(その他の実施形態)
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
第1の実施形態におけるトランジスタQ27のドレインとコンデンサC21の端子xaとの間、および第3の実施形態におけるトランジスタQ44のドレインとコンデンサC21の端子xaとの間に、第2の実施形態におけるアナログスイッチ45と同様のスイッチ回路を設けても良い。
【0071】
第2の実施形態において、トランジスタQ33のゲートとコンデンサC21の端子xaとの間にコンデンサC23を設けたが、これに替えてトランジスタQ33のゲートとコンデンサC21の端子xbとの間に設けても良い。また、演算増幅器44において、スイッチ45を除いても動作可能である。さらに、第2のバイアス設定回路としてトランジスタQ40を用いたが、これに替えてアナログスイッチを用いても良い。
【0072】
第3の実施形態において、トランジスタQ47のゲートとコンデンサC21の端子xaまたは端子xbとの間にコンデンサ(第2のコンデンサに相当)を接続するとともに、トランジスタQ47のゲートと入力端子32との間にトランジスタまたはアナログスイッチ(第2のバイアス設定回路に相当)を接続すれば、第2の実施形態と同様の効果が得られる。
【0073】
複数の入力端子を備えた電圧増幅回路を採用し、差動増幅回路22、48の出力端子と上記電圧増幅回路の各入力端子とをそれぞれコンデンサにより結合した構成としても良い。第2の実施形態で述べた演算増幅器44は、この構成の一例である。
【0074】
各実施形態において、スイッチ40をコンデンサC21の端子xbとバイアス設定端子との間に接続し、バイアス設定動作においてコンデンサC21の端子xbに所定のバイアス設定電圧を印加するようにしても良い。
また、差動増幅回路22、48におけるカスコード接続の段数は2に限らず3以上であっても良い。
【0075】
上述した演算増幅器21、44、47は、トラックホールド回路の前置増幅器に限らず、スイッチドキャパシタフィルタ、A/Dコンバータ、D/Aコンバータなどに適用することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す演算増幅器の電気的構成図
【図2】演算増幅器とトラックホールド回路との電気的な接続形態を示す図
【図3】演算増幅器とトラックホールド回路の動作を示す電圧・信号波形図
【図4】本発明の第2の実施形態を示す図1相当図
【図5】本発明の第3の実施形態を示す図1相当図
【図6】従来構成を示す図1相当図
【符号の説明】
21、44、47は演算増幅器、22、48は差動増幅回路、23、46、49はバイアス設定回路(第1のバイアス設定回路)、24、50は電圧増幅回路(ソース接地電圧増幅回路)、39はアナログスイッチ(第1のスイッチ回路)、40はアナログスイッチ(第2のスイッチ回路)、45はアナログスイッチ(第3のスイッチ回路)、C21はコンデンサ(第1のコンデンサ)、C23はコンデンサ(第2のコンデンサ)、Q24〜Q27、Q41〜Q44はトランジスタ(負荷トランジスタ)、Q32、Q47はトランジスタ(第1のトランジスタ)、Q33、Q48はトランジスタ(第2のトランジスタ)、Q40はトランジスタ(第2のバイアス設定回路)である。
Claims (9)
- カスコード接続された負荷トランジスタを有する差動増幅回路と、
この差動増幅回路の後段に設けられたソース接地電圧増幅回路と、
前記差動増幅回路と前記ソース接地電圧増幅回路とを結合する第1のコンデンサと、
増幅動作に先立って前記第1のコンデンサを所定のバイアス電圧に充電するための第1のバイアス設定回路とを備えていることを特徴とする演算増幅器。 - 前記バイアス電圧は、充電された前記第1のコンデンサにより前記差動増幅回路が所定のバイアス状態に設定されるような電圧であることを特徴とする請求項1記載の演算増幅器。
- 前記第1のコンデンサは、前記差動増幅回路の出力端子と前記ソース接地電圧増幅回路の入力端子との接続経路に介在していることを特徴とする請求項1または2記載の演算増幅器。
- 前記第1のコンデンサの第1および第2の端子は、それぞれ前記差動増幅回路の出力端子および前記ソース接地電圧増幅回路の入力端子に接続されていることを特徴とする請求項3記載の演算増幅器。
- 前記ソース接地電圧増幅回路は、ゲートが当該ソース接地電圧増幅回路の入力端子に接続された第1のトランジスタを備え、
前記第1のバイアス設定回路は、
前記第1のコンデンサの第1の端子に前記差動増幅回路を所定のバイアス状態に設定するバイアス設定電圧を印加するための第1のスイッチ回路と、
前記第1のコンデンサの第2の端子に前記第1のトランジスタを所定のバイアス状態とするバイアス設定電圧を印加するための第2のスイッチ回路とから構成されていることを特徴とする請求項4記載の演算増幅器。 - 前記第2のスイッチ回路は、前記第1のコンデンサの第2の端子と前記第1のトランジスタのドレインとの間に接続されていることを特徴とする請求項5記載の演算増幅器。
- 前記第1のバイアス設定回路は、前記差動増幅回路の出力端子と前記第1のコンデンサの第1の端子との間に接続された第3のスイッチ回路を備えていることを特徴とする請求項5または6記載の演算増幅器。
- 前記ソース接地電圧増幅回路は、その出力端子を挟んで前記第1のトランジスタに対して直列に接続された第2のトランジスタを備え、
この第2のトランジスタのゲートと前記第1のコンデンサの第1または第2の端子との間に第2のコンデンサが接続されているとともに、
増幅動作に先立って前記第2のコンデンサを所定のバイアス電圧に充電するための第2のバイアス設定回路が設けられていることを特徴とする請求項5ないし7の何れかに記載の演算増幅器。 - 前記ソース接地電圧増幅回路は複数の入力端子を備え、
前記差動増幅回路の出力端子と前記ソース接地電圧増幅回路の各入力端子とが前記第1のコンデンサを含む複数のコンデンサにより結合されていることを特徴とする請求項1ないし7の何れかに記載の演算増幅器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000294093A JP3666377B2 (ja) | 2000-09-27 | 2000-09-27 | 演算増幅器 |
US09/960,370 US6531921B2 (en) | 2000-09-27 | 2001-09-24 | Operational amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000294093A JP3666377B2 (ja) | 2000-09-27 | 2000-09-27 | 演算増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002111411A JP2002111411A (ja) | 2002-04-12 |
JP3666377B2 true JP3666377B2 (ja) | 2005-06-29 |
Family
ID=18776765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000294093A Expired - Fee Related JP3666377B2 (ja) | 2000-09-27 | 2000-09-27 | 演算増幅器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6531921B2 (ja) |
JP (1) | JP3666377B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003298394A (ja) * | 2002-04-05 | 2003-10-17 | Fujitsu Ltd | 相互コンダクタンス型増幅回路、相互コンダクタンス型フィルタ回路及びフィルタ処理方法 |
JP2005184409A (ja) * | 2003-12-19 | 2005-07-07 | Renesas Technology Corp | 通信用半導体集積回路およびそれを搭載した電子部品 |
JP4839572B2 (ja) * | 2003-12-22 | 2011-12-21 | 横河電機株式会社 | 入力回路 |
JP4663465B2 (ja) * | 2004-09-24 | 2011-04-06 | 三星電子株式会社 | スルーレートの改善のための差動増幅器回路及び方法 |
US7295070B2 (en) * | 2005-06-21 | 2007-11-13 | Analog Devices, Inc. | Flip around switched capacitor amplifier |
JP4549273B2 (ja) * | 2005-10-11 | 2010-09-22 | 旭化成エレクトロニクス株式会社 | 演算増幅器 |
JP2007267016A (ja) * | 2006-03-28 | 2007-10-11 | Ricoh Co Ltd | 演算増幅器 |
TWI339007B (en) * | 2006-11-21 | 2011-03-11 | Ind Tech Res Inst | Design method of low frequency analog circuit and low frequency analog circuit using the same |
JP2009116698A (ja) * | 2007-11-07 | 2009-05-28 | Toshiba Corp | 情報処理装置 |
US9100007B2 (en) | 2011-12-23 | 2015-08-04 | Analog Devices, Inc. | Cascode amplifier |
JP6582594B2 (ja) * | 2015-06-18 | 2019-10-02 | 富士電機株式会社 | 演算増幅回路 |
CN105242735B (zh) * | 2015-10-27 | 2017-03-15 | 北京兆易创新科技股份有限公司 | 一种用于nand flash的不对称稳压电路 |
CN105720927B (zh) * | 2016-01-21 | 2018-03-27 | 中国电子科技集团公司第二十四研究所 | 一种频率补偿的跨导放大器 |
US11121688B2 (en) * | 2018-12-24 | 2021-09-14 | Texas Instruments Incorporated | Amplifier with dual current mirrors |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58218225A (ja) | 1982-06-12 | 1983-12-19 | Nippon Telegr & Teleph Corp <Ntt> | Mosトランジスタ増幅器 |
JPS5943614A (ja) | 1982-09-03 | 1984-03-10 | Hitachi Ltd | 差動増幅回路 |
IT1214249B (it) * | 1987-06-10 | 1990-01-10 | Sgs Microelettronica Spa | Amplificatore operazionale di potenza cmos ad alte prestazioni. |
IT1239386B (it) | 1990-03-13 | 1993-10-20 | Sgs Thomson Microelectronics | Amplificatore operazionale cmos a transconduttanza |
JPH03274911A (ja) * | 1990-03-26 | 1991-12-05 | Hitachi Ltd | 演算増幅器 |
JPH06152274A (ja) | 1992-11-10 | 1994-05-31 | Nec Ic Microcomput Syst Ltd | 増幅回路 |
US5410273A (en) * | 1993-11-01 | 1995-04-25 | Advanced Micro Devices | Low distortion operational amplifier |
US5892540A (en) * | 1996-06-13 | 1999-04-06 | Rockwell International Corporation | Low noise amplifier for passive pixel CMOS imager |
JPH11317626A (ja) * | 1998-04-30 | 1999-11-16 | Sharp Corp | Fm復調器 |
US6259316B1 (en) * | 1998-05-29 | 2001-07-10 | Texas Instruments Incorporated | Low voltage buffer amplifier for high speed sample and hold applications |
-
2000
- 2000-09-27 JP JP2000294093A patent/JP3666377B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-24 US US09/960,370 patent/US6531921B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6531921B2 (en) | 2003-03-11 |
JP2002111411A (ja) | 2002-04-12 |
US20020050862A1 (en) | 2002-05-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041203 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041214 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050208 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050315 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050328 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080415 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110415 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130415 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130415 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140415 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |