JPH05346441A - コンパレータ - Google Patents

コンパレータ

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JPH05346441A
JPH05346441A JP3010660A JP1066091A JPH05346441A JP H05346441 A JPH05346441 A JP H05346441A JP 3010660 A JP3010660 A JP 3010660A JP 1066091 A JP1066091 A JP 1066091A JP H05346441 A JPH05346441 A JP H05346441A
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和宏 辻
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    • H—ELECTRICITY
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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    • H03K3/356—Bistable circuits
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    • H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
    • H—ELECTRICITY
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    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals

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Abstract

(57)【要約】 【目的】 高ゲイン、高速動作が可能であり、しかも、
オフセット電圧を抑えることが可能なコンパレータを得
る。 【構成】 オフセット補償コンパレータ１１の入力端に
は、基準電圧Ｖref 、入力電圧Ｖinが供給されている。
このオフセット補償コンパレータ１１の非反転出力端は
正帰還コンパレータ１２の反転入力端に接続され、オフ
セット補償コンパレータ１１の反転出力端は正帰還コン
パレータ１２の非反転入力端に接続されている。この正
帰還コンパレータ１２はオフセット補償コンパレータ１
１の比較終了直前に比較を開始する。したがって、高ゲ
イン、高速動作が可能であり、しかも、オフセット電圧
を抑えることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、例えばＡ／Ｄ変換器
に適用され、アナログ電圧を比較するコンパレータに関
する。
【０００２】
【従来の技術】図１５は、A.G.F.Dingwall et.al."An 8
MHz CMOS Subranging 8Bit A/D Converter",IEEE Jour
nalof Solid-State Circuits,Vol.sc-20,no.6 December
1985 pp.1138-1143 に示された従来のコンパレータを示
すものである。このコンパレータは、高いゲインを得る
ため、インバータ回路を多段に接続している。すなわ
ち、スイッチ回路Ｓ１の一端には基準電圧Ｖref が入力
され、スイッチ回路Ｓ２の一端には入力信号Ｖinが供給
されている。これらスイッチ回路Ｓ１，Ｓ２の他端は、
キャパシタＣ１を介してインバータ回路ＩＶ１の入力端
に接続されている。このインバータ回路ＩＶ１の入出力
端間には、スイッチ回路Ｓ３が接続されている。このイ
ンバータ回路ＩＶ１の出力端はキャパシタＣ２を介して
インバータ回路ＩＶ２の入力端に接続されている。この
インバータ回路ＩＶ２の入出力端間には、スイッチ回路
Ｓ４が接続されている。前記スイッチ回路Ｓ１、Ｓ３、
Ｓ４は制御信号φAZによって制御され、スイッチ回路Ｓ
２は制御信号φAMP によって制御される。
【０００３】上記構成において、インバータ回路ＩＶ
１、ＩＶ２のゲインをそれぞれ−Ａ１，−Ａ２とし、各
動作中心電圧をＶｃ１，Ｖｃ２とする。先ず、制御信号
φAZに応じてスイッチ回路Ｓ１、Ｓ３、Ｓ４がオンした
場合、キャパシタＣ１，Ｃ２の各両端電位は Ｖｃ１−Ｖref ，Ｖｃ２−Ｖｃ１ となる。
【０００４】次に、スイッチ回路Ｓ１、Ｓ３、Ｓ４をオ
フ状態として、制御信号φAMP に応じてスイッチ回路Ｓ
２をオンとする。このとき、インバータ回路ＩＶ１の入
力電圧、出力電圧をそれぞれＶ１ｉ，Ｖ１ｏとし、イン
バータ回路ＩＶ２の入力電圧、出力電圧をそれぞれＶ２
ｉ，Ｖ２ｏとすると、 Ｖ１ｉ＝Ｖｃ１＋（Ｖin−Ｖref ） Ｖ１ｏ＝Ｖｃ１−Ａ１（Ｖin−Ｖref ） Ｖ２ｉ＝Ｖｃ２＋Ａ１（Ｖin−Ｖref ） Ｖ２ｏ＝Ｖｃ２−Ａ１Ａ２（Ｖin−Ｖref ）
【０００５】となり、インバータ回路ＩＶ２の出力電圧
は、インバータ回路ＩＶ１とＩＶ２のゲインの積だけ増
幅され、また、オフセット電圧は“０”となる。さら
に、ゲインを高める場合は、インバータ回路の数が増加
される。
【０００６】
【発明が解決しようとする課題】しかし、上記コンパレ
ータの場合、インバータ回路ＩＶ１、ＩＶ２の入力電圧
がそれぞれ決定してから出力電圧が決定するまでの時間
をそれぞれｔAMP1、ｔAMP2とした場合、コンパレータ全
体の比較時間ｔAMP は、ｔAMP1＋ｔAMP2にほぼ等しくな
り、インバータ回路が一段の場合に対して、２倍程度時
間がかかる。さらに、ゲインを高めるために、複数段イ
ンバータ回路を設けた場合、さらに時間を要することと
なる。図１５では、１入力、１出力のコンパレータにつ
いて説明したが、差動増幅器を用いたコンパレータの場
合も同様である。
【０００７】一方、図１６は、ITEJ Tecnical Report V
ol.14 No.32 PP.7-12 に開示された正帰還コンパレータ
を示すものである。この正帰還コンパレータは、ゲイン
が理想的には無限大であり、比較時間が短いものであ
る。しかし、このコンパレータは、オフセットが補償さ
れていないため、MOSFET（以下、トランジスタと称す）
Ｑ４２とＱ４３、トランジスタＱ４４とＱ４５の特性が
一致していない場合、オフセット電圧が生ずる。したが
って、この正帰還コンパレータは高速動作が可能である
ものの、オフセット電圧を抑えることが困難なものであ
る。
【０００８】この発明は、上記従来の従来のコンパレー
タが有する課題を解決するものであり、その目的とする
ところは、高ゲイン、高速動作が可能であり、しかも、
オフセット電圧を抑えることが可能なコンパレータを提
供しようとするものである。
【０００９】
【課題を解決するための手段】この発明は、上記課題を
解決するため、被変換入力電圧と基準電圧が順次供給さ
れ、オフセットが補償された第１の反転出力および第１
の非反転出力を出力する第１のコンパレータと、前記第
１のコンパレータから出力される第１の反転出力および
第１の非反転出力を差動入力とし、この差動入力に応じ
た第２の反転出力および第２の非反転出力を出力する正
帰還型の第２のコンパレータとを設けている。また、第
２のコンパレータの差動入力の相互間には差動入力を同
電位とするスイッチ手段が接続されている。さらに、第
２のコンパレータは第１のコンパレータの比較終了直前
に比較を開始するように設定されている。
【００１０】また、第１のコンパレータは、反転入力端
と非反転入力端および反転出力端と非反転出力端とを有
する差動増幅器と、前記被変換入力電圧を導入するため
の第１のスイッチ手段と、前記基準電圧を導入するため
の第２のスイッチ手段と、これら第１、第２のスイッチ
手段と前記差動増幅器の反転入力端間に接続された第１
のキャパシタと、一定の電位と前記差動増幅器の非反転
入力端間に接続された第２のキャパシタと、前記差動増
幅器の反転入力端と非反転出力端間に接続された第３の
スイッチ手段と、前記差動増幅器の非反転入力端と反転
出力端間に接続された第４のスイッチ手段とによって構
成されている。
【００１１】さらに、第２のコンパレータは、前記第２
の非反転出力がゲートに供給され、電流通路が前記第２
の反転出力と第１の電位との間に接続された第１導電型
の第１のトランジスタと、前記第２の反転出力がゲート
に供給され、電流通路が前記第２の非反転出力と第１の
電位との間に接続された第１導電型の第２のトランジス
タと、前記第２の非反転出力がゲートに供給され、電流
通路の一端が前記第２の反転出力に接続された第２導電
型の第３のトランジスタと、前記第２の反転出力がゲー
トに供給され、電流通路の一端が前記第２の非反転出力
に接続された第２導電型の第４のトランジスタと、前記
第３、第４のトランジスタの電流通路の他端に電流通路
の一端が接続され、電流通路の他端が第２の電位に接続
されたスイッチ手段と、ゲートに前記第１の反転出力が
供給され、電流通路の一端が前記第２の非反転出力に接
続され、他端が前記第２の電位に接続された第２導電型
の第５のトランジスタと、ゲートに前記第１の非反転出
力が供給され、電流通路の一端が前記第２の反転出力に
接続され、他端が前記第２の電位に接続された第２導電
型の第６のトランジスタと、前記電流通路の一端が第２
の反転出力に接続され、電流通路の他端が第２の非反転
出力に接続され、これら第２の反転出力および第２の非
反転出力を同電位とする第２のスイッチ手段とによって
構成されている。また、第５、第６、および第１のスイ
ッチ手段の電流通路の他端は、定電流源を介して前記第
２の電源に接続されている。
【００１２】さらに、この発明は、非反転出力がゲート
に供給され、電流通路が反転出力と第１の電位との間に
接続された第１導電型の第１のトランジスタと、前記反
転出力がゲートに供給され、電流通路が前記非反転出力
と第１の電位との間に接続された第１導電型の第２のト
ランジスタと、前記非反転出力がゲートに供給され、電
流通路の一端が前記反転出力に接続された第２導電型の
第３のトランジスタと、前記反転出力がゲートに供給さ
れ、電流通路の一端が前記非反転出力に接続された第２
導電型の第４のトランジスタと、前記第３、第４のトラ
ンジスタの電流通路の他端に電流通路の一端が接続さ
れ、電流通路の他端が第２の電位に接続された第１のス
イッチ手段と、ゲートに第１の入力信号が供給され、電
流通路の一端が前記非反転出力に接続され、他端が前記
第２の電位に接続された第２導電型の第５のトランジス
タと、ゲートに第２の入力信号が供給され、電流通路の
一端が前記反転出力に接続され、他端が前記第２の電位
に接続された第２導電型の第６のトランジスタと、電流
通路の一端が前記反転出力に接続され、電流通路の他端
が非反転出力に接続され、反転出力と非反転出力とを同
電位とする第２のスイッチ手段とを有している。
【００１３】また、この発明は、非反転出力がゲートに
供給され、電流通路が反転出力と第１の電位との間に接
続された第１導電型の第１のトランジスタと、前記反転
出力がゲートに供給され、電流通路が前記非反転出力と
第１の電位との間に接続された第１導電型の第２のトラ
ンジスタと、前記非反転出力がゲートに供給され、電流
通路の一端が前記反転出力に接続された第２導電型の第
３のトランジスタと、前記反転出力がゲートに供給さ
れ、電流通路の一端が前記非反転出力に接続された第２
導電型の第４のトランジスタと、前記第３、第４のトラ
ンジスタの電流通路の他端に電流通路の一端が接続さ
れ、電流通路の他端が第２の電位に接続された第１のス
イッチ手段と、ゲートに第１の入力信号が供給され、電
流通路の一端が前記非反転出力に接続され、他端が前記
第２の電位に接続された第２導電型の第５のトランジス
タと、ゲートに第２の入力信号が供給され、電流通路の
一端が前記反転出力に接続され、他端が前記第２の電位
に接続された第２導電型の第６のトランジスタと、電流
通路の一端が前記反転出力に接続され、他端が第３の電
位に接続された第２のスイッチ手段と、電流通路の一端
が前記非反転出力に接続され、他端が第３の電位に接続
され前記第２のスイッチ手段とともに導通され、前記反
転出力と非反転出力とを同電位とする第３のスイッチ手
段とを有している。
【００１４】
【作用】すなわち、この発明によれば、第１のコンパレ
ータによって順次供給された被変換入力電圧と基準電圧
とに応じてオフセットが補償された第１の反転出力およ
び第１の非反転出力を出力し、これら第１の反転出力お
よび第１の非反転出力を差動入力として、高ゲインの正
帰還型の第２のコンパレータにより、この差動入力に応
じた第２の反転出力および第２の非反転出力を出力して
いるため、高ゲインで高速且つオフセットが低減された
コンパレータを得ることができる。
【００１５】また、第２のコンパレータの差動入力をス
イッチ手段によって同電位とすることにより、第２のコ
ンパレータの差動入力にノイズが混入することを防止で
きるとともに、第２のコンパレータの差動入力を安定化
することができる。さらに、第２のコンパレータは前記
第１のコンパレータの比較終了直前に比較を開始してい
るため、高速動作が可能である。
【００１６】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。
【００１７】図２において、オフセット補償コンパレー
タ１１の入力端には、基準電圧Ｖref 、入力電圧Ｖinが
供給されている。このオフセット補償コンパレータ１１
の非反転出力端は正帰還コンパレータ１２の反転入力端
に接続され、オフセット補償コンパレータ１１の反転出
力端は正帰還コンパレータ１２の非反転入力端に接続さ
れている。この正帰還コンパレータ１２の非反転出力
端、反転出力端からはＶ2+、Ｖ2-がそれぞれ出力され
る。
【００１８】上記オフセット補償コンパレータ１１のゲ
インをＡ1 、オフセットは補償されているため“０”と
し、また、正帰還コンパレータ１２のゲインをＡ2 、入
力オフセット電圧を２Δ（反転入力端の方が高いとす
る）とすると、 Ｖ1+＝Ａ1(Ｖref −Ｖin） Ｖ1-＝−Ａ1(Ｖref −Ｖin） Ｖ2+＝−Ａ2(Ｖ１+ −Ｖ１- ＋２Δ） ＝−２Ａ1 Ａ2(Ｖref −Ｖin＋Δ／Ａ1 ） Ｖ2-＝−Ｖ２＋
【００１９】となる。よって、このコンパレータの入力
換算オフセット電圧は、Δ／Ａとなり、正帰還コンパレ
ータ１２のオフセットは、オフセット補償コンパレータ
のゲイン分だけ小さくなる。また、２段目に正帰還コン
パレータ１２を用いているため、ゲインは大きく、また
比較時間も短縮できるものである。
【００２０】図１は、図２の具体的な回路を示すもので
ある。オフセット補償コンパレータ１１において、Ｐチ
ャネルトランジスタＱ１１のドレインには、基準電圧Ｖ
ｒｅｆが供給され、ＰチャネルトランジスタＱ１２のド
レインには入力電圧Ｖinが供給されている。トランジス
タＱ１１のゲートには、制御信号φAMP-( 以下、制御信
号の右側に付した"-" はローアクティブを示す）が供給
され、トランジスタＱ１２のゲートには制御信号φAZ-
が供給されている。これらトランジスタＱ１１、１２の
ソースは、それぞれキャパシタＣ１を介してＰチャネル
トランジスタＱ１３のドレイン、および差動増幅器ＯＰ
１を構成するＮチャネルトランジスタＱ１４のゲートに
接続されている。トランジスタＱ１３のゲートには制御
信号φAZ-が供給され、ソースはＰチャネルトランジス
タＱ１５のゲートおよびドレインに接続されるととも
に、正帰還コンパレータ１２を構成するトランジスタＱ
２３のゲートに接続されている。
【００２１】前記トランジスタＱ１４のソースはＮチャ
ネルトランジスタＱ１６のドレインに接続されるととも
に、ＮチャネルトランジスタＱ１７のソースに接続され
ている。前記トランジスタＱ１６のソースは接地（Ｖs
s）され、ゲートには定電圧Ｖｂ１が供給されている。
前記トランジスタＱ１７のゲートはキャパシタＣ２を介
して定電圧Ｖｂ２に接続されるとともに、Ｐチャネルト
ランジスタＱ１８のドレインに接続されている。このト
ランジスタＱ１８のゲートには、前記制御信号φAZ- が
供給され、ソースはＰチャネルトランジスタＱ１９のソ
ースおよびゲートに接続されるとともに、正帰還コンパ
レータ１２を構成するトランジスタＱ３０のゲートに接
続されている。さらに、トランジスタＱ１８のソース
は、前記トランジスタＱ１７のドレインに接続されると
ともに、ＰチャネルトランジスタＱ２０のドレイン、お
よびＰチャネルトランジスタＱ２１のゲートに接続され
ている。このＰチャネルトランジスタＱ２１のドレイン
は前記トランジスタＱ１４のドレインに接続されてい
る。これらトランジスタＱ１５、Ｑ１９、Ｑ２０、Ｑ２
１のソースは電源ＶDDに接続されている。
【００２２】前記トランジスタＱ１３のソースとトラン
ジスタＱ１８のソースの相互間には、トランジスタＱ２
２が接続されている。このトランジスタＱ２２のゲート
には、制御信号φH が供給されている。
【００２３】一方、正帰還コンパレータ１２において、
前記トランジスタＱ２３のソースは電源ＶDDに接続さ
れ、ドレインは非反転出力端Ｑに接続されるとともに、
ＮチャネルトランジスタＱ２４のドレインに接続されて
いる。このトランジスタＱ２４のソースは接地され、ゲ
ートには制御信号φAMP1が供給されている。前記非反転
出力端ＱはＰチャネルトランジスタＱ２５およびＮチャ
ネルトランジスタＱ２６のドレインに接続されるととも
に、ＰチャネルトランジスタＱ２７およびＮチャネルト
ランジスタＱ２８のゲートに接続されている。前記トラ
ンジスタＱ２５、Ｑ２７のソースはそれぞれトランジス
タＱ２９を介して電源ＶDDに接続されている。このトラ
ンジスタＱ２９のゲートには制御信号φAMP が供給され
ている。前記トランジスタＱ２６、Ｑ２８のソースはそ
れぞれ接地されている。前記トランジスタＱ２５、Ｑ２
６のゲート、および前記トランジスタＱ２７、Ｑ２８の
ドレインは反転出力端Ｑ- に接続されるとともに、Ｐチ
ャネルトランジスタＱ３０、およびＮチャネルトランジ
スタＱ３１のドレインにそれぞれ接続されている。前記
トランジスタＱ３０のソースは電源ＶDDに接続され、ゲ
ートは前記トランジスタＱ１８のソースに接続されてい
る。前記トランジスタＱ３１のソースは接地され、ゲー
トには制御信号φAMP1が供給されている。
【００２４】上記正帰還コンパレータ１２のトランジス
タＱ２３とオフセット補償コンパレータ１１のトランジ
スタＱ１５、Ｑ２０、および正帰還コンパレータ１２の
トランジスタＱ３０とオフセット補償コンパレータ１１
のトランジスタＱ２１、Ｑ１９はそれぞれカレントミラ
ーを構成しており、これらにはオフセット補償コンパレ
ータ１１のトランジスタＱ１６によって規定される定電
流が流れる。したがって、トランジスタＱ２３、Ｑ２
９、Ｑ３０のソースに定電流源を接続する必要がない。
上記構成において、図３を参照して動作について説明す
る。
【００２５】先ず、制御信号φAZ- がローレベルの場
合、オフセット補償コンパレータ１１のトランジスタＱ
１２、Ｑ１３、Ｑ１８が導通され、入力電圧Ｖinのサン
ブリングが行われるとともに、オフセット補償動作が実
行される。次に、制御信号φAMP-がローレベルとなる
と、トランジスタＱ１１が導通して基準電圧Ｖref がサ
ンプリングされ、前記サンプリングされた入力電圧と比
較される。オフセット補償コンパレータ１１の詳細な動
作は後述する。
【００２６】一方、正帰還コンパレータ１２は制御信号
φAMP1がローレベルの場合、オフセット補償コンパレー
タ１１のトランジスタＱ１３、Ｑ１８のソースから出力
される比較出力がトランジスタＱ２３、Ｑ３０を介して
入力され、これらが比較される。正帰還コンパレータ１
２が比較を開始するタイミングは、オフセット補償コン
パレータ１１が比較を終了する直前に設定されている。
前記比較結果はトランジスタＱ２５〜Ｑ２８を介してホ
ールドされる。この正帰還コンパレータ１２は非常に高
速に動作する。図３に示す時間ｔAMP は非反転出力Ｑお
よび反転出力Ｑ- の電位差が、トランジスタＱ２３、Ｑ
２５、Ｑ２７、Ｑ３０のオフセット電圧より大きけれ
ば、非常に短くすることができ、正帰還コンパレータ１
２を高速動作させることができる。
【００２７】このように、初段のオフセット補償コンパ
レータ１１の比較電圧が決定した後、正帰還コンパレー
タ１２で比較動作する場合においても、正帰還コンパレ
ータ１２が非常に高速であるため、これらコンパレータ
全体の比較時間はオフセット補償コンパレータ１１の比
較時間とほぼ等しくなる。
【００２８】また、オフセットに関しては、正帰還コン
パレータ１２でのオフセット電圧はオフセット補償コン
パレータ１１のゲインによって低減される。さらに、ゲ
インについては、正帰還コンパレータ１２を使用してい
るため、非常に大きい。
【００２９】図１中、トランジスタＱ２２は、正帰還コ
ンパレータ１２の差動入力端をショートするためのもの
であるが、基本的には、このトランジスタＱ２２を除い
ても動作可能である。しかし、(1) 非反転出力Ｑおよび
反転出力Ｑ- がそれぞれＶDD、Ｖssとなった状態で、ト
ランジスタＱ２４、Ｑ３１をオンすると、トランジスタ
Ｑ２３、Ｑ３０のゲート、ドレイン間の容量により、正
帰還コンパレータ１２の差動入力にノイズが混入する可
能性がある。(2) オフセット補償コンパレータ１１でオ
フセット補償が終了してから比較が始まる間で時間があ
ると、この間は正帰還コンパレータ１２の差動入力がハ
イインピーダンスであるため、出力が変動してしまう。
これら(1)(2)の理由により、トランジスタＱ２２を設
け、正帰還コンパレータ１２の差動入力電圧を安定させ
ることが得策である。次に、前記オフセット補償コンパ
レータ１１についてさらに説明する。
【００３０】従来、高PSRR(Power Supply Rejection Ra
tio)のコンパレータを構成しようとした場合、特公昭６
２−５３７６号公報に開示されるような、チョッパ型コ
ンパレータが用いられていた。図４は、従来のチョッパ
型コンパレータを示すものである。このコンパレータ
は、先ず、制御信号φAZによって制御されるスイッチＳ
２、Ｓ３、Ｓ４、Ｓ６をオンした状態でオフし、次に、
制御信号φAMP で制御されるスイッチＳ１、Ｓ５をオン
とすることにより、差動増幅器ＯＰ１のオフセットを低
減し、高精度に入力電圧Ｖinと基準電圧Ｖref の比較結
果を得るものである。
【００３１】上記従来のチョッパ型コンパレータは、制
御信号φAZによって制御されるスイッチＳ２、Ｓ３、Ｓ
４、Ｓ６をオンした時と、制御信号φAMP によって制御
されるスイッチＳ１、Ｓ５をオンしたときとで、入力電
圧Ｖinが変化した場合、正しい比較結果を得ることがで
きないという問題を有している。
【００３２】すなわち、差動増幅器ＯＰ２のゲインを
Ａ、入力オフセット電圧を２Δ、出力中心電圧をＶｃと
し、差動増幅器ＯＰ２の反転入力端がオフセットを有す
るものとし、反転出力端が高いオフセットを有すると
し、さらに、制御信号φAZがオンのときの入力電圧Ｖin
をＶin1 とすると、キャパシタＣ１、Ｃ２の両端の電圧
ＶＣ１、ＶＣ２はそれぞれ ＶＣ１＝Ｖｃ＋（Ａ／（１＋Ａ））Δ−Ｖref ＶＣ２＝Ｖｃ−（Ａ／（１＋Ａ））Δ−Ｖin1 となる。
【００３３】次に、制御信号φAZがオフし、制御信号φ
AMP がオンし、このときの入力電圧Ｖinの電圧をＶin2
とした場合、差動増幅器ＯＰ２の反転入力端および非反
転入力端の電圧をそれぞれＶ- 、Ｖ+ とすると、これら
は Ｖ- ＝Ｖｃ＋（Ａ／（１＋Ａ））Δ＋（Ｖin2 −Ｖref ） Ｖ+ ＝Ｖｃ−（Ａ／（１＋Ａ））Δ−（Ｖin1 −Ｖref ） （Ｖ+ −Ｖ- ＋２Δ）＝（２／（１＋Ａ））Δ ＋２（Ｖref −（Ｖin1 ＋Ｖin2)／２）
【００３４】となる。この場合、オフセットは（２／
（１＋Ａ））ΔとなるがＶin1 がＶin2と等しくない場
合、Ｖref と（Ｖin1 ＋Ｖin2)／２とを比較しているこ
ととなり、正しい結果を得ることができない。これを解
消するためには、入力電圧Ｖinの値をホールドするため
のサンプル・ホールド回路を設ける必要があるが、この
場合、回路が大型化する欠点を有している。
【００３５】これに対して、図１に示すオフセット補償
コンパレータ１１は上記問題が解決されている。図５は
オフセット補償コンパレータ１１を取出して示すもので
あり、図１と同一部分には同一符号を付す。
【００３６】このオフセット補償コンパレータ１１にお
いて、差動増幅器ＯＰ１のゲインをＡ、入力オフセット
を２Δ（反転入力端のほうがレベルが高いとする）、出
力中心電圧をＶｃとし、制御信号φAZ- で制御されるト
ランジスタＱ１２，Ｑ１３，Ｑ１８がオンし、この後、
オフした瞬間の入力電圧Ｖinの値を入力電圧Ｖin0 とす
ると、このときのキャパシタＣ１、Ｃ２の両端の電圧Ｖ
Ｃ１、ＶＣ２はそれぞれ ＶＣ１＝Ｖｃ＋（Ａ／（１＋Ａ））Δ−Ｖin0 ＶＣ２＝Ｖｃ−（Ａ／（１＋Ａ））Δ−Ｖb となる。次に、制御信号φAMP-によって制御されるトラ
ンジスタＱ１１がオンすると、差動増幅器ＯＰ１の反転
入力端、非反転入力端の電圧Ｖ- 、Ｖ+ は Ｖ- ＝Ｖｃ＋（Ａ／（１＋Ａ））Δ−（Ｖin0 −Ｖref ） Ｖ+ ＝Ｖｃ−（Ａ／（１＋Ａ））Δ （Ｖ+ −Ｖ- ＋２Δ）＝（２／（１＋Ａ））Δ＋（Ｖin0 ＋Ｖref ） …（１）
【００３７】となり、オフセットは（２／（１＋Ａ））
Δとなり、図４の回路と同様である。一方、差動増幅器
ＯＰ１の入力端における入力電圧Ｖinと基準電圧Ｖref
の差電圧は半分になるものの、入力電圧Ｖinをサンプル
するタイミングは、制御信号φAZ- がローレベルとなる
瞬間であるため、入力電圧Ｖinの値をサンプルホールド
する必要がなく、ダイナミックな入力電圧を直接入力で
きる。
【００３８】尚、図１、図５に示す回路では、トランジ
スタＱ１１に制御信号φAMP-を供給し、トランジスタＱ
１２に制御信号φAZ- を供給したが、これらを逆とする
ことも可能である。この場合、（１）式において、Ｖin
0 とＶref の符号を入換えることで等価となる。
【００３９】また、キャパシタＣ１側にトランジスタＱ
１１、Ｑ１２を接続したが、トランジスタＱ１１、Ｑ１
２をキャパシタＣ２側に接続することも可能である。こ
の場合も、（１）式において、Ｖin0 とＶref の符号を
入換えることで等価となる。次に、前記正帰還コンパレ
ータ１２についてさらに説明する。
【００４０】図１６に示す従来の正帰還コンパレータ
は、トランジスタＱ４６をオンさせ、出力電圧ＶＱとＶ
Ｑ- を同電位とし、次に、このトランジスタＱ４６をオ
フする。この時、入力電圧Ｖin＞Ｖref の場合には、 トランジスタＱ４２のソース・ドレイン電流 ＞トランジスタＱ４３のソース・ドレイン電流
【００４１】となるため、出力電圧ＶＱとＶＱ- の関係
は、ＶＱ＜ＶＱ- となる。さらに、出力電圧ＶＱ- がト
ランジスタＱ４５のゲートに供給され、出力電圧ＶＱが
トランジスタＱ４４のゲートに供給されているため、 トランジスタＱ４４のソース・ドレイン電流 ＜トランジスタＱ４５のソース・ドレイン電流 となり、出力電圧ＶＱ- はＶssに近接し、出力電圧ＶＱ
はＶDDに近接する。このようにして、正帰還がかかり出
力電圧ＶＱとＶＱ- の間の電位差が拡大して ＶＱ＜ＶＱ- なる結果を得る。上記従来の正帰還コンパレータにおい
て、入力電圧Ｖinと基準電圧Ｖref の関係が、Ｖin＞Ｖ
ref の場合、出力電圧ＶＱ、ＶＱ- を図６に示す。トラ
ンジスタＱ４５のソース・ドレイン電流ＩDSは ＩDS＝ｇmp（ＶDD−ＶＱ- −Ｖthp ） ｇmp：トランジスタＱ４５のコンダクタンス、 Ｖthp ：トランジスタＱ４５の閾値電圧 であるため、出力電圧ＶＱ- の電位が下がるに従い、ト
ランジスタＱ４５の電流が増加し、出力電圧ＶＱの電位
が急速にＶDDに接近する。
【００４２】一方、出力電圧ＶＱ- 側はトランジスタＱ
４１、Ｑ４２を介して、Ｖssに接近する。しかし、Ｖin
とＶref がほぼ等しい場合、トランジスタＱ４２のソー
ス・ドレイン電流は約１／２Ｉb （Ｉb はトランジスタ
Ｑ４１のソース・ドレイン電流）となり、Ｉb の値が小
さい場合は、図６に示すように比較結果を得るのに時間
がかかる。そこで、Ｉb の値を大きくすることにより、
比較時間を短縮することができるが、消費電力が増加す
るという問題を有している。
【００４３】図７は、上記問題を解決した正帰還コンパ
レータの実施例を示すものである。この正帰還コンパレ
ータは図１６に示す回路にトランジスタＱ５７、Ｑ５
８、Ｑ５９を付加し、出力電圧をＶssに接近させるよう
にしたものである。すなわち、Ｎチャネルトランジスタ
Ｑ５２のゲートには、制御信号φAMP1が供給されてい
る。このトランジスタＱ５２のドレインは反転出力端Ｑ
- に接続されるとともに、ＮチャネルトランジスタＱ５
７のドレイン、ＰチャネルトランジスタＱ５４のドレイ
ンに接続されている。前記トランジスタＱ５２のソース
は、ＮチャネルトランジスタＱ５１を介して接地される
とともに、ＮチャネルトランジスタＱ５３を介して非反
転出力端Ｑに接続されている。前記トランジスタＱ５１
のゲートには、定電圧Ｖb が供給されている。前記トラ
ンジスタＱ５３のゲートには、基準電圧Ｖref が供給さ
れている。このトランジスタＱ５３のドレインはＮチャ
ネルトランジスタＱ５８のドレイン、Ｐチャネルトラン
ジスタＱ５５のドレインに接続されている。さらに、ト
ランジスタＱ５３のドレインはＰチャネルトランジスタ
Ｑ５６を介して反転出力端Ｑ- に接続されるとともに、
前記トランジスタＱ５４、５７のゲートに接続されてい
る。前記トランジスタＱ５６のゲートには、制御信号φ
AMP が供給されている。また、前記トランジスタＱ５
５、Ｑ５８のゲートは互いに接続されるとともに、前記
反転出力端Ｑ- に接続されている。さらに、前記トラン
ジスタＱ５７、Ｑ５８のソースはＮチャネルトランジス
タＱ５９のドレインに接続され、このトランジスタＱ５
９のソースは前記トランジスタＱ５１のドレインに接続
されている。トランジスタＱ５９のゲートには制御信号
φAMP1が供給されている。また、トランジスタＱ５４、
Ｑ５５のソースは電源ＶDDに接続されている。図８は、
図７に示す回路における、Ｖin＞Ｖref の場合における
出力電圧ＶＱ、ＶＱ- を示すものである。同図を参照し
て動作について説明する。
【００４４】先ず、トランジスタＱ５６をオンとして出
力電圧ＶＱ、ＶＱ- を同電位とする。この後、トランジ
スタＱ５６をオフとする。この状態において、出力電圧
ＶＱ、ＶＱ- 間の電位差が大きくなったところで、トラ
ンジスタＱ５９をオンさせると、ＶＱ＞ＶＱ- であるた
め、 トランジスタＱ３７のソース・ドレイン電流 ＞トランジスタＱ３８のソース・ドレイン電流
【００４５】であり、ＶinとＶref がほぼ等しい場合で
も、トランジスタＱ５７のソース・ドレイン電流によ
り、出力電圧ＶＱ- はＶss側に接近する。さらに、正帰
還がかかっているため、トランジスタＱ５７の電流は最
大Ｉb （Ｉb はトランジスタＱ５１のソース・ドレイン
電流）まで流れる。このような動作により、従来に比べ
て半分程度の時間で比較が終了する。
【００４６】図９は、正帰還コンパレータの実施例を示
すものであり、図７に示す回路からトランジスタＱ５６
を削除し、反転出力端Ｑ- と電源ＶDDの間に制御信号φ
AMPによって制御されるトランジスタＱ６１を設けると
ともに、非反転出力端Ｑと電源ＶDDの間に制御信号φAM
P によって制御されるトランジスタＱ６２を設けたもの
である。
【００４７】この実施例の場合、図１０に示すごとく、
先ず、制御信号φAMP によってトランジスタＱ６１、Ｑ
６２がオンとされ、出力電圧ＶＱ、ＶＱ- が電源ＶDDな
る電圧から比較が開始される。この後の動作は、図７と
同様である。
【００４８】図１１、図１２は、それぞれ正帰還コンパ
レータの実施例を示すものであり、図７、図９に示す回
路からトランジスタＱ５１を削除するとともに、トラン
ジスタＱ５２、Ｑ５３、Ｑ５９のソースを接地電位Ｖss
としたものである。このような構成とした場合、出力電
圧ＶＱ、ＶＱ- を電源電圧ＶDDおよび接地電位Ｖssまで
設定できる。
【００４９】図１１、図１２に示す実施例の場合、入力
電圧Ｖinと基準電圧Ｖref によってコンパレータの消費
電流が変化することがある。このような場合、図１１、
図１２に示す回路の前段に、図１３で示すバッファ回路
を設けることにより、消費電流の変動を防止できる。
【００５０】すなわち、図１３において、ゲートに低電
圧Ｖb1が供給されるＰチャネルトランジスタＱ８１のソ
ースは電源ＶDDに接続されている。このトランジスタＱ
８１のドレインはＰチャネルトランジスタＱ８２、Ｎチ
ャネルトランジスタＱ８４を直列に介して接地されると
ともに、ＰチャネルトランジスタＱ８３、Ｎチャネルト
ランジスタＱ８５を直列に介して接地されている。この
バッファ回路において、ＰチャネルトランジスタＱ８
２、Ｑ８３のゲートにそれぞれ入力電圧Ｖin、基準電圧
Ｖref を供給し、ＮチャネルトランジスタＱ８４、Ｑ８
５のゲートおよびドレインを、それぞれ図１１、図１２
のトランジスタＱ５２、Ｑ５３のゲートに接続する。
【００５１】このような構成とした場合、トランジスタ
Ｑ８４、Ｑ８５とトランジスタＱ５２、Ｑ５３とがそれ
ぞれカレントミラー構成となり、流れる電流が等しくな
るため、消費電流の変動を防止できる。図１４は、図７
のトランジスタＱ５９をトランジスタＱ５４、Ｑ５９の
ソースに接続し、トランジスタＱ５１を電源ＶDDに接続
したものである。
【００５２】尚、図７、図９、図１１、図１２では、入
力用のトランジスタとして、ＰチャネルMOSFETを使用し
たコンパレータを示したが、これら実施例において、ト
ランジスタの導電型を入替え、制御信号および電源を反
転することによっても上記実施例と同様の効果を得るこ
とができる。また、トランジスタとしては、MOSFETに限
らず、バイポーラトランジスタを使用することも可能で
ある。その他、この発明の要旨を変えない範囲におい
て、種々変形実施可能なことは勿論である。
【００５３】
【発明の効果】以上、詳述したようにこの発明によれ
ば、高ゲイン、高速動作が可能であり、しかも、オフセ
ット電圧を抑えることが可能なコンパレータを提供でき
る。
【図面の簡単な説明】
【図１】この発明の第１の実施例を示す回路構成図。
【図２】図１の概略構成図。
【図３】図１の動作を説明するために示す図。
【図４】従来のオフセット補償コンパレータを示す回路
図。
【図５】図１に示すオフセット補償コンパレータ１１を
概略的に示す回路図。
【図６】従来の正帰還コンパレータの動作を説明するた
めに示す図。
【図７】正帰還コンパレータの他の実施例を示す回路
図。
【図８】図７の動作を説明するために示す波形図。
【図９】正帰還コンパレータの他の実施例を示す回路
図。
【図１０】図９の動作を説明するために示す波形図。
【図１１】正帰還コンパレータの他の実施例を示す回路
図。
【図１２】正帰還コンパレータの他の実施例を示す回路
図。
【図１３】図１１、図１２の正帰還コンパレータに適用
されるバッファ回路を示す回路図。
【図１４】正帰還コンパレータの他の実施例を示す回路
図。
【図１５】従来のコンパレータを示す回路図。
【図１６】従来の正帰還コンパレータを示す回路図。
【符号の説明】
１１…オフセット補償コンパレータ、１２…正帰還コン
パレータ、Ｖin…入力電圧、Ｖref …基準電圧、Ｃ１、
Ｃ２…キャパシタ、Ｖb2…定電圧、Ｑ、Ｑ- …出力端、
Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１８、Ｑ２４、Ｑ３１、Ｑ
５１、Ｑ５２、Ｑ５３…トランジスタ、ＯＰ１…差動増
幅器、φAZ- 、φAMP 、φAMP-、φAMP1、φH …制御信
号。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 被変換入力電圧と基準電圧が順次供給さ
    れ、オフセットが補償された第１の反転出力および第１
    の非反転出力を出力する第１のコンパレータと、 前記第１のコンパレータから出力される第１の反転出力
    および第１の非反転出力を差動入力とし、この差動入力
    に応じた第２の反転出力および第２の非反転出力を出力
    する正帰還型の第２のコンパレータと、 を具備したことを特徴とするコンパレータ。
  2. 【請求項２】 前記第２のコンパレータの差動入力の相
    互間に接続され、差動入力を同電位とするスイッチ手段
    とを具備したことを特徴とする請求項１記載のコンパレ
    ータ。
  3. 【請求項３】 前記第２のコンパレータは前記第１のコ
    ンパレータの比較終了直前に比較を開始することを特徴
    とする請求項１記載のコンパレータ。
  4. 【請求項４】 前記第１のコンパレータは、反転入力端
    と非反転入力端および反転出力端と非反転出力端とを有
    する差動増幅器と、 前記被変換入力電圧を導入するための第１のスイッチ手
    段と、 前記基準電圧を導入するための第２のスイッチ手段と、 これら第１、第２のスイッチ手段と前記差動増幅器の反
    転入力端間に接続された第１のキャパシタと、 一定の電位と前記差動増幅器の非反転入力端間に接続さ
    れた第２のキャパシタと、 前記差動増幅器の反転入力端と非反転出力端間に接続さ
    れた第３のスイッチ手段と、 前記差動増幅器の非反転入力端と反転出力端間に接続さ
    れた第４のスイッチ手段と、 を具備することを特徴とする請求項１記載のコンパレー
    タ。
  5. 【請求項５】 前記第２のコンパレータは、前記第２の
    非反転出力がゲートに供給され、電流通路が前記第２の
    反転出力と第１の電位との間に接続された第１導電型の
    第１のトランジスタと、 前記第２の反転出力がゲートに供給され、電流通路が前
    記第２の非反転出力と第１の電位との間に接続された第
    １導電型の第２のトランジスタと、 前記第２の非反転出力がゲートに供給され、電流通路の
    一端が前記第２の反転出力に接続された第２導電型の第
    ３のトランジスタと、 前記第２の反転出力がゲートに供給され、電流通路の一
    端が前記第２の非反転出力に接続された第２導電型の第
    ４のトランジスタと、 前記第３、第４のトランジスタの電流通路の他端に電流
    通路の一端が接続され、電流通路の他端が第２の電位に
    接続された第１のスイッチ手段と、 ゲートに前記第１の反転出力が供給され、電流通路の一
    端が前記第２の非反転出力に接続され、他端が前記第２
    の電位に接続された第２導電型の第５のトランジスタ
    と、 ゲートに前記第１の非反転出力が供給され、電流通路の
    一端が前記第２の反転出力に接続され、他端が前記第２
    の電位に接続された第２導電型の第６のトランジスタ
    と、 前記電流通路の一端が第２の反転出力に接続され、電流
    通路の他端が第２の非反転出力に接続され、これら第２
    の反転出力および第２の非反転出力を同電位とする第２
    のスイッチ手段と、 を具備することを特徴とする請求項１記載のコンパレー
    タ。
  6. 【請求項６】 前記第５、第６のトランジスタおよび第
    １のスイッチ手段の電流通路の他端は、定電流源を介し
    て前記第２の電源に接続されることを特徴とする請求項
    ５記載のコンパレータ。
  7. 【請求項７】 非反転出力がゲートに供給され、電流通
    路が反転出力と第１の電位との間に接続された第１導電
    型の第１のトランジスタと、 前記反転出力がゲートに供給され、電流通路が前記非反
    転出力と第１の電位との間に接続された第１導電型の第
    ２のトランジスタと、 前記非反転出力がゲートに供給され、電流通路の一端が
    前記反転出力に接続された第２導電型の第３のトランジ
    スタと、 前記反転出力がゲートに供給され、電流通路の一端が前
    記非反転出力に接続された第２導電型の第４のトランジ
    スタと、 前記第３、第４のトランジスタの電流通路の他端に電流
    通路の一端が接続され、電流通路の他端が第２の電位に
    接続された第１のスイッチ手段と、 ゲートに第１の入力信号が供給され、電流通路の一端が
    前記非反転出力に接続され、他端が前記第２の電位に接
    続された第２導電型の第５のトランジスタと、 ゲートに第２の入力信号が供給され、電流通路の一端が
    前記反転出力に接続され、他端が前記第２の電位に接続
    された第２導電型の第６のトランジスタと、 電流通路の一端が前記反転出力に接続され、電流通路の
    他端が非反転出力に接続され、反転出力と非反転出力と
    を同電位とする第２のスイッチ手段と、 を具備することを特徴とするコンパレータ。
  8. 【請求項８】 非反転出力がゲートに供給され、電流通
    路が反転出力と第１の電位との間に接続された第１導電
    型の第１のトランジスタと、 前記反転出力がゲートに供給され、電流通路が前記非反
    転出力と第１の電位との間に接続された第１導電型の第
    ２のトランジスタと、 前記非反転出力がゲートに供給され、電流通路の一端が
    前記反転出力に接続された第２導電型の第３のトランジ
    スタと、 前記反転出力がゲートに供給され、電流通路の一端が前
    記非反転出力に接続された第２導電型の第４のトランジ
    スタと、 前記第３、第４のトランジスタの電流通路の他端に電流
    通路の一端が接続され、電流通路の他端が第２の電位に
    接続された第１のスイッチ手段と、 ゲートに第１の入力信号が供給され、電流通路の一端が
    前記非反転出力に接続され、他端が前記第２の電位に接
    続された第２導電型の第５のトランジスタと、 ゲートに第２の入力信号が供給され、電流通路の一端が
    前記反転出力に接続され、他端が前記第２の電位に接続
    された第２導電型の第６のトランジスタと、 電流通路の一端が前記反転出力に接続され、他端が第３
    の電位に接続された第２のスイッチ手段と、 電流通路の一端が前記非反転出力に接続され、他端が前
    記第３の電位に接続され前記第２のスイッチ手段ととも
    に導通され、前記反転出力と非反転出力とを同電位とす
    る第３のスイッチ手段と、 を具備することを特徴とするコンパレータ。
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