WO2021084645A1 - 自己校正機能付きａｄコンバータ - Google Patents

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WO2021084645A1
WO2021084645A1 PCT/JP2019/042542 JP2019042542W WO2021084645A1 WO 2021084645 A1 WO2021084645 A1 WO 2021084645A1 JP 2019042542 W JP2019042542 W JP 2019042542W WO 2021084645 A1 WO2021084645 A1 WO 2021084645A1
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voltage
unit
integrated
calibration
positive
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PCT/JP2019/042542
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English (en)
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美濃谷　直志
賢一 松永
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日本電信電話株式会社
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    • H03M1/1009—Calibration
    • H03M1/1028—Calibration at two points of the transfer characteristic, i.e. by adjusting two reference values, e.g. offset and gain error
    • H—ELECTRICITY
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    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/54—Input signal sampled and held with linear return to datum

Definitions

  • the present invention relates to an AD converter with a self-calibration function that does not require a measuring instrument for calibration.
  • the AD converter consists of a DA converter that outputs a known voltage and a comparator, and the smallest DA converter that sequentially changes the output value of the DA converter and changes the output of the comparator from a low output voltage to a high output voltage.
  • the digital value when the output value of is set is used as the conversion value of the AD converter (Non-Patent Document 1). Fluctuations due to the offset and linearity of the DA converter over time lead to changes over time of the AD converter.
  • Typical DA converters include an R-2R ladder circuit, a resistance string circuit (Non-Patent Document 2), and a PWM circuit (Non-Patent Document 3).
  • R-2R ladder circuit a variable signal source with high resolution and high accuracy can be configured with a relatively small number of resistance elements.
  • a resistor with high accuracy is required on the MSB side.
  • the resistance string circuit has low power consumption and high monotonic increase, but since the linearity of the output with respect to the setting code depends on the uniformity of the resistance element and the layout, trial and error of layout design and manufacturing is required.
  • the PWM circuit has the advantage of stable performance because it does not require a resistor element sequence and can be manufactured only with a digital circuit, but it is high for removing ripple noise that appears in the output.
  • the next low-pass filter needs to be designed and manufactured with high frequency accuracy.
  • Non-Patent Document 2 the offset voltage of the comparator, the unit voltage of the DA converter and its linearity change over time. Therefore, in order to maintain the conversion accuracy for a long period of time, periodic calibration is indispensable (Non-Patent Document 2).
  • the present invention has been made in view of this problem, and an object of the present invention is to provide an AD converter with a self-calibration function that does not require a measuring instrument for calibration.
  • the AD converter with a self-calibration function is an AD converter with a self-calibration function that does not require a measuring instrument for calibration, and has a reference voltage unit that generates a reference voltage and a change amount of the integrated voltage. It has two or more unit voltages, which are the units of, and at the time of conversion, integrates any one of the two or more unit voltages until the integrated voltage with the input voltage as the initial value exceeds the reference voltage.
  • FIG. 3 is a functional block diagram showing a configuration example of an AD converter with a self-calibration function in which the integrating unit shown in FIG. 1 is modified.
  • FIG. 1 It is a figure which shows typically the relationship example of the integrated voltage and the integrated number of times generated by the integration part shown in FIG. It is a flowchart which shows the processing procedure of the unit voltage correlation measurement processing unit shown in FIG. It is a functional block diagram which shows the structural example of the modification of the AD compactor with a self-calibration function which concerns on 2nd Embodiment shown in FIG. It is a functional block diagram which shows the structural example of the modification of the AD compactor with a self-calibration function which concerns on 2nd Embodiment shown in FIG. It is a flowchart which shows the processing procedure of the conversion control part shown in FIG.
  • FIG. 1 is a block diagram showing a configuration example of an AD converter with a self-calibration function according to the first embodiment of the present invention.
  • the AD converter 100 with a self-calibration function (hereinafter referred to as an AD converter) shown in FIG. 1 is an AD converter with a self-calibration function that does not require a measuring instrument for calibration.
  • the AD converter 100 includes a reference voltage unit 10, a control unit 20, and an integration conversion unit 30.
  • the integration conversion unit 30 includes a switching unit 31, an integration unit 32, and a comparator 34.
  • the integrating unit 32 integrates the unit voltage with the input voltage as the initial value, compares the generated integrated voltage with the reference voltage Vref by the comparator 34, and converts the input voltage into a digital value. It has at least two types of unit voltage, which is a unit of the amount of change in the integrated voltage, and at the time of calibration, at least two types of integrated units and the offset voltage of the comparator 34 are calibrated.
  • the integrating unit 32 is composed of a current source and a capacitance Co. When the integrated voltage is increased, the positive current source 320 is used, and when the integrated voltage is decreased, the negative current source 321 is used.
  • the offset voltage of the comparator 34 may change depending on the input voltage of the comparator 34 due to the variation in the characteristics of the circuit elements constituting the comparator 34. Therefore, in the processing method of holding the input voltage and comparing the input voltage held by the comparator 34 with the integrated voltage of the integrating unit 32 for AD conversion, the offset voltage of the comparator 34 changes depending on the magnitude of the input voltage. It is expected that the number of calibration processes will increase because the calibration process will be required in consideration of this. In addition, the operation of an ideal current source that allows a constant current to flow regardless of the voltage of the output terminal through which a current flows is not realized by an actual current source, and the voltage at the output terminal of the current source that keeps the current constant is limited. ..
  • the voltage range of the integrating unit 32 is also limited by the characteristics of this current source. This limits the input voltage range of the AD converter.
  • a current source is configured with transistors
  • in a positive current source that outputs current toward ground when the voltage at the output terminal of the current source is higher than the voltage lower than the power supply voltage by the threshold voltage of the transistor, The positive current source deviates from the ideal operation.
  • a negative current source that draws current from a high potential, the voltage at the output terminal of the current source deviates from the ideal operation between the threshold voltage of the transistor and ground.
  • the comparator 34 at the reference voltage Vref is compared with the integrated voltage obtained by integrating the unit voltage by the integrating unit 32 with the input voltage as the initial value and the reference voltage Vref which is constant regardless of the magnitude of the input voltage. It is a process that only needs to calibrate the offset voltage of. If the input voltage is smaller than the reference voltage Vref, the positive current source 320 is used, and if it is larger than the reference voltage Vref, the negative current source 321 is used, and the integrated voltage is integrated until the reference voltage Vref is reached and AD conversion is performed. Perform processing. By this processing, the range of the input voltage can be set from the power supply voltage to the ground without depending on the voltage limitation of the output terminal of the current source.
  • the unit voltage is the positive unit voltage generated by the positive current source 320 and the negative unit voltage generated by the negative current source 321.
  • the number of unit voltages is two or more. It doesn't matter if you have one.
  • the AD converter 100 of the present embodiment is an AD converter that does not require a measuring instrument for calibration, and has a reference voltage unit 10 that generates a reference voltage Vref and two or more units that are units of a change amount of an integrated voltage.
  • An integrating converter 30 that has a unit voltage and integrates any one of two or more unit voltages until the integrated voltage with the input voltage as the initial value exceeds the reference voltage Vref at the time of conversion, and two at the time of calibration. It has a calibration control unit 21 that calibrates the above unit voltage and the offset voltage of the comparator 34, and a conversion control unit 22 that converts the input voltage into a digital value after determining the polarity of the offset voltage of the comparator 34 at the time of conversion. It includes a control unit 20.
  • the integration conversion unit 30 connects the input voltage to the capacitance Co holding the unit voltage at the time of conversion, connects the reference voltage Vref or the ground voltage at the time of calibration, and connects the input voltage to the capacitance Co at the time of conversion. After holding, any one of two or more unit voltages is integrated with the held voltage to generate an integrated voltage, and at the time of calibration, the capacitance Co holds the reference voltage Vref or the ground voltage, and then An integrating unit 32 that generates an integrated voltage by integrating any one of two or more unit voltages with the held voltage, and a reference voltage Vref is output to one output end and the integrated voltage is output to the other output end.
  • a cross bar switch 33 that switches between the case where the reference voltage Vref is output to the other output end and the case where the integrated voltage is output to one output end is connected to one output end and the negative input end, and the other It is provided with a comparator 34 that connects the output end and the positive input end and outputs a comparison signal when the voltage at the positive input end exceeds the voltage at the negative input end.
  • the integrating unit 32 includes a capacitance Co that generates an integrated voltage by the accumulated charge, a positive current source 320 that is used to increase the integrated voltage when the input voltage is lower than the reference voltage Vref, and an input voltage higher than the reference voltage Vref.
  • Initial values for the negative current source 321 used when reducing the integrated voltage SW1 for connecting / disconnecting the capacitance Co and the positive current source 320, SW2 for connecting / disconnecting the capacitance Co and the negative current source, and the capacitance Co. Has SW3 and to connect when giving.
  • the switching unit 31, the crossbar switch 33, SW1, SW2 and SW3 are controlled by the operation control signal from the control unit 20.
  • FIG. 2A shows an equivalent circuit model when the crossbar switches s11 and s13 and s12 and s14 are connected and the positive current source 320 and the capacitance Co are connected.
  • the electrode connected to the current source side of the capacitance Co is positive (+), and the ground side is negative (-).
  • the offset voltage of the comparator 34 is Vofc.
  • FIG. 2B shows an equivalent circuit when s11 and s13 and s12 and s14 of the crossbar switch 33 are connected and a negative current source 321 and a capacitance Co are connected.
  • the connection state of SW2 is repeated kn times, the charge (Co + Cp1) Vo, 0 before connecting the negative current source 321 and the capacitance Co is changed to In kn ⁇ t (In> 0) by the negative current source 321. Since the charge is removed, the integrated voltage is expressed by the following equation.
  • the positive current source 320 can be used.
  • the integrated voltage can be calculated from the number of times kp connected and the number of times kn connected to the negative current source 321.
  • Ip> In the unit voltage when connected to the positive current source 320 is described as a positive unit voltage, and the unit voltage when connected to a negative current source is described as a negative unit voltage. Further, in the following description, the offset voltage of the comparator will be described as negative (Vofc ⁇ 0).
  • the conversion control unit 22 executes the conversion control process.
  • the processing flow of the conversion control unit is shown in FIG.
  • the control unit 20 monitors the comparison signal with the switching units 31 a10 and c10 connected and the SW3 connected, and determines the connection of the crossbar switch 33.
  • the comparison signal is a low potential voltage
  • the comparison signal is a high potential voltage
  • the input voltage comparison step S2 a10 and b10 of the switching unit 31 are connected, SW3 is connected, and the input voltage and the reference voltage Vref are compared.
  • the integration number measurement step S3 after deciding to use the positive current source 320 or the negative current source 321 based on the comparison result of the input voltage comparison step S2, the integrated voltage is monitored by disconnecting the SW3 and monitoring the state change of the comparison signal. Measure the number of conversion integrations kv required to reach the reference voltage Vref.
  • the storage step S4 the conversion integration number kv is stored.
  • the configuration control unit 21 included in the control unit 20 operates.
  • the configuration control unit 21 includes an offset measurement processing unit 210 that measures the number of integrations of the unit voltage until the output of the comparator 34 is inverted after precharging the capacitance Co with a unit voltage corresponding to the reference voltage Vref, and an input voltage.
  • an offset measurement processing unit 210 measures the number of integrations of the unit voltage until the output of the comparator 34 is inverted after precharging the capacitance Co with a unit voltage corresponding to the reference voltage Vref, and an input voltage.
  • a positive unit voltage is added by the excess integration number obtained by adding the predetermined number to the integration number to generate the integrated voltage, and then the negative unit voltage until the integrated voltage becomes smaller than the reference voltage Vref.
  • Positive / negative unit voltage correlation measurement processing unit 211 that measures the number of positive / negative correlation integrations, which is the number of integrations until the output of the comparator 34 is inverted by subtracting with, and after resetting the unit voltage, integrates the positive unit voltage. It is provided with a unit voltage measurement processing unit 212 that measures the unit voltage integration number of times, which is the unit voltage integration number of times until the output of the comparator 34 is inverted.
  • the connection of the crossbar switch 33 at the time of calibration maintains the connection state determined by the conversion control unit 22.
  • FIG. 4 shows the processing flow of the offset measurement processing unit.
  • SW3 is connected / disconnected with a10 and c10 of the switching unit 31 connected to precharge the capacitance Co with a charge corresponding to the reference voltage Vref.
  • the offset measurement step S12 by monitoring the state change of the comparison signal, the integrated voltage is integrated until it exceeds the reference voltage, and the offset integrated number ko, which is one less integrated number than the integrated number exceeding the reference voltage for the first time, is measured.
  • ko is stored. Assuming that the positive unit voltage when the positive current source 320 is used is VGp, the offset voltage of the comparator 34 is Vofc, and the reference voltage Vref, the following equations hold for the integrated voltage and the reference voltage Vref.
  • VGp ⁇ ko on the right side of equation (3) represents the difference between the sum of the reference voltage Vref and the offset voltage and the integrated voltage immediately before the comparison signal changes state, and ⁇ ko is a real number greater than or equal to 0 and less than 1.
  • FIG. 5 shows the processing flow of the positive / negative unit voltage correlation measurement processing unit.
  • an excessive integration step S21 is performed in which the offset integration number ko plus the predetermined integration number ke is added to the integration number.
  • the negative integration measurement step S22 by monitoring the state change of the comparison signal, integration is performed with the negative unit voltage VGn until the integrated voltage becomes smaller than the reference voltage Vref.
  • the positive / negative correlation integration number kp which is the number of integrations that is one less than the number of integrations at which the integrated voltage becomes smaller than the reference voltage Vref for the first time, is measured.
  • kp is stored. In the positive / negative unit voltage correlation measurement process, the following equation holds for the integrated voltage and the reference voltage.
  • VGn ⁇ kp on the right side of equation (4) represents the difference between the sum of the reference voltage Vref and the offset voltage and the integrated voltage immediately before the comparison signal changes state, and ⁇ kp is a real number of 0 or more and less than 1.
  • FIG. 6 shows the processing flow of the unit voltage measurement processing unit.
  • the reset step S30 the accumulated charge of the capacitance Co is reset.
  • the unit voltage measurement step S31 by monitoring the state change of the comparison signal, the integrated voltage is integrated with a positive unit voltage until the integrated voltage exceeds the reference voltage Vref.
  • the unit voltage integration number ki which is one integration less than the integration number when the integrated voltage becomes larger than the reference voltage for the first time, is measured.
  • the storage step S32 ko is stored. In the unit voltage measurement process, the following equations hold for the integrated voltage and the reference voltage.
  • VGp ⁇ ki on the right side of equation (5) represents the difference between the sum of the reference voltage Vref and the offset voltage and the integrated voltage immediately before the comparison signal changes state, and ⁇ ki is a real number of 0 or more and less than 1.
  • ⁇ ki, ⁇ kp, ⁇ ko contained in VGp, VGn, and Vofc are real numbers of 0 or more and less than 1, but the specific values are unknown. Due to the uncertainty of ⁇ ki, ⁇ kp, and ⁇ ko, the possible values of VGp, VGn, and Vofc have a range.
  • the calibration value of VGp, VGn, and Vofc is determined by the median value of the range of VGp, VGn, and Vofc. The following equation is obtained by partially differentiating equation (6) with respect to ⁇ ki and ⁇ ko.
  • VGp is monotonically decreasing for ⁇ ki and monotonically increasing for ⁇ ko. Therefore, the range of VGp is expressed by the following equation.
  • Vofc is monotonically decreasing for ⁇ ki and monotonically increasing for ⁇ ko. Therefore, the range of Vofc is expressed by the following equation.
  • VGn is monotonically decreasing with respect to ⁇ ki, ⁇ kp, and ⁇ ko. Therefore, the range of VGn is expressed by the following equation.
  • the unit voltage VGp, VGn and the calibration value of the offset voltage Vofc of the comparator 34 are VGpc, VGnc, by the offset measurement process, the positive / negative unit voltage correlation measurement process, and the unit voltage measurement process in the calibration state. You can get Vofcc.
  • the relationship between Vin when the input voltage Vin is Vref-Vofc> Vin and the conversion integration number kv is expressed by the following equation.
  • VGp ⁇ kv represents the difference between the sum of the reference voltage Vref and the offset voltage and the integrated voltage immediately before the comparison signal changes state, and ⁇ kv is a real number of 0 or more and less than 1. Due to this uncertainty of ⁇ kv, the possible values of Vin have a range.
  • the conversion value of Vin is determined by the median value of the Vin range.
  • the range of Vin is given by the equation (23), and the converted value Vinc of Vin is expressed by the equation (24).
  • VGnc ⁇ kv represents the difference between the sum of the reference voltage Vref and the offset voltage and the integrated voltage immediately before the comparison signal changes state, and ⁇ kv is a real number of 0 or more and less than 1. Due to this uncertainty of ⁇ kv, the possible values of Vin have a range.
  • the conversion value of Vin is determined by the median value of the Vin range.
  • the range of Vin is given by the equation (26), and the converted value Vinc of Vin is expressed by the equation (27).
  • the conversion value Vinc of the input voltage can be obtained by using the calibration values VGpc, VGnc, and Vofcc obtained in the calibration state.
  • the offset of the comparator 34 and the capacitance Co constituting the integration unit fluctuate due to aging, the offset of the comparator 34 and the integration unit which is the analog value output unit of the DA converter. It is possible to provide an AD converter 100 capable of calibrating 32 and having high long-term stability.
  • FIG. 7 is a diagram showing a functional block diagram of the AD converter 200 in which the integrating unit 32 of the first embodiment is modified.
  • the AD converter 200 of the first modification shown in FIG. 7 is different from the AD converter 100 in that it includes an integrating unit 52 and a configuration control unit 41.
  • the integrating unit 52 can set the range of the input voltage from the power supply voltage to the ground by the process of holding the difference between the input voltage and the base voltage as the initial value when the input voltage is larger than the reference voltage Vref.
  • the integrating unit 52 is a difference calculation that switches the connection between the capacitance Co that generates the integrated voltage by the accumulated charge, the base voltage unit 521 that outputs the base voltage Vbs, and the capacitance Co when the difference between the input voltage and the base voltage Vbs is held in the capacitance Co.
  • the magnitude of the current of the positive current source 320 in the integrating unit 52 is larger than the magnitude of the current of the negative current source 321, and the unit voltage when the positive current source 320 and the negative current source 321 are used is roughly adjusted as a positive unit. Described as voltage and fine-tuning negative unit voltage.
  • FIG. 8 shows an equivalent circuit when the difference between the input voltage Vin and the base voltage Vbs is taken at the time of conversion.
  • Cp represents the parasitic capacitance of the wiring, crossbar switch 33 and comparator 34 input.
  • a10 and b10 of the switching unit 31 are connected at the time of conversion, and a20 and c20 of the difference calculation unit 520 are connected when the SW3 is connected.
  • the equivalent circuit is shown in FIG. 8 (a).
  • FIG. 8 (b) shows the equivalent circuit when the charges accumulated in the capacitances Co and Cp are preserved in FIGS. 8A and 8B, the following equation (28) holds, and the initial value voltage Vo, 0 before the start of integration is the equation (29). ).
  • Vo, 0 can be set within the voltage range of the output terminal of the positive current source 320 even if the input voltage Vin is outside the voltage range of the output terminal of the positive current source 320.
  • the actual difference voltage between Vin and Vo, 0 is Vbs Co / (Co + Cp) and cannot be predicted due to the parasitic capacitance, so calibration is required.
  • Vbs Co / (Co + Cp) is calibrated by the process shown in FIG. 9 at the time of calibration.
  • the difference voltage can be calibrated by measuring the number of integrations until the integrated voltage becomes equal to the reference voltage Vref.
  • FIG. 10 shows a processing flow of the conversion control unit 22 executed in the conversion state of the integration unit 52. Since the offset polarity determination step S40 and the input voltage comparison step S41 are the same as those in the embodiment of FIG. 1, the description thereof will be omitted. If it is determined in the input voltage comparison step S41 that the input voltage is larger than the reference voltage, the process proceeds to the differential calculation step S42. In the difference calculation step S42, the process described with reference to FIG. 8 is performed, and the initial value of the integrating unit 52 is set to a voltage obtained by subtracting the differential voltage from the input voltage. When it is determined in the input voltage comparison step S41 that the input voltage is smaller than the reference voltage Vref, the input voltage becomes the initial value of the integrating unit 52.
  • the coarse adjustment positive unit voltage VGp is used for integration, and when the integrated voltage exceeds the sum of the reference voltage Vref and the offset voltage of the comparator 34, the fine adjustment negative unit voltage VGn is used for integration.
  • FIG. 11 shows the relationship between the integrated voltage and the integrated number of times. If the sum of the reference voltage and the offset voltage is equal to the integrated voltage in the integration of kvc + 1st coarse adjustment positive unit voltage, kvc is defined as the number of coarse adjustment integrations.
  • kvf is defined as the number of fine adjustment integrations.
  • kvc and kvf are stored.
  • VGn ⁇ kv represents the difference between the sum of the reference voltage Vref and the offset voltage and the integrated voltage immediately before the comparison signal changes state
  • ⁇ kv is a real number of 0 or more and less than 1.
  • offset measurement processing positive / negative unit voltage correlation measurement processing, differential voltage measurement processing, and unit voltage measurement processing are performed by the offset measurement processing unit 210, the positive / negative unit voltage correlation measurement processing unit 211, and the differential voltage measurement processing unit 410, respectively. This is carried out by the unit voltage measurement processing unit 212. Regarding the connection of the crossbar switch 33, the connection state determined by the conversion control unit 22 is maintained. In the offset measurement step of the processing flow shown in FIG. 4, the offset measurement process is first integrated with the coarsely adjusted positive unit voltage, and when the integrated voltage exceeds the sum of the reference voltage Vref and the offset voltage of the comparator 34, the finely adjusted negative unit voltage is used. The integration is different from the offset measurement process in the embodiment of FIG.
  • ko2 is the sum of the reference voltage Vref and the offset voltage ⁇ integrated voltage in the integration with the coarse adjustment positive unit voltage for the first time
  • ko2 is defined as the number of coarse adjustment offset integrations.
  • the sum of the reference voltage Vref and the offset voltage> the integrated voltage at the 1st and 1st times of ko1 + 1 after starting the integration with the fine adjustment negative unit voltage ko1 is defined as the number of fine adjustment offset integrations. The following equation holds for the sum of the reference voltage Vref and the offset voltage and the integrated voltage.
  • the positive / negative unit voltage correlation measurement process is the same as the process in the embodiment of FIG. 1 except that the integration number measurement step S3 becomes the increase / decrease integration number measurement step S43, and thus the description thereof is omitted.
  • the positive / negative unit voltage correlation measurement process is performed when the input voltage is larger than the reference voltage Vref, but when the integrating unit 52 of FIG. 7 is used, it is performed regardless of the magnitude of the input voltage.
  • the relational expression between the integrated voltage and the reference voltage Vref is as follows, where ko in equation (4) is ko2.
  • FIG. 12 shows the processing flow in the differential voltage measurement processing unit.
  • the differential voltage charge step S50 the processes described in the explanations of the equations (30) and (31) are carried out.
  • the increase / decrease integration number measurement step S51 is the same as the increase / decrease integration number measurement step S43 in the processing flow of the conversion control unit 22. If the sum of the reference voltage Vref and the offset voltage is equal to the integrated voltage in the ks2 + 1st integration with the coarse adjustment positive unit voltage, ks2 is defined as the number of coarse adjustment differential voltage integrations.
  • ks1 is defined as the number of fine adjustment differential voltage integrations.
  • Equation (36) holds for the sum of the reference voltage Vref and the offset voltage, the differential voltage Vs and the integrated voltage.
  • Vs is equivalent to Eq. (31).
  • ks2 and ks1 are memorized.
  • the differential voltage measurement process may not be performed when the input voltage is lower than the reference voltage.
  • the unit voltage measurement process is the same as the process in the embodiment of FIG. 1 except that the integration number measurement step becomes the increase / decrease integration number measurement step.
  • the sum of the reference voltage Vref and the offset voltage is equal to the integrated voltage in the integration of ki2 + 1st coarse adjustment unit voltage
  • ki2 is defined as the number of coarse adjustment unit voltage integrations.
  • the sum of the reference voltage Vref and the offset voltage > the integrated voltage at the first ki1 + 1 times after starting the integration with the fine adjustment negative unit voltage
  • ki1 is defined as the number of fine adjustment unit voltage integrations.
  • the following equation (37) holds for the sum of the reference voltage Vref and the offset voltage and the integrated voltage.
  • ⁇ kv, ⁇ ki, ⁇ kp, ⁇ ko included in equation (41) are real numbers of 0 or more and less than 1, but the specific values are unknown. Due to the uncertainty of ⁇ kv, ⁇ ki, ⁇ kp, and ⁇ ko, the possible values of Vin have a range. The calibration value of Vin is determined by the median value of the Vin range. The following equation is obtained by partially differentiating equation (41) with respect to ⁇ kv, ⁇ ki, ⁇ ko, and ⁇ kp.
  • Vin is monotonically decreasing with respect to ⁇ ki and ⁇ ko, and monotonically increasing with respect to ⁇ kv.
  • equation (44) in the case of (Ki-Ko) (ki2-kvc) ⁇ (Ki-Kv) (ki2-ko2), Vin is monotonically increasing with respect to ⁇ kp. Therefore, the range of Vin is expressed by the following equation.
  • Equation (52) The following equation is obtained by partially differentiating equation (52) with respect to ⁇ kv, ⁇ ki, ⁇ ko, ⁇ kp, and ⁇ ks.
  • Vin is monotonically decreasing with respect to ⁇ ki and ⁇ ko, and monotonically increasing with respect to ⁇ kv and ⁇ ks.
  • Vin is monotonically increasing with respect to ⁇ kp, so the range of Vin is expressed by the following equation.
  • Vin is monotonically decreasing with respect to ⁇ kp, so the range of Vin is expressed by the following formula.
  • the AD converter 200 of the modification 1 includes an integration conversion unit 50 including an integration unit 52 and a calibration control unit 41 including a difference voltage measurement processing unit 410.
  • the integrating unit 52 inputs the input voltage to the coarsely adjusted positive unit voltage VGp2 having the largest absolute value among the unit voltages, the finely adjusted positive unit voltage VGp1 having an absolute value smaller than the coarsely adjusted positive unit voltage VGp2, and the capacitance Co. And a difference calculation unit 520 that charges a voltage difference from a predetermined base voltage generated by the base voltage unit 521.
  • the calibration control unit 41 When the integrated voltage obtained by integrating the coarsely adjusted positive unit voltage VGp2 exceeds the sum of the reference voltage Vref and the offset voltage of the comparator 34, the calibration control unit 41 further integrates the integrated voltage with the finely adjusted positive unit voltage VGp1.
  • the differential voltage measurement processing unit 410 is provided.
  • the conversion value Vinc of the input voltage can be obtained using the integration times obtained during calibration and conversion, and is stable for a long period of time. It is possible to provide a highly effective AD converter.
  • FIG. 13 is a functional block diagram showing a configuration example of the AD converter 300 according to the second embodiment of the present invention.
  • the AD converter 300 shown in FIG. 13 is different from the first embodiment in that it includes an integration conversion unit 70 that does not include a negative current source 321.
  • two types of unit voltages are generated with one type of current value (positive current source 320), but even if two or more types of unit voltages generated with two or more types of current values are integrated. good.
  • the integration converter 70 can set the range of the input voltage from the power supply voltage to the ground by holding the difference between the input voltage and the base voltage as the initial value, and resists between the capacitance Co and the ground. By providing the portion 720, rough adjustment and fine adjustment are possible only with the positive current source 320.
  • the integrating unit 72 is a difference calculation unit that switches the connection between the capacitance Co that generates the integrated voltage by the accumulated charge, the base voltage unit 521 that outputs the base voltage Vbs, and the capacitance Co when the difference between the input voltage and the base voltage is held in the capacitance Co.
  • the resistance part 720 connected between the capacitance Co and the ground generates a coarse adjustment positive unit voltage and a fine adjustment positive unit voltage. It has a positive current source 320 to connect and disconnect the capacitance Co and the positive current source 320, and a SW3 to connect when giving an initial value to the capacitance Co.
  • FIG. 14 shows a processing flow of the conversion control unit 22 executed by the integration unit 72 at the time of conversion. It differs from the processing flow (FIG. 10) of the conversion control unit 22 in the first modification of the integration unit 52 shown in FIG. 7 in that the coarse adjustment / fine adjustment switching integration number measurement step S63 is used.
  • the coarse adjustment / fine adjustment switching integration number measurement step S63 first, the coarse adjustment positive unit voltage VGp2 is used for integration, and then the fine adjustment positive unit voltage VGp1 is used for integration. Let the current values of the positive current sources at the coarsely adjusted positive unit voltage VGp2 and the finely adjusted positive unit voltage VGp1 be I2 and I1, respectively.
  • 15 (a) and 15 (b) show the relationship between the integrated voltage and current value in the integrating unit 72 and the integrated number k.
  • the current from the positive current source 320 to I2 flows not only to the capacitance Co but also to the resistance part.
  • the resistance of the resistor is Rg
  • the voltage of Rg I2 is superimposed on the integrated voltage at the moment when the current of I2 is flowing.
  • the voltage generated by the resistance portion 720 becomes zero, so the integrated voltage follows the equation (1).
  • kvc and kvf are stored.
  • Vin the input voltage Vin is Vref-Vofc> Vin
  • the relationship between Vin and the coarse adjustment integration count kvc and the fine adjustment integration count kvf is expressed by the following equation.
  • VGp1 ⁇ kv represents the difference between the sum of the reference voltage and the offset voltage and the integrated voltage Vref immediately before the comparison signal changes state, and ⁇ kv is a real number of 0 or more and less than 1.
  • offset measurement processing is performed by the offset measurement processing unit, unit voltage correlation measurement processing unit, differential voltage measurement processing unit, and unit voltage measurement processing unit, respectively. carry out.
  • the offset measurement process differs from the first modification of the integration unit 52 in FIG. 7 in that the increase / decrease integration number measurement step becomes the coarse / fine adjustment switching integration number measurement step.
  • ko2 is defined as the number of coarse adjustment offset integrations.
  • ko1 is defined as the number of fine adjustment offset integrations.
  • the relational expression between the integrated voltage and the reference voltage is expressed as follows.
  • FIG. 16 shows the processing flow of the unit voltage correlation measurement process. Since the reference voltage precharge step S70 is the same as the embodiment of FIG. 1 and the first modification of the integrating unit 52 of FIG. 7, the description thereof will be omitted.
  • the preliminary integration step S71 integration is performed using VGp2 with an integration number that is one less than the coarse adjustment offset integration number ko2 obtained in the offset measurement process.
  • the fine adjustment integration number step S72 integration is performed with VGp1 until the sum of the reference voltage Vref and the offset voltage> the integration voltage. Assuming that the sum of the reference voltage Vref and the offset voltage> the integrated voltage in the kp + 1st integration with VGp1, kp is defined as the number of positive correlation integrations.
  • the relational expression between the integrated voltage and the reference voltage Vref is expressed as follows.
  • the difference between the difference voltage measurement process and the unit voltage measurement process from the first modification of the integration unit 52 in FIG. 7 is that the increase / decrease integration number measurement step becomes the coarse / fine adjustment integration number measurement step.
  • the differential voltage measurement process if the sum of the reference voltage Vref and the offset voltage is equal to the integrated voltage in the second integration of the coarse adjustment positive unit voltage of ks, ks2 is defined as the number of coarse adjustment differential voltage integrations, and the fine adjustment positive unit. Assuming that the sum of the reference voltage Vref and the offset voltage becomes the integrated voltage at the ks1 + 1th time after starting the integration with the voltage, ks1 is defined as the number of fine adjustment differential voltage integrations.
  • ki2 is defined as the number of coarse adjustment unit voltage integrations, and the fine adjustment positive unit.
  • ki1 is defined as the number of fine adjustment unit voltage integrations.
  • the relationship between the reference voltage Vref and the integrated voltage is expressed by the following equations, respectively.
  • the differential voltage measurement process does not have to be performed when the input voltage is lower than the reference voltage.
  • ⁇ kv, ⁇ ki, ⁇ kp, ⁇ ko included in equation (70) are real numbers from 0 to less than 1, but the specific values are unknown. Due to the uncertainty of ⁇ kv, ⁇ ki, ⁇ kp, and ⁇ ko, the possible values of Vin have a range. The calibration value of Vin is determined by the median value of the Vin range. The following equation is obtained by partially differentiating equation (70) with respect to ⁇ kv, ⁇ ki, ⁇ ko, and ⁇ kp.
  • Vin is monotonically decreasing with respect to ⁇ kv and monotonically increasing with respect to ⁇ ki and ⁇ ko.
  • Vin is monotonically increasing with respect to ⁇ kp, so the range of Vin is expressed by the following equation.
  • Vin is monotonically decreasing with respect to ⁇ kp, so the range of Vin is expressed by the following formula.
  • Equation (81) The following equation is obtained by partially differentiating equation (81) with respect to ⁇ ks, ⁇ kv, ⁇ ki, ⁇ ko, and ⁇ kp.
  • Vin is monotonically decreasing with respect to ⁇ kv and ⁇ ks and increasing monotonically with respect to ⁇ ki and ⁇ ko.
  • Vin is monotonically increasing with respect to ⁇ kp, so the range of Vin is expressed by the following equation.
  • Vin is monotonically decreasing with respect to ⁇ kp, so the range of Vin is expressed by the following formula.
  • the AD converter 300 includes an integration conversion unit 70 including an integration unit 72 and a calibration control unit 61 including a unit voltage correlation measurement processing unit 610.
  • the integration conversion unit 70 connects the input voltage to the capacitance Co that holds the unit voltage at the time of conversion, and connects the input voltage to the capacitance Co at the time of conversion with the switching unit 31 that connects the reference voltage Vref or the ground voltage at the time of calibration. After holding, a positive current source 320 that charges the capacitance Co with any of a plurality of currents of different sizes to generate an integrated voltage, and a predetermined base at the end opposite to the positive current source 320 of the capacitance Co.
  • An integrating unit 72 including a base voltage unit 521 that generates a voltage or a difference calculation unit 520 that connects a resistance unit 720 connected to a ground voltage, and a reference voltage Vref are output to one output end, and the integrated voltage is output to the other.
  • a cross bar switch 33 that switches between the case of outputting to the output end of and the case of outputting the reference voltage Vref to the other output end and the case of outputting the integrated voltage to one output end, and one output end and a negative input end. Is provided, and a comparator 34 is provided which connects the other output end and the positive input end and outputs a comparison signal when the voltage at the positive input end exceeds the voltage at the negative input end.
  • the calibration control unit 61 calculates the integrated voltage.
  • a unit voltage correlation measurement processing unit 610 that integrates with a finely adjusted positive unit voltage whose absolute value is smaller than the coarsely adjusted positive unit voltage is provided.
  • the conversion value Vinc of the input voltage can be obtained using the integration times obtained during calibration and conversion, and is stable for a long period of time. It is possible to provide a highly effective AD converter.
  • the current of the positive current source 320 was output and stopped by one integration, but the positive current source was obtained by the comparator 34 until the sum of the reference voltage Vref and the offset voltage> the integrated voltage. It may be a process of continuously outputting a current of 320. Further, in the case of the coarse adjustment unit voltage, the current of the positive current source 320 is continuously output until the sum of the offset voltages> the integrated voltage, and in the case of the fine adjustment unit voltage, the current of the positive current source 320 is integrated once. Output and stop processing may be performed.
  • the current of the positive current source 320 is continuously output until the sum of the offset voltages> the integrated voltage, and in the case of the coarse adjustment unit voltage, the positive current source 320 is integrated once.
  • the current output and stop processing may be performed.
  • FIG. 17 is a diagram showing a functional block diagram of a modification 2 in which the AD converter 300 according to the second embodiment of the present invention is modified.
  • the AD converter 400 shown in FIG. 17 differs from the AD converter 300 in that it includes an integration conversion unit 80.
  • the integration conversion unit 80 includes a threshold voltage unit 801.
  • the reference voltage and the integrated voltage are compared by the comparator 34, but in this embodiment, the sum of the arbitrary threshold voltage and the offset voltage and the integrated voltage are compared.
  • the integration conversion unit 80 is provided with a threshold voltage unit 801.
  • the configuration of the integration conversion unit 80 other than the threshold voltage unit 801 is the same as that of the second embodiment (FIG. 13).
  • control unit 60 also performs the conversion control process at the time of conversion, and at the time of calibration, the offset measurement process, the unit voltage correlation measurement process, the difference voltage measurement process, and the unit voltage measurement.
  • the processing is performed by the offset measurement processing unit 210, the unit voltage correlation measurement processing unit 610, the differential voltage measurement processing unit 410, and the unit voltage measurement processing unit 212, respectively.
  • the relational expression between the integrated voltage and the reference voltage Vref obtained in the conversion control process is as follows in order to compare the sum of the threshold voltage Vt and the offset voltage with the integrated voltage by the comparator 34.
  • Equation (91) is a relational expression when Vt-Vofc> Vin
  • equation (92) is a relational expression when Vt-Vofc> Vin.
  • the differential voltage measurement process does not have to be performed when the input voltage is lower than the reference voltage.
  • equation (99) is the same as equation (70) and equation (100) is the same as equation (81), the input voltage, which is the median value of the Vin range, is calculated in the same manner as in the second embodiment in this embodiment.
  • the conversion value Vinc can be obtained.
  • the AD converter 400 of the second modification includes the integration conversion unit 80 including the threshold voltage unit 801.
  • the AD converter 400 is an AD converter with a self-calibration function that does not require a measuring instrument for calibration, and has a reference voltage unit 10 that generates a reference voltage and two or more units that are units of changes in the integrated voltage.
  • An integration conversion unit 80 that has a voltage and integrates the unit voltage of any one of two or more unit voltages until the integrated voltage with the input voltage as the initial value exceeds a predetermined threshold voltage at the time of conversion.
  • a calibration control unit 61 that calibrates two or more unit voltages and the offset voltage of the comparator 34 during calibration, and a conversion control unit that converts the input voltage into a digital value after determining the polarity of the offset voltage of the comparator 34 during conversion.
  • a control unit 60 having the 22 and the control unit 60 is provided.
  • the conversion value Vinc of the input voltage can be obtained using the integration times obtained during calibration and conversion, and is stable for a long period of time. It is possible to provide a highly effective AD converter.
  • FIG. 18 is a diagram showing a functional block diagram of Modification 3 which is a modification of the second embodiment of the present invention.
  • the difference between the threshold voltage Vt and the reference voltage Vref and the difference between the threshold voltage Vt and the difference voltage Vs are set sufficiently larger than the offset voltage Vofc of the comparator 34, and the integrating unit 72 is used. Applicable in case.
  • the initial value of integration is the sum or difference between the threshold voltage and the offset voltage, which are the end points of integration. Needs lower.
  • Vt, Vref, and Vs may be set so that Vt-Vofc> Vref and Vt-Vofc> Vs, that is, Vt-Vref> Vofc and Vt-Vs> Vofc.
  • the conversion control unit 22 executes the conversion control process at the time of conversion.
  • the processing flow of the conversion control unit 22 is a flow obtained by removing the polarity determination step S1 from the flow shown in FIG.
  • the processing at the time of calibration is the same as the description in the block diagram of FIG. 17, and is omitted here.
  • the AD converter 500 of the modification 3 includes an integration conversion unit 90 including a threshold voltage unit 801.
  • the integration conversion unit 90 connects the input voltage to the capacitance Co holding the unit voltage at the time of conversion, and connects the reference voltage Vref or the ground voltage at the time of calibration, and the input voltage to the capacitance Co at the time of conversion. After holding the voltage, any one of two or more unit voltages is integrated with the held voltage to generate an integrated voltage, and at the time of calibration, after the capacitance Co holds the reference voltage or the ground voltage.
  • An integrating unit 72 that generates an integrated voltage by integrating any one of two or more unit voltages with the held voltage, a threshold voltage unit 801 that generates a threshold voltage, and a threshold voltage.
  • a comparator 34 is provided in which a voltage is connected to a negative input end and an integrated voltage is connected to a positive input end, and a comparison signal is output when the integrated voltage exceeds a threshold voltage.
  • the conversion value Vinc of the input voltage is calculated by using the integration count obtained at the time of calibration and at the time of conversion. It is possible to provide an AD converter that is obtained and has high long-term stability.

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Abstract

校正のための測定器を必要としない自己校正機能付きＡＤコンバータであって、基準電圧を生成する基準電圧部１０と、積算電圧の変化量の単位である2つ以上の単位電圧を有し、変換時においては入力電圧を初期値とした積算電圧が基準電圧を越えるまで前記2つ以上の単位電圧の何れか一つの単位電圧を積算する積算変換部３０と、校正時に前記2つ以上の単位電圧と比較器３４のオフセット電圧を校正する校正制御部２１と、変換時に比較器３４のオフセット電圧の極性を判定した後に、入力電圧をデジタル値に変換する変換制御部２２とを有する制御部２０とを備える。

Description

自己校正機能付きＡＤコンバータ
　本発明は、校正のための測定器を必要としない自己校正機能付きＡＤコンバータに関する。
　ＡＤコンバータは周知のように既知の電圧を出力するＤＡコンバータと比較器で構成され、ＤＡコンバータの出力値を順次変化させ比較器の出力が低出力電圧から高出力電圧に変化する最小のＤＡコンバータの出力値を設定した時のデジタル値をＡＤコンバータの変換値として使用する（非特許文献１）。ＤＡコンバータのオフセットや線形性の経時変化による変動がＡＤコンバータの経時変化につながる。
　代表的なＤＡコンバータにはＲ－２Ｒラダー回路、抵抗ストリング回路（非特許文献２）、ＰＷＭ回路（非特許文献３）がある。Ｒ－２Ｒラダー回路では、比較的少ない抵抗素子数で高分解能・高精度な可変信号源を構成可能である。しかし、設定コードに対する出力の精度を高めるためにはＭＳＢ側に高い精度の抵抗が必要である。
　抵抗ストリング回路は低消費電力で単調増加性が高いが、設定コードに対する出力の線形性が抵抗素子の均一性とレイアウトに依存するため、レイアウト設計と製造の試行錯誤が必要である。
　ＰＷＭ回路では、Ｒ－２Ｒラダー回路や抵抗ストリング回路のように抵抗素子列が不要でデジタル回路のみで製造できるため性能が安定しているという利点はあるが、出力に現れるリプルノイズ除去のための高次の低域通過フィルタに周波数精度の高い設計と製造が必要なる。
　Ｒ－２Ｒラダー回路と抵抗ストリング回路に関しては、製造の最終段階での抵抗素子の調整や設定コードと出力の関係の補正により、線形性や精度を向上させることが可能である。しかし、この場合ではＲ－２Ｒラダー回路と抵抗ストリング回路の出力を確認しながら調整や補正を行うため、回路の外部に基準となる測定器が必要となる。
　また、比較器のオフセット電圧、及びＤＡコンバータの単位電圧とその線形性は、時間が経過すれば変化する。よって、長期間にわたって変換精度を維持するためには、定期的な校正が不可欠である（非特許文献２）。
A/D変換の概要と仕組み ミームス(MEMEs)のサポートページ〔平成31年5月16日検索〕、インターネット（URL: http://memes.sakura.ne.jp/memes/?page_id=1120） DACの精度を改善するためのトリミング (1/3) EDN Japan〔平成31年5月16日検索〕、インターネット（URL: http://ednjapn.com/edn/articles/1611/08/news012.html） 裏ワザ！ＰＷＭを使って疑似Ｄ/Ａコンバータを実現〔平成31年5月16日検索〕、インターネット(https://service.macnica.co.jp/library/107577)
　しかしながら、比較器のオフセット電圧、及びＤＡコンバータの単位電圧の調整には、ＡＤコンバータの外部に基準となる測定器が必要である。例えば遠隔地に配置されたＡＤコンバータを校正するためには、測定器を携えて出かけなければならない。よって、遠隔地にある複数のＡＤコンバータを校正するのは、困難であるという課題がある。
　本発明は、この課題に鑑みてなされたものであり、校正のための測定器が不要な自己校正機能付きＡＤコンバータを提供することを目的とする。
　本発明の一態様に係る自己校正機能付きＡＤコンバータは、校正のための測定器を必要としない自己校正機能付きＡＤコンバータであって、基準電圧を生成する基準電圧部と、積算電圧の変化量の単位である2つ以上の単位電圧を有し、変換時においては入力電圧を初期値とした前記積算電圧が前記基準電圧を越えるまで前記2つ以上の単位電圧の何れか一つを積算する積算変換部と、校正時に前記2つ以上の単位電圧と比較器のオフセット電圧を校正する校正制御部と、変換時に前記比較器のオフセット電圧の極性を判定した後に、入力電圧をデジタル値に変換する変換制御部とを有する制御部とを備えるを備えることを要旨とする。
　本発明によれば、校正のために外部に測定器が不要な自己校正機能付きＡＤコンバータを提供することができる。
本発明の第１実施形態に係る自己校正機能付きＡＤコンパータの構成例を示す機能ブロック図である。 図１に示す積算部の等価回路を示す図である。 図１に示す変換制御部の処理手順を示すフローチャートである。 図１に示すオフセット計測処理部の処理手順を示すフローチャートである。 図１に示す正負単位電圧相関計測処理部の処理手順を示すフローチャートである。 図１に示す単位電圧測処理部の処理手順を示すフローチャートである。 図１に示す積算部を変形した自己校正機能付きＡＤコンバータの構成例を示す機能ブロック図である。 図７に示す差分演算部の変換時の等価回路を示す図である。 図７に示す差分演算部の校正時の等価回路を示す図である。 図７に示す変換制御部の処理手順を示すフローチャートである。 図７に示す積算部が生成する積算電圧と積算回数の関係例を模式的に示す図である。 図７に示す差分電圧計測処理部の処理手順を示すフローチャートである。 本発明の第２実施形態に係る自己校正機能付きＡＤコンパータの構成例を示す機能ブロック図である。 図１３に示す変換制御部の処理手順を示すフローチャートである。 図１３に示す積算部が生成する積算電圧と積算回数の関係例を模式的に示す図である。 図１３に示す単位電圧相関計測処理部の処理手順を示すフローチャートである。 図１３に示す第２実施形態に係る自己校正機能付きＡＤコンパータの変形例の構成例を示す機能ブロック図である。 図１３に示す第２実施形態に係る自己校正機能付きＡＤコンパータの変形例の構成例を示す機能ブロック図である。 図１８に示す変換制御部の処理手順を示すフローチャートである。
　以下、本発明の実施形態について図面を用いて説明する。複数の図面中同一のものには同じ参照符号を付し、説明は繰り返さない。
　〔第１実施形態〕
　図１は本発明の第１実施形態に係る自己校正機能付きＡＤコンバータの構成例を示すブロック図である。図１に示す自己校正機能付きＡＤコンバータ１００（以降ＡＤコンバータ）は、校正のための測定器を必要としない自己校正機能付きＡＤコンバータである。
　本ＡＤコンバータ１００は、基準電圧部１０、制御部２０、及び積算変換部３０を備える。積算変換部３０は、切替部３１、積算部３２、及び比較器３４を含む。
　積算部３２において入力電圧を初期値として単位電圧を積算し生成した積算電圧と基準電圧Vrefを比較器３４により比較して入力電圧をデジタル値に変換する。積算電圧の変化量の単位である単位電圧を少なくとも２種有しており、校正時においては少なくとも２種の積算単位と比較器３４のオフセット電圧を校正する。電流源と容量Coで積算部３２を構成しており、積算電圧を増加させる時では正電流源３２０を使用し、積算電圧を減少させる時では負電流源３２１を使用する。
　比較器３４を構成する回路素子の特性のバラツキに起因して、比較器３４のオフセット電圧は比較器３４の入力電圧に依存して変化することがある。このため、入力電圧を保持して比較器３４で保持した入力電圧と積算部３２の積算電圧を比較してＡＤ変換する処理方法では、入力電圧の大きさで比較器３４のオフセット電圧が変化することを考慮した校正処理が必要となり校正処理の回数が多くなることが予想される。また、電流を流す出力端子の電圧に関わらず一定の電流を流す理想的な電流源の動作は、実際の電流源では実現されず電流が一定となる電流源の出力端子の電圧は制限される。このため積算部３２の電圧範囲もこの電流源の特性により制限れる。これはＡＤコンバータの入力電圧範囲を制限する。一般的にトランジスタで電流源を構成した場合、グランドに向かって電流を出力する正電流源においては、電流源の出力端子の電圧が電源電圧からトランジスタのしきい値電圧分低い電圧より高い時では正電流源は理想の動作から外れる。高電位から電流を引き抜く負電流源では電流源の出力端子の電圧がトランジスタのしきい値電圧とグランド間では電流源は理想の動作から外れる。
　本実施形態では入力電圧を初期値として積算部３２で単位電圧を積算した積算電圧と入力電圧の大きさに関わらず一定である基準電圧Vrefを比較することにより、基準電圧Vrefでの比較器３４のオフセット電圧のみを校正すればよい処理としている。また、入力電圧が基準電圧Vrefより小さい場合では正電流源３２０を使用し、基準電圧Vrefより大きい場合では負電流源３２１を使用して、積算電圧が基準電圧Vrefになるまで積算してＡＤ変換処理を行う。この処理により電流源の出力端子の電圧の制限に依存せずに入力電圧の範囲を電源電圧からグランドまでとできる。
　なお、単位電圧は、正電流源３２０で生成した正の単位電圧、又は負の電流源３２１で生成した負の単位電圧の2つの例を示すが、単位電圧の数は2つ以上の複数で有っても構わない。
　本実施形態のＡＤコンバータ１００は、校正のための測定器を必要としないＡＤコンバータであって、基準電圧Vrefを生成する基準電圧部１０と、積算電圧の変化量の単位である2つ以上の単位電圧を有し、変換時においては入力電圧を初期値とした積算電圧が基準電圧Vrefを越えるまで2つ以上の単位電圧の何れか一つを積算する積算変換部３０と、校正時に2つ以上の単位電圧と比較器３４のオフセット電圧を校正する校正制御部２１と、変換時に比較器３４のオフセット電圧の極性を判定した後に、入力電圧をデジタル値に変換する変換制御部２２とを有する制御部２０とを備える。
　積算変換部３０は、単位電圧を保持する容量Coに、変換時は入力電圧を接続させ、校正時は基準電圧Vref又は接地電圧を接続させる切替部３１と、変換時は容量Coに入力電圧を保持させた後に、該保持させた電圧に2つ以上の単位電圧の何れか一つを積算して積算電圧を生成し、校正時は容量Coに基準電圧Vref又は接地電圧を保持させた後に、該保持させた電圧に2つ以上の単位電圧の何れか一つを積算した積算電圧を生成する積算部３２と、基準電圧Vrefを一方の出力端に出力し積算電圧を他方の出力端に出力する場合と、基準電圧Vrefを他方の出力端に出力し積算電圧を一方の出力端に出力する場合とを切り替えるクロス・バースイッチ３３と、一方の出力端と負入力端を接続し、他方の出力端と正入力端を接続させ正入力端の電圧が負入力端の電圧を越えた場合に比較信号を出力する比較器３４とを備える。
　積算部３２は、蓄積した電荷により積算電圧を発生させる容量Coと、入力電圧が基準電圧Vrefより低い場合に積算電圧を増加させる時に使用する正電流源３２０と、入力電圧が基準電圧Vrefより高い場合に積算電圧を減少させる時に使用する負電流源３２１と、容量Coと正電流源３２０を接続・切断するSW1と、容量Coと負電流源を接続・切断するSW2と、容量Coに初期値を与える時に接続するSW3とを有する。
　制御部２０からの動作制御信号により切替部３１、クロス・バースイッチ３３、SW1、SW2とSW3を制御する。
　本実施形態での積算動作について説明する。積算は所定の時間単位の整数倍の時間の間で正電流源３２０（または負電流源３２１）から容量Coに電荷を供給（または除去）することで実施される。図２（ａ）にクロス・バースイッチのs11とs13およびs12とs14を接続し正電流源３２０と容量Coを接続した場合の等価回路モデルを示す。本等価回路では容量Coの電流源側に接続されている電極をプラス（＋）とし、グランド側をマイナス（－）としている。比較器３４のオフセット電圧をVofcとしている。正電流源３２０で積算する時ではSW2とSW３を切断状態にしてSW1を所定の時間Δtのあいだ接続状態にした後SW1を切断状態にすることを繰返す。これをkp回繰返した時の正電流源３２０から供給される電荷はIp kp Δt となる。比較器３４の正の入力側に存在する寄生容量Cp1を考慮すると、積算電圧は以下の式で表される。
Figure JPOXMLDOC01-appb-M000001
　負電流源３２１で積算する場合では、SW1、SW3を切断状態にして所定の時間ΔtのあいだSW2を接続状態にした後切断状態にすることを繰返す。クロス・バースイッチ３３のs11とs13およびs12とs14を接続し負電流源３２１と容量Coを接続した時の等価回路を図２（ｂ）に示す。SW2を接続状態にすることをkn回繰返した時では、負電流源３２１と容量Coを接続する前の電荷(Co+Cp1)Vo,0から負電流源３２１によってIn knΔt (In>0)の電荷が除去されるため、積算電圧は以下の式で表される。
Figure JPOXMLDOC01-appb-M000002
　したがって、正電流源３２０に接続した時の単位電圧Δt Ip/（Co+Cp1）と負電流源３２１に接続した時の単位電圧Δt In/(Co+Cp1)が分かれば、正電流源３２０に接続した回数kpと負電流源３２１に接続した回数knから積算電圧は算出できる。本実施形態ではIp>Inとして、正電流源３２０への接続時の単位電圧を正の単位電圧と記述し、負電流源への接続時を負の単位電圧と記述する。また、以下の説明では比較器のオフセット電圧を負（Vofc<0）として説明する。
　本実施形態の変換時では、変換制御部２２で変換制御処理を実行する。変換制御部の処理フローを図３に示す。オフセット極性判定ステップＳ１では、切替部３１のa10とc10を接続しSW3を接続した状態で比較信号を制御部２０でモニタしクロス・バースイッチ３３の接続を決定する。比較信号が低電位電圧の場合ではクロス・バースイッチ３３のs11とs13およびs12とs14を接続し、比較信号が高電位電圧の場合ではクロス・バースイッチ３３のs11とs14およびs12とs13を接続する。
　入力電圧比較ステップＳ２では、切替部３１のa10とb10を接続しSW3を接続して入力電圧と基準電圧Vrefを比較する。積算回数計測ステップＳ３では、入力電圧比較ステップＳ２の比較結果に基づいて正電流源３２０または負電流源３２１の使用を決定した後、SW3を切断し比較信号の状態変化をモニタすることで積算電圧が基準電圧Vrefとなるまでに要した変換積算回数kvを計測する。記憶ステップＳ４では変換積算回数kvを記憶する。
　校正時は、制御部２０に含まれる構成制御部２１が作用する。構成制御部２１は、容量Coに基準電圧Vrefに相当する単位電圧をプリチャージした後に、比較器３４の出力が反転するまでの単位電圧の積算回数を計測するオフセット計測処理部２１０と、入力電圧が基準電圧Vrefより大きい場合に、積算回数に所定回数を加算した過剰積算回数で正の単位電圧を加算して積算電圧を生成した後に該積算電圧が基準電圧Vrefより小さくまるまで負の単位電圧で減算して比較器３４の出力が反転するまでの積算回数である正負相関積算回数を計測する正負単位電圧相関計測処理部２１１と、単位電圧をリセットした後に、正の単位電圧を積算して比較器３４の出力が反転するまでの単位電圧の積算回数である単位電圧積算回数を計測する単位電圧計測処理部２１２とを備える。なお、校正時のクロス・バースイッチ３３の接続は、変換制御部２２で決定した接続状態を維持する。
　図４にオフセット計測処理部の処理フローを示す。基準電圧プリチャージステップＳ１１では切替部３１のa10とc10を接続した状態でSW3を接続・切断して容量Coに基準電圧Vrefに相当する電荷をプリチャージする。オフセット計測ステップＳ１２では、比較信号の状態変化をモニタすることで積算電圧が基準電圧を超えるまで積算し、はじめて基準電圧を超える積算回数より１回少ない積算回数であるオフセット積算回数koを計測する。記憶ステップＳ１３ではkoを記憶する。正電流源３２０を使用した時の正単位電圧をVGp、比較器３４のオフセット電圧をVofc、基準電圧Vrefとすると、積算電圧と基準電圧Vrefには以下の方程式が成立する。
Figure JPOXMLDOC01-appb-M000003
　式（３）の右辺のVGpδkoは基準電圧Vrefおよびオフセット電圧の和と比較信号が状態変化する直前の積算電圧の差を表し、δkoは０以上１未満の実数である。
　正負単位電圧相関計測処理は、入力電圧が基準電圧より大きい場合に実施する。図５に正負単位電圧相関計測処理部の処理フローを示す。基準電圧VrefプリチャージステップＳ２０で容量Coに基準電圧Vrefに相当する電荷をプリチャージした後、オフセット積算回数koに所定の積算回数keを加算した積算回数で積算する過剰積算ステップＳ２１を実施する。次に負積算計測ステップＳ２２において、比較信号の状態変化をモニタすることで積算電圧が基準電圧Vrefより小さくなるまで負単位電圧VGnで積算する。この処理により、負積算計測ステップＳ２２において積算電圧がはじめて基準電圧Vrefより小さくなる積算回数より１回少ない積算回数である正負相関積算回数kpを計測する。記憶ステップＳ２３ではkpを記憶する。正負単位電圧相関計測処理において積算電圧と基準電圧には以下の方程式が成立する。
Figure JPOXMLDOC01-appb-M000004
　式（４）の右辺のVGnδkpは基準電圧Vrefおよびオフセット電圧の和と比較信号が状態変化する直前の積算電圧の差を表し、δkpは０以上１未満の実数である。
　図６に単位電圧計測処理部の処理フローを示す。リセットステップＳ３０において容量Coの蓄積電荷をリセットする。この後、単位電圧計測ステップＳ３１において、比較信号の状態変化をモニタすることで積算電圧が基準電圧Vrefを超えるまで正の単位電圧で積算する。この処理により積算電圧がはじめて基準電圧より大きくなる積算回数より１回少ない積算回数である単位電圧積算回数kiを計測する。記憶ステップＳ３２ではkoを記憶する。単位電圧計測処理において積算電圧と基準電圧には以下の方程式が成立する。
Figure JPOXMLDOC01-appb-M000005
　式（５）の右辺のVGpδkiは基準電圧Vrefおよびオフセット電圧の和と比較信号が状態変化する直前の積算電圧の差を表し、δkiは０以上１未満の実数である。
　解析を容易にするためにko+δko=Ko、kp+δkp=Kp、ki+δki=Kiとし、式（３）と式（５）の差をとることにより以下のVGpの式を得る。
Figure JPOXMLDOC01-appb-M000006
　式（６）を式（３）に代入することにより以下のVofcの式を得る。
Figure JPOXMLDOC01-appb-M000007
　また、式（３）と式（４）からVGnの式を得る。
Figure JPOXMLDOC01-appb-M000008
　VGp、VGn、Vofcに含まれるδki、δkp、δkoは0以上1未満の実数であるが、具体的な値は不明である。このδki、δkp、δkoの不確かさのためVGp、VGn、Vofcのとり得る値は範囲を持つ。VGp、VGn、Vofcの校正値は、VGp、VGn、Vofcの範囲の中央値により決定する。式（６）をδki、δkoで偏微分すると以下の式を得る。
Figure JPOXMLDOC01-appb-M000009
　式（９）、式（１０）より、VGpはδkiに対しては単調減少であり、δkoに対しては単調増加である。したがって、VGpの範囲は以下の式で表される。
Figure JPOXMLDOC01-appb-M000010
　式（１１）よりVGpの中央値である校正値VGpcは以下のように得られる。
Figure JPOXMLDOC01-appb-M000011
　式（７）をδki、δkoで偏微分すると以下の式を得る。
Figure JPOXMLDOC01-appb-M000012
　式（１３）、式（１４）より、Vofcはδkiに対しては単調減少であり、δkoに対しては単調増加である。したがって、Vofcの範囲は以下の式で表される。
Figure JPOXMLDOC01-appb-M000013
　式（１５）よりVofcの中央値である校正値Vofccは以下のように得られる。
Figure JPOXMLDOC01-appb-M000014
　式（８）をδki、δkp、δkoで偏微分すると以下の式を得る。
Figure JPOXMLDOC01-appb-M000015
　式（１７）、式（１８）、式（１９）より、VGnはδki、δkp、δkoに対しては単調減少である。したがって、VGnの範囲は以下の式で表される。
Figure JPOXMLDOC01-appb-M000016
　式（２０）よりVGnの中央値である校正値VGncは以下のように得られる。
Figure JPOXMLDOC01-appb-M000017
　以上の説明で示したように校正状態におけるオフセット計測処理、正負単位電圧相関計測処理、単位電圧計測処理により、単位電圧VGp、VGnおよび比較器３４のオフセット電圧Vofcの校正値であるVGpc、VGnc、Vofccを得ることができる。
　図３で示した変換制御部２２の処理フローにより、入力電圧VinがVref-Vofc>Vinの場合のVinと変換積算回数kvの関係は以下の式で表される。
Figure JPOXMLDOC01-appb-M000018
　式（２２）でVGpδkvは基準電圧Vrefおよびオフセット電圧の和と比較信号が状態変化する直前の積算電圧の差を表し、δkvは０以上１未満の実数である。このδkvの不確かさのためVinのとり得る値は範囲を持つ。Vinの変換値はVinの範囲の中央値により決定する。Vinの範囲は式（２３）となりVinの変換値Vincは式（２４）で表される。
Figure JPOXMLDOC01-appb-M000019
　また、入力電圧VinがVref-Vofc<Vinの場合のVinと変換積算回数kvの関係は以下の式で表される。
Figure JPOXMLDOC01-appb-M000020
　式（２５）でVGncδkvは基準電圧Vrefおよびオフセット電圧の和と比較信号が状態変化する直前の積算電圧の差を表し、δkvは０以上１未満の実数である。このδkvの不確かさのためVinのとり得る値は範囲を持つ。Vinの変換値はVinの範囲の中央値により決定する。Vinの範囲は式（２６）となりVinの変換値Vincは式（２７）で表される。
Figure JPOXMLDOC01-appb-M000021
　図３で示した変換制御部２２の処理により、校正状態で得た校正値VGpc、VGnc、Vofccを用いて入力電圧の変換値Vincを得ることができる。
　上述ではVofc<0の場合で説明したが、Vofc>0の場合では変換制御部２２によりクロス・バースイッチ３３の11とs14およびs12とs13を接続した状態となる。この接続により、比較器３４の入力では基準電圧Vrefとオフセット電圧の和と積算電圧を比較することとなるため、Vofc>0であっても上述と同じ変換時と校正時で校正した変換値Vincを求めることができる。
　以上の説明で示した実施形態により、比較器３４のオフセットや積算単位を構成する容量Co等が経時変化により変動しても、比較器３４のオフセットとＤＡコンバータのアナログ値出力部である積算部３２の校正が可能であり長期安定性の高いＡＤコンバータ１００を提供できる。
　（変形例１）
　図７は、第１実施形態の積算部３２を変形したＡＤコンバータ２００の機能ブロック図を示す図である。図７に示す変形例１のＡＤコンバータ２００は、ＡＤコンバータ１００に対して積算部５２と構成制御部４１を備える点で異なる。
　積算部５２は、入力電圧が基準電圧Vrefより大きい場合に入力電圧とベース電圧の差を初期値として保持する処理により、入力電圧の範囲を電源電圧からグランドまでとできる。積算部５２は、蓄積した電荷により積算電圧を発生させる容量Coと、ベース電圧Vbsを出力するベース電圧部５２１と、入力電圧とベース電圧Vbsの差を容量Coに保持する時に接続を切替える差分演算部５２０と、積算電圧を増加させる時に使用する正電流源３２０と、積算電圧を減少させる時に使用する負電流源３２１と、容量Coと正電流源３２０を接続・切断するSW1と、容量Coと負電流源３２１を接続・切断するSW2と、容量Coに初期値を与える時に接続するSW3とを有する。また、積算部５２での正電流源３２０の電流の大きさは負電流源３２１の電流の大きさより大きく、正電流源３２０と負電流源３２１を使用した時の単位電圧をそれぞれ粗調整正単位電圧と微調整負単位電圧と記述する。
　図８に変換時において、入力電圧Vinとベース電圧Vbsの差をとる時の等価回路を示す。Cpは配線、クロス・バースイッチ３３と比較器３４入力の寄生容量を表す。入力電圧が基準電圧Vrefより大きい場合では、変換時において切替部３１のa10とb10を接続しSW3を接続した時に差分演算部５２０のa20とc20を接続する。この時等価回路は図８（ａ）となる。次にSW3を切断した後、差分演算部５２０のa20とb20を接続する（図８（ｂ））。図８（ａ）と（ｂ）で容量CoとCpに蓄積されている電荷は保存されるため以下の式（２８）が成立し、積算開始前の初期値の電圧Vo,0は式（２９）で表される。
Figure JPOXMLDOC01-appb-M000022
　Vbsを適切に設定することにより、入力電圧Vinが正電流源３２０の出力端子の電圧範囲外でも、Vo,0を正電流源３２０の出力端子の電圧範囲内にすることができる。しかし、実際のVinとVo,0の差分電圧はVbs Co/(Co+Cp)となり寄生容量により予測できないため、校正が必要となる。本実施形態では校正時において図９に示す処理によりVbs Co/(Co+Cp)を校正する。
　差分電圧Vbs Co/(Co+Cp)の校正では、切替部３１のa10とd10を接続しSW3を接続する。このとき差分演算部５２０はa20とb20を接続する（図９（ａ））。次にSW3を切断した後差分演算部５２０のa20とc20を接続する（図９（ｂ））。図９（ａ）と（ｂ）の前後で容量CoとCpに蓄積されている電荷には電荷保存則が成立するため式（３０）が成立し、Vo,0は式（３１）で表されるように、差分電圧と等しくなる。
Figure JPOXMLDOC01-appb-M000023
　この後で積算電圧が基準電圧Vrefと等しくなるまでの積算回数を計測することにより差分電圧を校正できる。
　本積算部５２での変換状態で実施される変換制御部２２の処理フローを図１０に示す。オフセット極性判定ステップＳ４０と入力電圧比較ステップＳ４１は図１の実施形態と同じであるため説明を割愛する。入力電圧比較ステップＳ４１において入力電圧が基準電圧より大きいと判定した場合では、差分演算ステップＳ４２に遷移する。差分演算ステップＳ４２では図８で説明した処理を実施し積算部５２の初期値を入力電圧から差分電圧を差し引いた電圧とする。入力電圧比較ステップＳ４１において入力電圧が基準電圧Vrefより小さいと判定した場合では、入力電圧が積算部５２の初期値となる。
　増減積算回数計測ステップＳ４３では、はじめに粗調整正単位電圧VGpで積算し積算電圧が基準電圧Vrefと比較器３４のオフセット電圧の和を超えたら微調整負単位電圧VGnで積算する。図１１に積算電圧と積算回数の関係を示す。kvc+1回目の粗調整正単位電圧での積算で基準電圧とオフセット電圧の和<積算電圧となったとすると、kvcを粗調整積算回数と定義する。また、微調整負単位電圧で積算を開始してからkvf+1回目で基準電圧Vrefとオフセット電圧の和>積算電圧となったとすると、kvfを微調整積算回数と定義する。記憶ステップＳ４４ではkvcとkvfを記憶する。入力電圧VinがVref-Vofc>Vinの場合のVinと粗調整積算回数kvcおよび微調整積算回数kvfの関係は以下の式で表される。
Figure JPOXMLDOC01-appb-M000024
　式（３２）でVGnδkvは基準電圧Vrefおよびオフセット電圧の和と比較信号が状態変化する直前の積算電圧の差を表し、δkvは０以上１未満の実数である。
　また、入力電圧VinがVref-Vofc<Vinの場合のVinとkvcおよびkvfの関係は以下の式で表される。
Figure JPOXMLDOC01-appb-M000025
　校正時においては、オフセット計測処理、正負単位電圧相関計測処理、差分電圧計測処理、単位電圧計測処理を、それぞれオフセット計測処理部２１０、正負単位電圧相関計測処理部２１１、差分電圧計測処理部４１０、単位電圧計測処理部２１２で実施する。クロス・バースイッチ３３の接続に関しては変換制御部２２で決定した接続状態を維持する。オフセット計測処理は、図４での処理フローのオフセット計測ステップにおいて、はじめに粗調整正単位電圧で積算し積算電圧が基準電圧Vrefと比較器３４のオフセット電圧の和を超えたら微調整負単位電圧で積算することが、図１の実施形態でのオフセット計測処理と異なる。ko2+1回目の粗調整正単位電圧での積算で基準電圧Vrefとオフセット電圧の和<積算電圧となったとすると、ko2を粗調整オフセット積算回数と定義する。また、微調整負単位電圧で積算を開始してからko1+1回目で基準電圧Vrefとオフセット電圧の和>積算電圧となったとすると、ko1を微調整オフセット積算回数と定義する。基準電圧Vrefおよびオフセット電圧の和と積算電圧には以下の方程式が成立する。　
Figure JPOXMLDOC01-appb-M000026
　正負単位電圧相関計測処理は、積算回数計測ステップＳ３が増減積算回数計測ステップＳ４３になること以外は図１の実施形態での処理と同じであるため説明を割愛する。図１の実施形態では、入力電圧が基準電圧Vrefより大きい場合に正負単位電圧相関計測処理を実施したが、図７の積算部５２を使用した場合では入力電圧の大きさに関わらず実施する。積算電圧と基準電圧Vrefの関係式は式（４）のkoをko2とした以下の式となる。
Figure JPOXMLDOC01-appb-M000027
　差分電圧計測処理部での処理フローを図１２に示す。差分電圧チャージステップＳ５０では式（３０）と式（３１）の説明で記述した処理を実施する。増減積算回数計測ステップＳ５１は、変換制御部２２の処理フローでの増減積算回数計測ステップＳ４３と同じである。ks2+1回目の粗調整正単位電圧での積算で基準電圧Vrefとオフセット電圧の和<積算電圧となったとすると、ks2を粗調整差分電圧積算回数と定義する。また、微調整負単位電圧で積算を開始してからks1+1回目で基準電圧Vrefとオフセット電圧の和>積算電圧となったとすると、ks1を微調整差分電圧積算回数と定義する。基準電圧Vrefおよびオフセット電圧の和、差分電圧Vsと積算電圧には以下の式（３６）が成立する。ここでVsは式（３１）と等価である。
Figure JPOXMLDOC01-appb-M000028
　記憶ステップＳ５２ではks2とks1を記憶する。差分電圧計測処理は入力電圧が基準電圧より低い場合は実施しなくてもよい。
　単位電圧計測処理は、積算回数計測ステップが増減積算回数計測ステップになること以外は図１の実施形態での処理と同じである。ki2+1回目の粗調整正単位電圧での積算で基準電圧Vrefとオフセット電圧の和<積算電圧となったとすると、ki2を粗調整単位電圧積算回数と定義する。また、微調整負単位電圧で積算を開始してからki1+1回目で基準電圧Vrefとオフセット電圧の和>積算電圧となったとすると、ki1を微調整単位電圧積算回数と定義する。基準電圧Vrefおよびオフセット電圧の和、積算電圧には以下の式（３７）が成立する。
Figure JPOXMLDOC01-appb-M000029
　表記を簡単にするためにkvf+δkv=Kv、ko1+δko=Ko、kp+δkp=Kp、ki1+δki=Ki、ks1+δks=Ksとし、式（３４）と式（３５）の差をとることにより以下の式を得る。
Figure JPOXMLDOC01-appb-M000030
　式（３５）と式（３２）の差をとり式（３６）を代入することでVGnとVGpの式を得る。
Figure JPOXMLDOC01-appb-M000031
　Vref-Vofc>Vinの場合では、式（３７）と式（３２）の差をとり式（３９）と式（４０）を代入すると以下の式を得る。
Figure JPOXMLDOC01-appb-M000032
　式（４１）に含まれるδkv、δki、δkp、δkoは0以上1未満の実数であるが、具体的な値は不明である。このδkv、δki、δkp、δkoの不確かさのためVinのとり得る値は範囲を持つ。Vinの校正値は、Vinの範囲の中央値により決定する。式（４１）をδkv、δki、δko、δkpで偏微分すると以下の式を得る。
Figure JPOXMLDOC01-appb-M000033
　式（４２）、式（４３）、式（４５）より、Vinはδkiとδkoに対して単調減少であり、δkvに対して単調増加である。式（４４）より(Ki-Ko)(ki2-kvc)<(Ki-Kv)(ki2-ko2)の場合ではVinはδkpに対して単調増加である。このためVinの範囲は以下の式で表される。
Figure JPOXMLDOC01-appb-M000034
　式（４６）よりVinの中央値である校正値Vincは以下のように得られる。
Figure JPOXMLDOC01-appb-M000035
　(Ki-Ko)(ki2-kvc)>(Ki-Kv)(ki2-ko2)の場合ではVinはδkpに対して単調減少であるためVinの範囲は以下の式で表される。
Figure JPOXMLDOC01-appb-M000036
　式（４６）よりVinの中央値である校正値Vincは以下のように得られる。
Figure JPOXMLDOC01-appb-M000037
　Vref-Vofc<Vinの場合では、式（３７）と式（３６）の差をとり以下の式を得る。
Figure JPOXMLDOC01-appb-M000038
　式（３７）と式（３３）の差をとり以下の式を得る。
Figure JPOXMLDOC01-appb-M000039
　式（５０）と式（５１）の和をとり式（３９）と式（４０）を代入すると以下の式を得る。
Figure JPOXMLDOC01-appb-M000040
　式（５２）をδkv、δki、δko、δkp、δksで偏微分すると以下の式を得る。
Figure JPOXMLDOC01-appb-M000041
　式（５３）、式（５４）、式（５５）、式（５７）より、Vinはδkiとδkoに対して単調減少であり、δkvとδksに対して単調増加である。∂Vin/∂(δkp)>0の場合ではVinはδkpに対して単調増加であるためVinの範囲は以下の式で表される。
Figure JPOXMLDOC01-appb-M000042
　式（５８）よりVinの中央値である校正値Vincは以下のように得られる。
Figure JPOXMLDOC01-appb-M000043
　∂Vin/∂(δkp)<0の場合ではVinはδkpに対して単調減少であるためVinの範囲は以下の式で表される。
Figure JPOXMLDOC01-appb-M000044
　式（６０）よりVinの中央値である校正値Vincは以下のように得られる。
Figure JPOXMLDOC01-appb-M000045
　以上説明したように、変形例１のＡＤコンバータ２００は、積算部５２を含む積算変換部５０と、差分電圧計測処理部４１０を含む校正制御部４１とを備える。
　積算部５２は、単位電圧の中で絶対値の最も大きな粗調整正単位電圧VGp2と、該粗調整正単位電圧VGp2よりも絶対値の小さな微調整正単位電圧VGp1と、容量Coに、入力電圧とベース電圧部５２１が生成する所定のベース電圧との差分の電圧を充電する差分演算部５２０とを備える。
　校正制御部４１は、粗調整正単位電圧VGp2を積算した積算電圧が基準電圧Vrefと比較器３４のオフセット電圧との和の電圧を越えたら、該積算電圧を更に微調整正単位電圧VGp1で積算する差分電圧計測処理部４１０を備える。
　これにより、比較器３４のオフセットや積算単位を構成する容量Co等が経時変化により変動しても、校正時と変換時で得た積算回数を用いて入力電圧の変換値Vincが得られ長期安定性の高いＡＤコンバータを提供できる。
　〔第２実施形態〕
　図１３は、本発明の第２実施形態に係るＡＤコンバータ３００の構成例を示す機能ブロック図である。図１３に示すＡＤコンバータ３００は、負電流源３２１を具備しない積算変換部７０を備える点で第１の実施例と異なる。図１３は、1種の電流値（正電流源３２０）で2種の単位電圧を生成しているが、2種以上の電流値で生成した2種以上の単位電圧を積算するようにしても良い。
　積算変換部７０は、入力電圧が基準電圧より大きい場合に入力電圧とベース電圧の差を初期値として保持する処理により入力電圧の範囲を電源電圧からグランドまでとでき、容量Coとグランド間に抵抗部７２０を設けることにより正電流源３２０のみで粗調整と微調整を可能にしている。
　積算部７２は、蓄積した電荷により積算電圧を発生させる容量Coと、ベース電圧Vbsを出力するベース電圧部５２１と、入力電圧とベース電圧の差を容量Coに保持する時に接続を切替える差分演算部５２０と、容量Coの電流源に接続される端子とは別の端子をグランドに接続する時に容量Coとグランド間に接続する抵抗部７２０と、粗調整正単位電圧と微調整正単位電圧を発生させる正電流源３２０と、容量Coと正電流源３２０を接続・切断するSW1と、容量Coに初期値を与える時に接続するSW3とを有する。
　入力電圧Vinとベース電圧Vbsの差をとる時の動作は図７に示した積算部５２と同じなため説明を割愛する。
　積算部７２で変換時において実施される変換制御部２２の処理フローを図１４に示す。図７に示した積算部５２の第１の変形例での変換制御部２２の処理フロー（図１０）とは、粗調・微調切替積算回数計測ステップＳ６３を用いるところが異なる。粗調・微調切替積算回数計測ステップＳ６３では、はじめに粗調整正単位電圧VGp2で積算した後、微調整正単位電圧VGp1で積算する。粗調整正単位電圧VGp2と微調整正単位電圧VGp1での正電流源の電流値をそれぞれI2、I1とする。図１５（ａ）と（ｂ）に本積算部７２での積算電圧および電流値と積算回数kの関係を示す。VGp2で積算している時では、正電流源３２０からI2の電流が容量Coだけでなく抵抗部にも流れる。抵抗部の抵抗をRgとするとI2の電流が流れている瞬間では積算電圧にRg I2の電圧が重畳している。I2の電流が流れなくなった時では抵抗部７２０で生じる電圧がゼロになるため、積算電圧は式（１）に従う。本積算部７２では、正電流源３２０からVGp2を生じさせる電流が流れているときの積算電圧に抵抗部７２０で生じる電圧が重畳しているときの電圧が基準電圧Vrefとオフセット電圧の和を超えたら、VGp1を生じさせる電流に正電流源３２０の電流を切替える。kvc回目のVGp2での積算で基準電圧Vrefとオフセット電圧の和<積算電圧となったとすると、kvcを粗調整積算回数と定義する。また、VGp1で積算を開始してからkvf+1回目で基準電圧Vrefとオフセット電圧の和<積算電圧となったとすると、kvfを微調整積算回数と定義する。記憶ステップＳ６４ではkvcとkvfを記憶する。入力電圧VinがVref-Vofc>Vinの場合のVinと粗調整積算回数kvcおよび微調整積算回数kvfの関係は以下の式で表される。
Figure JPOXMLDOC01-appb-M000046
　式（６２）でVGp1δkvは基準電圧およびオフセット電圧の和と比較信号が状態変化する直前の積算電圧Vrefの差を表し、δkvは０以上１未満の実数である。
　また、入力電圧VinがVref-Vofc<Vinの場合のVinとkvcおよびkvfの関係は以下の式で表される。
Figure JPOXMLDOC01-appb-M000047
　校正時では、オフセット計測処理、単位電圧相関計測処理、差分電圧計測処理、単位電圧計測処理を、それぞれオフセット計測処理部、単位電圧相関計測処理部、差分電圧計測処理部、単位電圧計測処理部で実施する。オフセット計測処理で図７の積算部５２の第１の変形例との異なる個所は、増減積算回数計測ステップが粗調・微調切替積算回数計測ステップとなることである。ko2回目のVGp2での積算で基準電圧とオフセット電圧の和<積算電圧となったとすると、ko2を粗調整オフセット積算回数と定義し、VGp1で積算を開始してからko1+1回目で基準電圧とオフセット電圧の和<積算電圧となったとすると、ko1を微調整オフセット積算回数と定義する。積算電圧と基準電圧の関係式は以下で表される。
Figure JPOXMLDOC01-appb-M000048
　単位電圧相関計測処理の処理フローを図１６に示す。基準電圧プリチャージステップＳ７０は、図１の実施形態や図７の積算部５２の第１の変形例と同じなため説明を割愛する。予備積算ステップＳ７１ではオフセット計測処理で得られた粗調整オフセット積算回数ko2より１回少ない積算回数でVGp2を用いて積算する。この後、微調整積算回数ステップＳ７２で基準電圧Vrefとオフセット電圧の和>積算電圧となるまでVGp1で積算する。kp+1回目のVGp1での積算で基準電圧Vrefとオフセット電圧の和>積算電圧となったとすると、kpを正相関積算回数と定義する。積算電圧と基準電圧Vrefの関係式は以下で表される。
Figure JPOXMLDOC01-appb-M000049
　差分電圧計測処理と単位電圧計測処理で図７の積算部５２の第１の変形例との異なる個所は、増減積算回数計測ステップが粗調・微調切替積算回数計測ステップとなることである。差分電圧計測処理において、ks2回目の粗調整正単位電圧での積算で基準電圧Vrefとオフセット電圧の和<積算電圧となったとすると、ks2を粗調整差分電圧積算回数と定義し、微調整正単位電圧で積算を開始してからks1+1回目で基準電圧Vrefとオフセット電圧の和<積算電圧となったとすると、ks1を微調整差分電圧積算回数と定義する。
　単位電圧計測処理において、ki2回目の粗調整正単位電圧での積算で基準電圧Vrefとオフセット電圧の和<積算電圧となったとすると、ki2を粗調整単位電圧積算回数と定義し、微調整正単位電圧で積算を開始してからki1+1回目で基準電圧Vrefとオフセット電圧の和<積算電圧となったとすると、ki1を微調整単位電圧積算回数と定義する。それぞれ、基準電圧Vrefと積算電圧の関係は以下の式で表される。
Figure JPOXMLDOC01-appb-M000050
　差分電圧計測処理は入力電圧が基準電圧より低い場合は実施しなくてもよい。
　表記を簡単にするためにkvf+δkv=Kv、ko1+δko=Ko、kp+δkp=Kp、ki1+δki=Ki、ks1+δks=Ksとし、式（６４）と式（６５）の差をとることにより以下の式を得る。
Figure JPOXMLDOC01-appb-M000051
　式（６５）と式（６３）の差をとり式（６６）を代入すると以下の式を得る。
Figure JPOXMLDOC01-appb-M000052
　Vref-Vofc>Vinの場合では、式（６７）と式（６２）の差をとり式（６８）、式（６９）を代入すると以下の式を得る。
Figure JPOXMLDOC01-appb-M000053
　式（７０）に含まれるδkv、δki、δkp、δkoは0以上1未満の実数であるが、具体的な値は不明である。このδkv、δki、δkp、δkoの不確かさのためVinのとり得る値は範囲を持つ。Vinの校正値は、Vinの範囲の中央値により決定する。式（７０）をδkv、δki、δko、δkpで偏微分すると以下の式を得る。
Figure JPOXMLDOC01-appb-M000054
　式（７１）、式（７２）、式（７４）より、Vinはδkvに対して単調減少であり、δkiとδkoに対して単調増加である。∂Vin/∂(δkp)>0の場合ではVinはδkpに対して単調増加であるためVinの範囲は以下の式で表される。
Figure JPOXMLDOC01-appb-M000055
　式（７５）よりVinの中央値である校正値Vincは以下のように得られる。
Figure JPOXMLDOC01-appb-M000056
　∂Vin/∂(δkp)<0の場合ではVinはδkpに対して単調減少であるためVinの範囲は以下の式で表される。
Figure JPOXMLDOC01-appb-M000057
　式（７５）よりVinの中央値である校正値Vincは以下のように得られる。
Figure JPOXMLDOC01-appb-M000058
　Vref-Vofc>Vinの場合では、式（６７）と式（６３）の差をとると以下の式を得る。
Figure JPOXMLDOC01-appb-M000059
　また、式（６７）と式（６６）の差を取ると以下の式を得る。
Figure JPOXMLDOC01-appb-M000060
　式（７９）と式（８０）の和をとって式（６８）、式（６９）を代入すると以下の式を得る。
Figure JPOXMLDOC01-appb-M000061
　式（８１）をδks、δkv、δki、δko、δkpで偏微分すると以下の式を得る。
Figure JPOXMLDOC01-appb-M000062
　式（８２）、式（８３）、式（８４）、式（８６）より、Vinはδkvとδksに対して単調減少であり、δkiとδkoに対して単調増加である。∂Vin/∂(δkp)>0の場合ではVinはδkpに対して単調増加であるためVinの範囲は以下の式で表される。
Figure JPOXMLDOC01-appb-M000063
　式（８７）よりVinの中央値である校正値Vincは以下のように得られる。
Figure JPOXMLDOC01-appb-M000064
　∂Vin/∂(δkp)<0の場合ではVinはδkpに対して単調減少であるためVinの範囲は以下の式で表される。
Figure JPOXMLDOC01-appb-M000065
　式（８７）よりVinの中央値である校正値Vincは以下のように得られる。
Figure JPOXMLDOC01-appb-M000066
　以上説明したように、第２実施形態に係るＡＤコンバータ３００は、積算部７２を含む積算変換部７０と、単位電圧相関計測処理部６１０を含む校正制御部６１とを備える。
　積算変換部７０は、単位電圧を保持する容量Coに、変換時は入力電圧を接続させ、校正時は基準電圧Vref又は接地電圧を接続させる切替部３１と、変換時は容量Coに入力電圧を保持させた後に、容量Coを大きさの異なる複数の電流の何れかで充電して積算電圧を生成する正電流源３２０と、容量Coの正電流源３２０と反対側の端に、所定のベース電圧を生成するベース電圧部５２１、又は接地電圧に接続された抵抗部７２０を接続させる差分演算部５２０とを備える積算部７２と、基準電圧Vrefを一方の出力端に出力し、積算電圧を他方の出力端に出力する場合と、基準電圧Vrefを他方の出力端に出力し、積算電圧を一方の出力端に出力する場合とを切り替えるクロス・バースイッチ３３と、一方の出力端と負入力端を接続し、他方の出力端と正入力端を接続させ正入力端の電圧が負入力端の電圧を越えた場合に比較信号を出力する比較器３４とを備える。
　校正制御部６１は、絶対値の大きな正の電流で生成した単位電圧である粗調整正単位電圧で積算した積算電圧が基準電圧Vrefと比較器３４のオフセット電圧の和を越えたら、積算電圧を粗調整正単位電圧よりも絶対値の小さな微調整正単位電圧で積算する単位電圧相関計測処理部６１０を備える。
　これにより、比較器３４のオフセットや積算単位を構成する容量Co等が経時変化により変動しても、校正時と変換時で得た積算回数を用いて入力電圧の変換値Vincが得られ長期安定性の高いＡＤコンバータを提供できる。
　上述の本積算部７２の動作では１回の積算で正電流源３２０の電流の出力と停止を行ったが、比較器３４で基準電圧Vrefとオフセット電圧の和>積算電圧となるまで正電流源３２０の電流を継続して出力する処理でもよい。また、粗調整単位電圧の場合ではオフセット電圧の和>積算電圧となるまで正電流源３２０の電流を継続して出力し、微調整単位電圧の場合では１回の積算で正電流源３２０の電流の出力と停止の処理を行ってもよい。さらには、微調整単位電圧の場合ではオフセット電圧の和>積算電圧となるまで正電流源３２０の電流を継続して出力し、粗調整単位電圧の場合では１回の積算で正電流源３２０の電流の出力と停止の処理を行ってもよい。
　（変形例２）
　図１７は、本発明の第２実施形態に係るＡＤコンバータ３００を変形した変形例２の機能ブロック図を示す図である。図１７に示すＡＤコンバータ４００は、積算変換部８０を備える点でＡＤコンバータ３００と異なる。積算変換部８０はしきい値電圧部８０１を備える。
　図１３のブロック図では比較器３４で基準電圧と積算電圧を比較したが、本実施例では任意のしきい値電圧およびオフセット電圧の和と積算電圧を比較する。この処理のため積算変換部８０にしきい値電圧部８０１を設けている。しきい値電圧部８０１以外の積算変換部８０の構成は第２実施形態（図１３）と同じである。
　制御部６０の処理も第２実施形態と同様に、変換時では変換制御部６０で変換制御処理を実施し、校正時ではオフセット計測処理、単位電圧相関計測処理、差分電圧計測処理、単位電圧計測処理を、それぞれオフセット計測処理部２１０、単位電圧相関計測処理部６１０、差分電圧計測処理部４１０、単位電圧計測処理部２１２で実施する。
　変換制御処理において得られる積算電圧と基準電圧Vrefの関係式は、比較器３４でしきい値電圧Vtおよびオフセット電圧の和と積算電圧を比較するため以下の式となる。
Figure JPOXMLDOC01-appb-M000067
　式（９１）がVt-Vofc>Vinの場合の関係式であり、式（９２）がVt-Vofc>Vinの場合の関係式である。
　オフセット計測処理、単位電圧相関計測処理、差分電圧計測処理、単位電圧計測処理において積算電圧と基準電圧Vrefの関係式はそれぞれ以下の式となる。
Figure JPOXMLDOC01-appb-M000068
　差分電圧計測処理は入力電圧が基準電圧より低い場合は実施しなくてもよい。
　表記を簡単にするためにkvf+δkv=Kv、ko1+δko=Ko、kp+δkp=Kp、ki1+δki=Ki、ks1+δks=Ksとし、式（９３）と式（９４）の差をとることにより以下の式を得る。
Figure JPOXMLDOC01-appb-M000069
　式（９６）と式（９３）の差をとって式（９７）を代入すると以下の式を得る。
Figure JPOXMLDOC01-appb-M000070
　Vt-Vofc>Vinの場合では、式（９６）と式（９１）の差をとり、式（９７）および式（９８）を代入すると以下の式を得る。
Figure JPOXMLDOC01-appb-M000071
　Vt-Vofc<Vinの場合では、式（９６）および式（９２）の差と式（９６）および式（９５）の差との和をとり、式（９７）および式（９８）を代入すると以下の式を得る。
Figure JPOXMLDOC01-appb-M000072
　式（９９）は式（７0）と、式（１００）は式（８１）同じであるため、本実施形態においても第２実施形態と同様の演算によりVinの範囲の中央値である入力電圧の変換値Vincを得ることができる。
　以上説明したように、変形例２のＡＤコンバータ４００は、しきい値電圧部８０１を含む積算変換部８０を備える。
　ＡＤコンバータ４００は、校正のための測定器を必要としない自己校正機能付きＡＤコンバータであって、基準電圧を生成する基準電圧部１０と、積算電圧の変化量の単位である2つ以上の単位電圧を有し、変換時においては入力電圧を初期値とした積算電圧が所定のしきい値電圧を越えるまで2つ以上の単位電圧の何れか一つの単位電圧を積算する積算変換部８０と、校正時に2つ以上の単位電圧と比較器３４のオフセット電圧を校正する校正制御部６１と、変換時に比較器３４のオフセット電圧の極性を判定した後に、入力電圧をデジタル値に変換する変換制御部２２とを有する制御部６０とを備える。
　これにより、比較器３４のオフセットや積算単位を構成する容量Co等が経時変化により変動しても、校正時と変換時で得た積算回数を用いて入力電圧の変換値Vincが得られ長期安定性の高いＡＤコンバータを提供できる。
　（変形例３）
　図１８は、本発明の第２実施形態を変形した変形例３の機能ブロック図を示す図である。
　本変形例３では、しきい値電圧Vtおよび基準電圧Vrefの差としきい値電圧Vtおよび差分電圧Vsの差を比較器３４のオフセット電圧Vofcより十分大きく設定した場合でかつ積算部７２を使用した場合に適用できる。
　第２実施形態（図１３）および変形例２（図１７）では粗調整単位電圧の符号が正であるため、積算の初期値は積算の終点であるしきい値電圧とオフセット電圧の和や差より低い必要がある。式（９１）から式（９６）では左辺のVt-Vofcより低い電圧を初期値とする必要がある。したがって、Vt-Vofc >VrefかつVt-Vofc>Vsとなるように、すなわちVt-Vref>VofcかつVt-Vs>VofcとなるようにVt、Vref、Vsを設定すればよい。
　本変形例３ではオフセットの極性を判定する処理が不要なため、変換時は変換制御部２２が変換制御処理を実施する。変換制御部２２の処理フローは図１９に示すように、図３に示すフローから極性判定ステップＳ１を除いたフローとなる。校正時の処理は、図１７のブロック図での説明と同じなため割愛する。
　以上説明したように、変形例３のＡＤコンバータ５００は、しきい値電圧部８０１を含む積算変換部９０を備える。
　積算変換部９０は、単位電圧を保持する容量Coに、変換時は入力電圧を接続させ、校正時は基準電圧Vref又は接地電圧を接続させる切替部３１と、変換時は、容量Coに入力電圧を保持させた後に、該保持させた電圧に2つ以上の単位電圧の何れか一つを積算して積算電圧を生成し、校正時は、容量Coに基準電圧又は接地電圧を保持させた後に、該保持させた電圧に2つ以上の単位電圧の何れか一つを積算して積算電圧を生成する積算部７２と、しきい値電圧を生成するしきい値電圧部８０１と、しきい値電圧を負入力端に積算電圧を正入力端にそれぞれ接続させ、積算電圧がしきい値電圧を越えた場合に比較信号を出力する比較器３４とを備える。
　変形例３によれば、比較器３４のオフセットや積算単位を構成する容量Co等が経時変化により変動しても、校正時と変換時で得た積算回数を用いて入力電圧の変換値Vincが得られ長期安定性の高いＡＤコンバータを提供できる。
１０：基準電圧部
２０，４０，６０：制御部
２１，４１：校正制御部
２２：変換制御部
３０，５０：積算変換部
３１：切替部
３２，５２，７２：積算部
３３：クロス・バースイッチ
３４：比較器
１００，２００，３００，４００，５００：自己校正機能付きＡＤコンバータ
２１０：オフセット計測処理部
２１１：正負単位電圧相関計測処理部
２１２：単位電圧計測処理部
３２０：正電流源
３２１：負電流源
４１０：差分電圧計測処理部
５２０：差分演算部
５２１：ベース電圧部
６１０：単位電圧相関計測処理部
７２０：抵抗部
８０１：しきい値電圧部
 

Claims (7)

  1. 　校正のための測定器を必要としない自己校正機能付きＡＤコンバータであって、
    　基準電圧を生成する基準電圧部と、
    　積算電圧の変化量の単位である2つ以上の単位電圧を有し、変換時においては入力電圧を初期値とした前記積算電圧が前記基準電圧を越えるまで前記2つ以上の単位電圧の何れか一つの単位電圧を積算する積算変換部と、
    　校正時に前記2つ以上の単位電圧と比較器のオフセット電圧を校正する校正制御部と、変換時に前記比較器のオフセット電圧の極性を判定した後に、入力電圧をデジタル値に変換する変換制御部とを有する制御部と
    　を備える自己校正機能付きＡＤコンバータ。
  2. 　前記積算変換部は、
    　前記単位電圧を保持する容量に、変換時は入力電圧を接続させ、校正時は前記基準電圧又は接地電圧を接続させる切替部と、
    　変換時は容量に入力電圧を保持させた後に、該保持させた電圧に前記2つ以上の単位電圧の何れか一つを積算して積算電圧を生成し、校正時は前記容量に前記基準電圧又は接地電圧を保持させた後に、該保持させた電圧に前記2つ以上の単位電圧の何れか一つを積算した積算電圧を生成する積算部と、
    　前記基準電圧を一方の出力端に出力し前記積算電圧を他方の出力端に出力する場合と、前記基準電圧を他方の出力端に出力し前記積算電圧を一方の出力端に出力する場合とを切り替えるクロス・バースイッチと、
    　前記一方の出力端と負入力端を接続し、前記他方の出力端と正入力端を接続させ前記正入力端の電圧が前記負入力端の電圧を越えた場合に比較信号を出力する前記比較器と
    　を備えることを特徴とする請求項１に記載の自己校正機能付きＡＤコンバータ。
  3. 　前記校正制御部は、
    　容量に前記基準電圧に相当する単位電圧をプリチャージした後に、前記比較器の出力が反転するまでの前記単位電圧の積算回数を計測するオフセット計測処理部と、
    　前記入力電圧が前記基準電圧より大きい場合に、前記積算回数に所定回数を加算した過剰積算回数で正の単位電圧を加算して積算電圧を生成した後に該積算電圧が前記基準電圧より小さくまるまで負の単位電圧で減算して前記比較器の出力が反転するまでの積算回数である正負相関積算回数を計測する正負単位電圧相関計測処理部と、
    　前記単位電圧をリセットした後に、前記正の単位電圧を積算して前記比較器の出力が反転するまでの前記単位電圧の積算回数である単位電圧積算回数を計測する単位電圧計測処理部と
    　を備えることを特徴とする請求項１又は２に記載の自己校正機能付きＡＤコンバータ。
  4. 　前記積算部は、
    　前記単位電圧の中で絶対値の最も大きな粗調整正単位電圧と、
    　該粗調整正単位電圧よりも絶対値の小さな微調整正単位電圧と、
    　前記容量に、入力電圧とベース電圧部が生成する所定のベース電圧との差分の電圧を充電する差分演算部と
    　を備え、
    　前記校正制御部は、
    　前記粗調整正単位電圧を積算した積算電圧が前記基準電圧と前記比較器のオフセット電圧との和の電圧を越えたら、該積算電圧を更に前記微調整正単位電圧で積算する差分電圧計測処理部を
    　備えることを特徴とする請求項２に記載の自己校正機能付きＡＤコンバータ。
  5. 　前記積算変換部は、
    　前記単位電圧を保持する容量に、変換時は入力電圧を接続させ、校正時は前記基準電圧又は接地電圧を接続させる切替部と、
    　変換時は前記容量に入力電圧を保持させた後に、前記容量を大きさの異なる複数の電流の何れかで充電して積算電圧を生成する正電流源と、前記容量の前記正電流源と反対側の端に、所定のベース電圧を生成するベース電圧部、又は接地電圧に接続された抵抗部を接続させる差分演算部とを備える積算部と、
    　前記基準電圧を一方の出力端に出力し、前記積算電圧を他方の出力端に出力する場合と、前記基準電圧を他方の出力端に出力し、前記積算電圧を一方の出力端に出力する場合とを切り替えるクロス・バースイッチと、
    　前記一方の出力端と負入力端を接続し、前記他方の出力端と正入力端を接続させ前記正入力端の電圧が前記負入力端の電圧を越えた場合に比較信号を出力する比較器と
    　を備え、
    　前記校正制御部は、
    　絶対値の大きな正の電流で生成した単位電圧である粗調整正単位電圧で積算した積算電圧が前記基準電圧と前記比較器のオフセット電圧の和を越えたら、前記積算電圧を前記粗調整正単位電圧よりも絶対値の小さな微調整正単位電圧で積算する単位電圧相関計測処理部を
    　備えることを特徴とする請求項１に記載の自己校正機能付きＡＤコンバータ。
  6. 　校正のための測定器を必要としない自己校正機能付きＡＤコンバータであって、
    　基準電圧を生成する基準電圧部と、
    　積算電圧の変化量の単位である2つ以上の単位電圧を有し、変換時においては入力電圧を初期値とした前記積算電圧が所定のしきい値電圧を越えるまで前記2つ以上の単位電圧の何れか一つの単位電圧を積算する積算変換部と、
    　校正時に前記2つ以上の単位電圧と比較器のオフセット電圧を校正する校正制御部と、変換時に前記比較器のオフセット電圧の極性を判定した後に、入力電圧をデジタル値に変換する変換制御部とを有する制御部と
    　を備える自己校正機能付きＡＤコンバータ。
  7. 　前記積算変換部は、
    　前記単位電圧を保持する容量に、変換時は入力電圧を接続させ、校正時は基準電圧又は接地電圧を接続させる切替部と、
    　変換時は、前記容量に入力電圧を保持させた後に、該保持させた電圧に前記2つ以上の単位電圧の何れか一つを積算して積算電圧を生成し、校正時は、前記容量に前記基準電圧又は接地電圧を保持させた後に、該保持させた電圧に前記2つ以上の単位電圧の何れか一つを積算して積算電圧を生成する積算部と、
    　前記しきい値電圧を生成するしきい値電圧部と、
    　前記しきい値電圧を負入力端に前記積算電圧を正入力端にそれぞれ接続させ、前記積算電圧が前記しきい値電圧を越えた場合に比較信号を出力する前記比較器と
    　を備えることを特徴とする請求項６に記載の自己校正機能付きＡＤコンバータ。
     
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