JP2014039218A - Ａｄ変換器 - Google Patents

Abstract

【課題】スプリット容量素子を含む容量素子を備えるＡＤ変換器において、変換精度を確保するための容量値の調整をコンパクトな回路構成で実現する。
【解決手段】一方側端子が上位側共通端子に並列接続される上位側キャパシタ群ＣＵ−Ｇ、一方側端子が下位側共通端子に並列接続される下位側キャパシタ群ＣＬ−Ｇおよび補助キャパシタ群ＣＳ−Ｇを備える。各々のキャパシタ群に含まれる各キャパシタの各々の他方側端子は、スイッチ群を介して入力アナログ電圧、参照電圧、接地電圧の何れかに接続される。下位側キャパシタ群と補助キャパシタ群とに含まれるキャパシタを選択して合成容量値を上位側キャパシタ群の最下位にあるキャパシタの容量値に一致させてばらつきを調整する。その上で選択されたキャパシタによる合成容量値を基準として下位ビットのＡＤ変換を行う。
【選択図】図６

Description

本願に開示の技術は、ＡＤ変換器に関するものであり、特に、スプリット容量素子（結合キャパシタ）を含む容量素子を備えるＡＤ変換器において、変換精度を確保するための容量値の調整に関するものである。

下位側および上位側の共通端子にそれぞれ並列接続された下位側および上位側のキャパシタ群と、下位側および上位側の共通端子の間に設けられた結合キャパシタ（スプリット容量素子）とを備えるデジタルアナログコンバータが開示されている（特許文献１など）。下位側および上位側のキャパシタ群を構成する個々のキャパシタの共通端子とは反対の端子には、デジタル入力信号に応じて導通と非導通とが制御されるスイッチ群が備えられている。また、下位側の共通端子には調整キャパシタが接続されている。調整キャパシタは容量値が可変調整可能であり、寄生容量の調整を行うものである。

また、その他の文献として、非特許文献１、２が開示されている。

特開２０１０−４５７２３号公報

Yanfei Chen et al., "Split Capacitor DAC Mismatch Calibration in Successive Approximation ADC" IEEE Custom Integrated Circuits Conference, pp 279-282, Sep 2009 Yoshida, M. et al., "A 10-b 50-MS/s 820-μW SAR ADC With On-Chip Digital Calibration" Biomedical Circuits and Systems, IEEE Transactions on, Vol 4, pp 410-416, Sep 2010

上記背景技術に開示されている調整キャパシタは、デジタルアナログコンバータに備えられるものではあるが、ＡＤ変換器においても同様に適用することは可能である。調整キャパシタにより、各種素子のバラツキや各種素子に付随する寄生容量などによる容量値の誤差が調整される。

しかしながら、容量値の誤差を調整する調整キャパシタにおける容量値の調整幅は、ＡＤ変換時の分解能（ビット幅）、素子のバラツキ、ＡＤ変換時の補正精度などに依存する。ＡＤ変換に供される容量素子に比して無視できない回路規模の容量素子を調整用として備えざるを得ない場合も考えられる。

一例を図１５に示す。ＡＤ変換時の分解能を７ビット、スプリット容量素子（結合キャパシタ）の容量値のバラツキを±２０％、補正精度をＡＤ変換結果の微分非直線性で０．５ＬＳＢとした場合に、調整に必要となる調整キャパシタＣｖの素子構成の一例である。一般的に、ＡＤ変換器などの信号精度が必要となるアナログ回路では、容量素子を構成するために、基本となる容量素子を定めその直並列接続により所望の容量値を有する容量素子を実現することが行われている。図１５では、調整キャパシタＣｖとして、ＡＤ変換の際のＬＳＢに割り当てられる容量値（Ｃ）の容量素子を基本単位として、０．２５ＬＳＢまでの調整ができる構成としたものである。４１基本単位（４１Ｃ）の容量素子が直並列接続される構成である。この場合、ＭＳＢからＬＳＢまでの７ビットに割り当てられる容量素子（Ｄ６〜Ｄ０）として２べき乗の（Ｃ）、（３２Ｃ）、（１６Ｃ）、（８Ｃ）、（４Ｃ）、（２Ｃ）、（Ｃ）の容量値を有する容量素子と、ダミーの容量素子（ＤＤ）として容量値（Ｃ）の容量素子と、スプリット容量素子として容量値（１．２７Ｃ）（α＝１．２７）の容量素子とによりＡＤ変換器が構成され、総容量値は（６６．２７Ｃ）である。調整キャパシタＣｖの容量値は（４１Ｃ）であり、全体の３８％（４１÷（４１＋６６．２７））を占めることとなる。ＡＤ変換器において、調整キャパシタＣｖの占める割合が大きなものとなってしまい問題である。

本願に開示される技術は、上記の課題に鑑み提案されたものであって、スプリット容量素子を含む容量素子を備えるＡＤ変換器において、変換精度を確保するための容量値の調整をコンパクトな回路構成で実現することが可能なＡＤ変換器を提供することを目的とする。

本願に開示される技術に係るＡＤ変換器は、一方側端子が上位側共通端子に並列接続される上位側キャパシタ群、一方側端子が下位側共通端子に並列接続される下位側キャパシタ群および補助キャパシタ群を備える。また、上位側共通端子と下位側共通端子との間には結合キャパシタが設けられる。上位側キャパシタ群、下位側キャパシタ群、および補助キャパシタ群に含まれる各キャパシタの各々の他方側端子は、スイッチ群に接続される。各他方側端子はスイッチ群を介して、入力アナログ電圧、参照電圧、または接地電圧の何れかに接続される。

ここで、上位側キャパシタ群および下位側キャパシタ群の各々は、２のべき乗の比率で重み付けされた容量値を有して、上位ビットおよび下位ビットの各々に対応してキャパシタが配置される構成である。また、補助キャパシタ群を構成する各々のキャパシタは、その容量値が下位側キャパシタ群のうち最下位ビットに対応する最下位キャパシタより小さな容量値のキャパシタである。また、結合キャパシタ、下位側キャパシタ群、および補助キャパシタ群に基づく合成容量値は、上位側キャパシタ群のうち上位ビットの中で最も下位のビットに対応する上位最下位キャパシタの容量値より大きな容量値とされる。

スイッチ群により各キャパシタの他方側端子への接続が選択され、選択の結果、上位側共通端子に現れる電圧が比較器により共通端子初期電圧と比較される。この比較結果により、校正動作が行われ下位側キャパシタ群および補助キャパシタ群から各下位ビットに対応する容量値が選択される。ここで、校正動作による容量値の調整は、結合キャパシタ、下位側キャパシタ群、および補助キャパシタ群に基づく合成容量値を小さくする方向で下位側キャパシタ群および補助キャパシタ群に含まれるキャパシタが選択される。校正動作により調整された容量値に基づいて、スイッチ群の選択に応じてＡＤ変換動作が行われる。

本願に開示される技術に係るＡＤ変換器によれば、下位側キャパシタ群と補助キャパシタ群とに含まれるキャパシタを選択することに応じて、製造上のばらつきや構成上の浮遊容量の混入などによる容量値のばらつきが調整された下位側ビットのＡＤ変換を行うことができる。下位側キャパシタ群は２のべき乗の比率で重み付けされた容量値を有して下位ビットに対応して配置されるキャパシタ群である。容量値のばらつきがない場合に下位ビットのＡＤ変換に本来必要とされるキャパシタ群であり、ＡＤ変換器には必須の構成である。一方、補助キャパシタ群は最下位キャパシタの容量値より小さな容量値を調整するために備えられるキャパシタ群である。各々のキャパシタの容量値は下位側キャパシタ群の最下位ビットに対応する最下位キャパシタより小さな容量値であり、補助キャパシタ群の配置上の占有面積は小さなものに過ぎない。

したがって、容量値のばらつきを調整するために、占有面積の小さな補助キャパシタ群を備えれば足りる。ＡＤ変換の際には、補助キャパシタ群に加えて本来必要とされる下位側キャパシタ群からキャパシタを選択すればよく、占有面積の小さな補助キャパシタ群を追加するのみで容量値のばらつきを校正することができる。

標準的な逐次比較型ＡＤ変換器において、入力アナログ電圧のサンプリング状態を示す回路図である。 標準的な逐次比較型ＡＤ変換器において、入力アナログ電圧のＡＤ変換動作のうちＭＳＢの判定状態を示す回路図である。 標準的な逐次比較型ＡＤ変換器において、入力アナログ電圧のＡＤ変換動作のうち上位２ビット目の判定状態を示す回路図である（ＭＳＢが“Ｈ”の場合）。 標準的な逐次比較型ＡＤ変換器において、入力アナログ電圧のＡＤ変換動作のうち上位２ビット目の判定状態を示す回路図である（ＭＳＢが“Ｌ”の場合）。 逐次比較型ＡＤ変換器の動作原理を説明する図である。 実施形態の逐次比較型ＡＤ変換器（４ビット構成）の要部の回路図である。 図６の等価回路を示す回路図である。 校正動作のフロ―チャートである。 校正動作の各段階で各キャパシタの他方側端子に印加される電圧を示す図である。 下位ビットのＡＤ変換動作のフロ―チャートである。 逐次比較処理のフローチャートである。 図１０のＡＤ変換に係る一般化した回路構成（要部）である。 図１０のＡＤ変換動作の各段階で各キャパシタの他方側端子に印加される電圧を示す図である（図６の回路構成でＣＣ＝６．００の場合）。 実施形態で使用されるキャパシタのサイズを既存技術の回路（図１５）との比較で示す図である。 既存技術で使用されるキャパシタのサイズを示す図である。

以下に示す実施形態では、逐次比較型ＡＤ変換器を例に説明する。先ず、図１〜図５において、逐次比較型ＡＤ変換器の標準的な回路構成、および動作原理について説明をする。

図１〜４において例示する標準的な逐次比較型ＡＤ変換器は３ビットの構成を例示するものである。２のべき乗の重み付けで容量値が互いに異なるキャパシタＣ２、Ｃ１、Ｃ０、ＡＤ変換動作においてフルレンジの容量値を接続するために設けられるキャパシタＣＤ、およびダミーのキャパシタＣＤ１の一方側端子は共通端子Ｏに並列に接続されている。キャパシタＣＤ１を除く各々のキャパシタＣ２、Ｃ１、Ｃ０、ＣＤの他方側端子Ｄ２、Ｄ１、Ｄ０、ＤＤはスイッチ群ＳＷが接続されている。スイッチ群ＳＷは、入力アナログ電圧ＶＩＮ、参照電圧Ｖｒｅｆ、接地電圧ＧＮＤ（０［Ｖ］）のいずれかを選択して対応するキャパシタの他方側端子に接続する。具体的には、キャパシタＣ２、Ｃ１、Ｃ０の他方側端子Ｄ２、Ｄ１、Ｄ０は入力アナログ電圧ＶＩＮ、参照電圧Ｖｒｅｆ、接地電圧ＧＮＤ（０［Ｖ］）のいずれかが選択され、キャパシタＣＤの他方側端子ＤＤは入力アナログ電圧ＶＩＮ、接地電圧ＧＮＤ（０［Ｖ］）のいずれかが選択される。なお、キャパシタＣＤ１の他方側端子は接地電圧ＧＮＤ（０［Ｖ］）に接続されている。キャパシタＣ２、Ｃ１、Ｃ０、ＣＤ、ＣＤ１の各々の容量値は、（４Ｃ）、（２Ｃ）、（Ｃ）、（Ｃ）、（Ｃ）である。共通端子Ｏはスイッチを介して共通端子初期電圧ＶＣＭにバイアスされる。共通端子Ｏは比較器ＣＭＰの反転入力端子に接続され、比較器ＣＭＰの非反転入力端子に入力される共通端子初期電圧ＶＣＭとの間で電圧値が比較される。

上記のように構成された３ビット逐次比較型ＡＤ変換器について、入力アナログ電圧ＶＩＮのサンプリングを行い、サンプリングされた入力アナログ電圧ＶＩＮに対してＡＤ変換動作を行う。図１はサンプリング状態を示す図である。図２〜４はＡＤ変換動作において各ビットのビット値を判定する判定状態である。

入力アナログ電圧ＶＩＮのサンプリング動作では、図１に示すように接続される。共通端子Ｏに共通端子初期電圧ＶＣＭを印加した状態で、スイッチ群ＳＷの制御により、キャパシタＣ２、Ｃ１、Ｃ０、ＣＤの他方側端子Ｄ２、Ｄ１、Ｄ０、ＤＤに入力アナログ電圧ＶＩＮが印加される。これにより、各々、キャパシタＣ２、Ｃ１、Ｃ０、ＣＤに入力アナログ電圧ＶＩＮに応じた電荷が蓄積される。この時の蓄積電荷量は、式（１）となる。

ｎ１〜ｎ３は２べき乗の重み付けを表す係数であり、Ｃは基準容量値である。ｎ１はキャパシタＣＤ１に対応する係数であり、この場合、ｎ１＝１である。また、ｎ２、ｎ３はキャパシタＣ２、Ｃ１、Ｃ０、ＣＤに対応する係数であり、この場合、（ｎ２＋ｎ３）＝８である。

次に、ＡＤ変換動作に移行する。逐次比較型のＡＤ変換では、上位ビットから順次比較動作が行われビット値が確定される。図２は最上位ビット（ＭＳＢ）の判定動作の際の回路接続状態である。共通端子Ｏへの共通端子初期電圧ＶＣＭの印加を解除した上で、スイッチ群ＳＷの制御により、キャパシタＣ２の他方側端子Ｄ２には入力アナログ電圧ＶＩＮに代えて参照電圧Ｖｒｅｆが印加される。また、キャパシタＣ１、Ｃ０、ＣＤの他方側端子Ｄ１、Ｄ０、ＤＤには入力アナログ電圧ＶＩＮに代えて接地電圧ＧＮＤが印加される。このとき、各々のキャパシタＣ２、Ｃ１、Ｃ０、ＣＤ、ＣＤ１に蓄積される電荷量は、式（２）となる。

ＶＯは共通端子Ｏの電圧である。ＭＳＢの判定動作では、ｎ２はキャパシタＣ１、Ｃ０、ＣＤに対応する係数であり、この場合、ｎ２＝４である。また、ｎ３はキャパシタＣ２に対応する係数であり、この場合、ｎ３＝４である。

ここで、各キャパシタＣ２、Ｃ１、Ｃ０、ＣＤ、ＣＤ１に蓄積されている電荷量は不変であるので、式（１）、（２）より、Ｑ１＝Ｑ２として、共通端子Ｏの電圧ＶＯを求めると、式（３）となる。

電圧ＶＯは比較器ＣＭＰにより共通端子初期電圧ＶＣＭと比較され以下の判定が行われる。すなわち、
ＶＯ＜ＶＣＭ、すなわち、式（４）のとき、ＯＵＴ＝“Ｈ”となる。また、ＶＯ≧ＶＣＭ、すなわち、式（５）の時、ＯＵＴ＝“Ｌ”となる。

ここで、電圧、式（６）が判定電圧である。入力アナログ電圧ＶＩＮが判定電圧、式（６）より高いか低いかでビット値が判断される。各ビットの判定に応じてｎ３、ｎ２の値が異なり、判定電圧が制御される。これにより、ビット値が確定される。

図２の最上位ビット（ＭＳＢ）の判定動作では、キャパシタＣ２がｎ３に対応しｎ３＝４、キャパシタＣ１、Ｃ０，ＣＤがｎ２に対応しｎ２＝４である。これにより、判定電圧は式（７）である。

入力アナログ電圧ＶＩＮがフルレンジである参照電圧Ｖｒｅｆの半分の判定電圧（１／２）・Ｖｒｅｆより高いか低いかでＭＳＢのビット値が確定する。高い場合が“１”、低い場合が“０”である。

ＭＳＢの判定（図２）の後、回路接続を図３または図４に切り替え、上位２ビット目の判定を行う。図３は、ＭＳＢが“１”の場合である。スイッチ群ＳＷの制御により、キャパシタＣ１の他方側端子Ｄ１を接地電圧ＧＮＤから参照電圧Ｖｒｅｆに切り替える。この時、キャパシタＣ２、Ｃ１がｎ３に対応しｎ３＝６、キャパシタＣ０、ＣＤがｎ２に対応しｎ２＝２である。これにより、判定電圧は式（８）である。

ＭＳＢ判定の際の判定電圧（１／２）・Ｖｒｅｆに電圧（１／４）・Ｖｒｅｆを加えた判定電圧で入力アナログ電圧ＶＩＮが判定される。入力アナログ電圧ＶＩＮがフルレンジである参照電圧Ｖｒｅｆの３／４の電圧である判定電圧（１／２＋１／４）・Ｖｒｅｆより高いか低いかで上位２ビット目のビット値が確定する。高い場合が“１”、低い場合が“０”である。

図４は、ＭＳＢが“０”の場合である。スイッチ群ＳＷの制御により、キャパシタＣ２の他方側端子Ｄ２を参照電圧Ｖｒｅfから接地電圧ＧＮＤに切り替える。また、キャパシタＣ１の他方側端子Ｄ１を接地電圧ＧＮＤから参照電圧Ｖｒｅｆに切り替える。この時、キャパシタＣ１がｎ３に対応しｎ３＝２、キャパシタＣ２、Ｃ０、ＣＤがｎ２に対応しｎ２＝６である。これにより、判定電圧は式（９）である。

入力アナログ電圧ＶＩＮがフルレンジである参照電圧Ｖｒｅｆの１／４の電圧である判定電圧（１／４）・Ｖｒｅｆより高いか低いかで上位２ビット目のビット値が確定する。高い場合が“１”、低い場合が“０”である。

以下同様に、最下位ビットまで逐次に比較されてビット値が確定される。この様子を図５に模式的に示す。図５では、３ビット目までの逐次比較動作を示す。判定対象ビットのビット値に応じて、１段階下位のビットの判定に使用される判定電圧が確定される。判定対象ビットのビット値が“１”であれば、次段の判定電圧は、判定対象ビットの判定電圧にその１／２の電圧を加えた電圧となる。判定対象ビットのビット値が“０”であれば、次段の判定電圧は、判定対象ビットの判定電圧として新たに追加した電圧を１／２に下げて得られる電圧となる。

図６は実施形態の逐次比較型ＡＤ変換器の要部を示す。４ビットの構成について例示するものである。キャパシタ群ＣＵ−Ｇ、ＣＬ−Ｇ、ＣＳ−Ｇと比較器ＣＭＰを明示し、スイッチ群などの他の回路構成については表示が省略されている。

実施形態のＡＤ変換器は、容量値の小さなキャパシタでの構成を可能としてキャパシタのサイズを小さなものとし、使用するキャパシタの数も少なくすることが可能な構成である。コンパクトな占有面積でＡＤ変換器を構成するものである。

共通端子を上位側共通端子ＯＡと下位側共通端子ＯＢとに分離して、その間を結合キャパシタＣＳＰ１で結合する。結合キャパシタＣＳＰ１と下位側キャパシタ群ＣＬ−Ｇとは直列接続される構成となる。直列接続されるキャパシタの合成容量値は単独の容量値に比して小さくなる。

例えば、下位側キャパシタ群ＣＬ−Ｇに含まれるキャパシタＣ２、Ｃ１、Ｃ０の容量値が、各々（４Ｃ）、（２Ｃ）、（Ｃ）であり、更に、図７において後述するように補助キャパシタ群ＣＳ−Ｇに含まれる合成容量値が（Ｃ）である場合、結合キャパシタＣＳＰ１においてα＝８／７であれば、容量値に誤差がないという条件のもとでは、下位側キャパシタ群ＣＬ−Ｇの各ビットに対応するキャパシタの合成容量値は１／８に縮小されたものとなる。これにより、上位側キャパシタ群ＣＵ−Ｇに含まれるキャパシタＣ３の容量値を、結合キャパシタＣＳＰ１を使用せず、単純に２のべき乗の重み付けをした場合の容量値（８Ｃ）から（Ｃ）に減少させることができる。

結合キャパシタＣＳＰ１と下位側キャパシタ群ＣＬ−Ｇに含まれる各キャパシタＣ２、Ｃ１、Ｃ０の容量値に応じて、上位側キャパシタ群ＣＵ−Ｇに含まれる各々のキャパシタ（図６ではキャパシタＣ３のみを表示）の容量値を小さなものとすることができ、素子サイズが小さくなり占有面積の圧縮を図ることができる。

また、図６には補助キャパシタ群ＣＳ−Ｇが備えられている。キャパシタ間の容量値誤差を校正する際に使用されるキャパシタである。補助キャパシタ群ＣＳ−Ｇについても結合キャパシタＣＳＰ２（容量値は（４／３）Ｃ）を介してキャパシタＣＨ、ＣＱ１、ＣＱ２（各々の容量値は、（２Ｃ）、（Ｃ）、（Ｃ））が並列接続されている。

補助キャパシタ群ＣＳ−Ｇも、結合キャパシタＣＳＰ１と下位側キャパシタ群ＣＬ−Ｇとの関係と同様に、結合キャパシタＣＳＰ２とキャパシタＣＨ、ＣＱ１、ＣＱ２との直列接続である。その合成容量値を等価回路で表わした図を図７に示す。補助キャパシタ群ＣＳ−Ｇに含まれる各々のキャパシタに対応する等価キャパシタＣＨＥ、ＣＱ１Ｅ，ＣＱ２Ｅは、容量値（０．５Ｃ）、（０．２５Ｃ）、（０．２５Ｃ）となる。ＬＳＢに対応するキャパシタＣ０の容量値（Ｃ）に対して、１／２、１／４の容量値を有している。（１／４）ビットまで分解能が増やされ、２ビット幅の調整を可能とする構成である。補助キャパシタ群ＣＳ−Ｇに含まれるキャパシタの数および容量値、および結合キャパシタＣＳＰ2の容量値に応じて調整幅が決定される。

図６、７に例示される構成では、並列接続されている補助キャパシタ群ＣＳ−Ｇと下位側キャパシタ群ＣＬ−Ｇとの合成容量値は（８Ｃ）である。結合キャパシタＣＳＰ１により合成容量が（１／８）になることから、上位側キャパシタ群ＣＵ−Ｇにおける上位ビットの中での最下位ビットに対応するキャパシタＣ３と同じ容量値を有している。図８のフローチャートにより後述するように、実施形態では、キャパシタＣ３と同じ容量値となるまで、下位側キャパシタ群ＣＬ−Ｇと補助キャパシタ群ＣＳ−Ｇとに含まれる各キャパシタを適宜選択して合成容量値を減少させながら誤差調整して校正を行う。したがって、補助キャパシタ群ＣＳ−Ｇに含まれるキャパシタの数をさらに増やすこと、あるいは容量値をＬＳＢに対応するキャパシタの容量値より小さな値の範囲で増大させることで、図８のフローチャートにより選択されるキャパシタによる合成容量値を順次減少させながら校正動作を行うことができる。

図８、９により、容量値を校正する処理について説明する。図８は校正動作のフローを示すフロ―チャートである。図６の回路を例にするものである。図９には校正動作の各段階での各キャパシタの他方側端子に印加される電圧を図示する。図７の等価回路で示す。

校正動作が開始されると、リファレンス電圧がサンプリングされる（Ｓ１）。キャパシタＣ３の他方側端子Ｄ３には所定電圧が印加され（Ｄ３＝1）、キャパシタＣ２、Ｃ１、Ｃ０、ＣＨＥ、ＣＱ１Ｅ、ＣＱ２Ｅの他方側端子Ｄ２、Ｄ１、Ｄ０、ＤＣＭ１、ＤＣＭ２、ＤＣＤには接地電圧ＧＮＤが印加される（Ｄ２＝Ｄ１＝Ｄ０＝ＤＣＭ１＝ＤＣＭ２＝ＤＣＤ＝０）。また、上位側共通端子ＯＡおよび下位側共通端子ＯＢには共通端子初期電圧ＶＣＭが印加される（ＶＯＡ＝ＶＯＢ＝ＶＣＭ）。ここで、他方側端子Ｄ３に印加される所定電圧は、共通端子初期電圧ＶＣＭと電圧値が異なっていれば、特に電圧値が限定されるものではない。入力アナログ電圧ＶＩＮとして得られる電圧でも、参照電圧Ｖｒｅｆでもよい。校正動作は、結合キャパシタＣＳＰ1を挟んで、上位側キャパシタ群ＣＵ−Ｇと、下位側キャパシタ群ＣＬ−Ｇおよび補助キャパシタ群ＣＳ−Ｇとの合成容量値とが一致するように、下位側キャパシタ群ＣＬ−Ｇおよび補助キャパシタ群ＣＳ−Ｇに含まれるキャパシタを選択する処理であるからである。結合キャパシタＣＳＰ1を介して電荷の移動のない場合を見出せばよく、他方側端子に印加する電圧値に限定はない。

サンプリングが完了すると誤差電圧の発生処理に移行する（Ｓ３）。キャパシタＣ３の他方側端子Ｄ３に印加される電圧は接地電圧ＧＮＤに切り替えられる（Ｄ３＝０）。また、キャパシタＣ２、Ｃ１、Ｃ０、ＣＨＥ、ＣＱ１Ｅ、ＣＱ２Ｅの他方側端子Ｄ２、Ｄ１、Ｄ０、ＤＣＭ１、ＤＣＭ２、ＤＣＤに印加される電圧は所定電圧に切り替えられる（Ｄ２＝Ｄ１＝Ｄ０＝ＤＣＭ１＝ＤＣＭ２＝ＤＣＤ＝１）。また、この電圧の切り換えに先立って、上位側共通端子ＯＡおよび下位側共通端子ＯＢは、共通端子初期電圧ＶＣＭの印加が解除されフローティング状態とされる。この場合は、下位側キャパシタ群ＣＬ−Ｇおよび補助キャパシタ群ＣＳ−Ｇに含まれるすべてのキャパシタが選択される場合である。下位側キャパシタ群ＣＬ−Ｇおよび補助キャパシタ群ＣＳ−Ｇに含まれるキャパシタのうち選択されるキャパシタの指定はカルコード（以下、ＣＣコードと称する）により設定される。全選択（Ｄ２＝Ｄ１＝Ｄ０＝ＤＣＭ１＝ＤＣＭ２＝ＤＣＤ＝１）でＣＣコードは８．００（ＣＣ＝８．００）と指示される。

この状態で誤差電圧を判定する（Ｓ５）。具体的には、上位側共通端子ＯＡに現れる電圧ＶＯＡと共通端子初期電圧ＶＣＭとを比較器ＣＭＰにより比較する。比較器ＣＭＰから出力される比較結果信号ＯＵＴが“Ｈ”であれば（Ｓ５：ＹＥＳ）、キャパシタの選択を変更して処理を続ける（Ｓ７）。一方、比較結果信号ＯＵＴが“Ｌ”であれば（Ｓ５：ＮＯ）、誤差の調整はできず校正することができないと判断してエラー信号を出力して（Ｓ１９）、処理を終了する。

処理（Ｓ１）から処理（Ｓ３）に移行することにより、処理（Ｓ１）で各キャパシタに蓄積された電荷が保存されたまま、各キャパシタの他方側端子に印加される電圧を反転するので、上位側共通端子ＯＡに接続されているキャパシタの合成容量値と下位側共通端子ＯＢに接続されているキャパシタの合成容量値とが不一致であれば、電荷の過不足が結合キャパシタＣＳＰ１を介して移動する。これにより、上位側共通端子ＯＡに現れる電圧ＶＯＡが変化する。具体的には、下位側共通端子ＯＢに接続されているキャパシタの合成容量値が上位側共通端子ＯＡに接続されているキャパシタの合成容量値に比して大きな場合は、電荷は下位側から上位側に移動する。これにより、上位側共通端子ＯＡの電圧ＶＯＡはサンプリング時に印加されていた共通端子初期電圧ＶＣＭより大きくなる（ＶＯＡ＞ＶＣＭ）。下位側共通端子ＯＢに接続されているキャパシタの合成容量値が上位側共通端子ＯＡに接続されているキャパシタの合成容量値に比して小さな場合には、逆方向への電荷の移動が生じ、上位側共通端子ＯＡの電圧ＶＯＡは共通端子初期電圧ＶＣＭより小さくなる（ＶＯＡ＜ＶＣＭ）。実施形態では、下位側キャパシタ群ＣＬ−Ｇおよび補助キャパシタ群ＣＳ−Ｇのうち選択されるキャパシタによる合成容量値を順次小さくする方向に調整が行われるので、処理（Ｓ５）において、比較結果信号ＯＵＴが“Ｈ”であれば（Ｓ５：ＹＥＳ）、処理（Ｓ７）に移行して調整処理を継続するが、比較結果信号ＯＵＴが“Ｌ”であれば（Ｓ５：ＮＯ）、容量値をより小さな値に調整することはできないため、処理を中止する。

処理（Ｓ７）では、ＣＣコードを１段階減少させてＣＣ＝７．７５とする（Ｄ２＝Ｄ１＝Ｄ０＝ＤＣＭ１＝ＤＣＭ２＝１、ＤＣＤ＝０）。容量値の減少幅は（１／４）ＬＳＢに対応する容量値（０．２５Ｃ）である。具体的には、キャパシタＣＱ２Ｅの他方側端子ＤＣＤに印加される電圧を接地電圧ＧＮＤに切り替える。切り替えの後、誤差を判定する（Ｓ９）。処理（Ｓ５）と同様の判定である。比較器ＣＭＰから出力される比較結果信号ＯＵＴが“Ｈ”であれば（Ｓ９：ＹＥＳ）、キャパシタの選択を変更して処理を続ける（Ｓ１１）。一方、比較結果信号ＯＵＴが“Ｌ”であれば（Ｓ９：ＮＯ）、誤差の調整はできず校正することができないと判断してエラー信号を出力して（Ｓ１９）、処理を終了する。

処理（Ｓ１１）では、ＣＣコードを更に１段階減少させる。容量値の減少幅は処理（Ｓ７）と同様に（１／４）ＬＳＢに対応する容量値（０．２５Ｃ）である。切り替えの後、ＣＣコードの値を判定する（Ｓ１３）。予め設定されている最小値（ＣＣ＝４．００（Ｄ２＝０、Ｄ１＝Ｄ０＝ＤＣＭ１＝ＤＣＭ２＝ＤＣＤ＝１））より大きな値であれば（Ｓ１３：ＹＥＳ）、誤差を判定する（Ｓ１５）。比較器ＣＭＰから出力される比較結果信号ＯＵＴが“Ｈ”であれば（Ｓ１５：ＹＥＳ）、処理（Ｓ１１）に戻って処理を継続する。一方、比較結果信号ＯＵＴが“Ｌ”であれば（Ｓ１５：ＮＯ）、誤差の調整を打ち切ると共に、そのときのＣＣコードを記録して（Ｓ１７）、処理を終了する。

ここで、処理（Ｓ１１）から処理（Ｓ１５）に至り処理（Ｓ１１）に戻るループで、ＣＣコードは１段階ずつ減少する。すなわち、（１／４）ＬＳＢに対応する容量値である（０．２５Ｃ）ずつ減少する。図９では、ＣＣコードが、７．７５（Ｄ２＝Ｄ１＝Ｄ０＝ＤＣＭ１＝ＤＣＭ２＝１、ＤＣＤ＝０）、７．２５（Ｄ２＝Ｄ１＝Ｄ０＝ＤＣＭ１＝１、ＤＣＭ２＝ＤＣＤ＝０）と減少し、６．００（Ｄ２＝Ｄ１＝１、Ｄ０＝ＤＣＭ１＝ＤＣＭ２＝ＤＣＤ＝０）まで減少する。ＣＣコードが６．００である場合に比較結果信号ＯＵＴが“Ｌ”となり（Ｓ１５：ＮＯ）、補助キャパシタ群ＣＳ−Ｇと下位側キャパシタ群ＣＬ−Ｇとの合成容量値（６Ｃ）が上位側キャパシタ群ＣＤ−Ｇの合成容量値と一致するものとする。このときのＣＣコード（ＣＣ＝６．００）による下位側キャパシタ群ＣＬ−ＧにおけるキャパシタＣ２、Ｃ１による合成容量値が、上位側キャパシタ群ＣＵ−Ｇにおける上位ビットの中での最下位ビットに対応するキャパシタＣ３の容量値に一致する。したがって、下位ビットのＡＤ変換動作においては、ＣＣ＝６．００により選択される合成容量値から容量値が減少する方向に選択動作を繰り返すことにより、逐次比較が行われる。

図１０のフローチャートは下位ビットのＡＤ変換動作を示す。図１１は逐次比較処理である。各ビットにおける合成容量値を算出して比較動作を行う。図１０のフローチャートは、図１２に示す回路構成について記述するものである。図１２では、ＡＤ変換のビット数がｎ、補助キャパシタ群ＣＳ−Ｇの最小容量値が（１／２^ｋ）ＬＳＢ、と一般化された回路構成の要部を示す。以下の説明では必要に応じて、図６の回路構成（ｎ＝４（４ビットＡＤ変換）、補助キャパシタ群ＣＳ−Ｇの最小容量値が（１／４）ＬＳＢ）として説明する。合わせて、ＡＤ変換動作の各処理に対応する回路への電圧の印加状態を図１３に示す。

最初に各ビット値をリセットする（Ｑ［ｎ−１］〜Ｑ［０］＝０）（図６ではキャパシタＣ３〜Ｃ０の各々に対応するビット値＝０）（Ｓ３１）。リセットの後、記録されているＣＣコードを読み出す（Ｓ３３）。次に、入力アナログ電圧ＶＩＮのサンプリングを行う（Ｓ３５）。具体的には、上位側共通端子ＯＡおよび下位側共通端子ＯＢに共通端子初期電圧ＶＣＭを印加した上で（ＶＯＡ＝ＶＯＢ＝ＶＣＭ）、上位側キャパシタ群ＣＵ−Ｇの最下位に位置するキャパシタの他方側端子Ｄ［ｎ−１］（図６ではＤ［３］）と、ＣＣコード（図６では６．００）に対応するキャパシタ（図６ではＣ２、Ｃ１）の他方側端子（Ｄ２、Ｄ１）とに入力アナログ電圧ＶＩＮを印加する。

サンプリングの後、ＡＤ変換動作に移行する。最初はＭＳＢの判定である（Ｓ３７）。ここでいうＭＳＢとは、上位側キャパシタ群ＣＵ−Ｇに含まれるキャパシタのうち上位ビットの最下位に対応するキャパシタである。図６の回路構成ではキャパシタＣ３に当る。上位側共通端子ＯＡおよび下位側共通端子ＯＢへの共通端子初期電圧ＶＣＭの印加を解除して、ＭＳＢに対応するキャパシタの他方側端子Ｄ［ｎ−１］（図６ではキャパシタＣ３の他方側端子Ｄ３）に参照電圧Ｖｒｅｆを印加し（Ｄ［ｎ−１］（Ｄ３）＝１）、下位側キャパシタ群ＣＬ−Ｇおよび補助キャパシタ群ＣＳ−Ｇに含まれるキャパシタの他方側端子Ｄ［ｎ−２］〜ＤＣＤ（図６ではキャパシタＣ２〜ＣＱ２の他方側端子Ｄ２〜ＤＣＤ）に接地電圧ＧＮＤを印加する（Ｄ［ｎ−２］（Ｄ２）〜ＤＣＤ＝０）。

この電圧印加状態で、比較器ＣＭＰによりＭＳＢの判定を行う（Ｓ３９）。比較器ＣＭＰから出力される比較結果信号ＯＵＴが“Ｈ”であれば（Ｓ３９：ＹＥＳ）、ＭＳＢ（図６ではキャパシタＣ３に対応するビット）のビット値Ｑ［ｎ−１］（Ｑ［３］）は“１”とされ（Ｓ４１）、比較結果信号ＯＵＴが“Ｌ”であれば（Ｓ３９：ＮＯ）、ビット値Ｑ［ｎ−１］（Ｑ［３］）は“０”とされる（Ｓ４３）。

次に、判定すべきビット位置を１ビット下位に繰り下げてｉ＝２とし（Ｓ４５）、逐次比較処理のサブルーチンに移行する（Ｓ４７）。

逐次比較処理のフローチャートを図１１に示す。下位ビットの逐次比較の際に各ビットに対応して選択されるべき下位側キャパシタ群ＣＬ−Ｇおよび補助キャパシタ群ＣＳ−Ｇに含まれるキャパシタを示す選択コード（以下ではＡＣコードと称する）を下記の式（１０）に基づいて算出する（Ｓ６１）。

２ビット目（ｉ＝２）のＡＣコードは、図６を例にとり（ＣＣ＝６．００、ｎ＝４）、式（１１）のように算出される。ここで、２ビット目以下の各ビットのビット値は、（Ｑ［２］＝Ｑ［１］＝Ｑ［０］＝０）である。

ＣＣ＝６．００の１／２であるので、キャパシタＣ１、Ｃ０が選択され他方側端子Ｄ１、Ｄ０に参照電圧Ｖｒｅｆが印加される（Ｄ１＝Ｄ０＝１）（図１３、参照）。

算出されたＡＣコード（ＡＣ（ｉ＝２）＝３．００）に基づいて、２ビット目の判定電圧を発生する（Ｓ６３）。ＭＳＢに対応するキャパシタの他方側端子Ｄ［ｎ−１］（図６ではＤ３）にはＭＳＢの判定結果（Ｑ［ｎ−１］（Ｑ［３］）＝１または０）に応じて、参照電圧Ｖｒｅｆまたは接地電圧ＧＮＤが印加される（Ｄ［ｎ−１］（Ｄ３）＝Ｖｒｅｆまたは０）（図１３には、Ｄ［ｎ−１］（Ｄ３）＝Ｖｒｅｆの場合を例示）。下位側キャパシタ群ＣＬ−Ｇおよび補助キャパシタ群ＣＳ−Ｇから選択されるキャパシタはＡＣコード（ＡＣ（ｉ＝２）＝３．００）に応じて決定される。選択されるキャパシタには参照電圧Ｖｒｅｆが印加され、非選択のキャパシタには接地電圧ＧＮＤが印加される。

この印加状態でｉ（＝２）ビット目の判定を行う（Ｓ６５）。比較器ＣＭＰから出力される比較結果信号ＯＵＴが“Ｈ”であれば（Ｓ６５：ＹＥＳ）、ｉ（＝２）ビット目のビット値Ｑ［ｎ−ｉ］（図６ではＱ［２］）は“１”とされ（Ｓ６７）、比較結果信号ＯＵＴが“Ｌ”であれば（Ｓ６５：ＮＯ）、ビット値Ｑ［ｎ−ｉ］（図６ではＱ［２］）は“０”とされる（Ｓ６９）。判定の後、ｉを１増加させて１ビット下位のビット判定の準備をして（Ｓ７１）、逐次比較処理のサブルーチンを終了し、図１０のフローチャートに戻る。

図１０のフローチャートに戻り処理（Ｓ４９）から処理がおこなわれる。処理（Ｓ４９）では、ＡＤ変換動作が終了したか否かが判定される（Ｓ４９）。更に下位ビットがある（ｎ−ｉ≧０）と判定されると（Ｓ４９：ＮＯ）、更に下位のビットについて判定処理を行うべく逐次比較処理のサブルーチンに戻って（Ｓ４７）同じ処理を繰り返す。

逐次比較処理のサブルーチン（図１１）では、順次、下位ビットについて判定を行う。
まず、式（１０）よりＡＣコードを算出する。３ビット目（ｉ＝３）のＡＣコードは、２ビット目の判定結果であるＱ［ｎ−２］（Ｑ［２］）と、未判定のＱ［ｎ−３］（Ｑ［１］）〜Ｑ［０］（＝０）により算出される。２ビット目の判定結果がＱ［ｎ−２］（Ｑ［２］）＝１の場合には式（１２）となる。

下位側キャパシタ群ＣＬ−Ｇおよび補助キャパシタ群ＣＳ−Ｇに含まれるキャパシタでは、キャパシタＣ２、ＣＨが選択され他方側端子Ｄ２、ＤＣＭ１に参照電圧Ｖｒｅｆが印加される（Ｄ２＝ＤＣＭ１＝Ｖｒｅｆ）（図１３、参照）。

２ビット目の判定結果がＱ［ｎ−２］（Ｑ［２］）＝０の場合には、式（１３）となる。

下位側キャパシタ群ＣＬ−Ｇおよび補助キャパシタ群ＣＳ−Ｇに含まれるキャパシタでは、キャパシタＣ０、ＣＨが選択され他方側端子Ｄ０、ＤＣＭ１に参照電圧Ｖｒｅｆが印加される（Ｄ０＝ＤＣＭ１＝Ｖｒｅｆ）。

次に、４ビット目（ｉ＝４）のＡＣコードは、２ビット目の判定結果であるＱ［ｎ−２］（Ｑ［２］）と、３ビット目の判定結果であるＱ［ｎ−３］（Ｑ［１］）と、未判定のＱ［０］（＝０）により算出される。２ビットおよび３ビット目の判定結果に応じて以下のＡＣコードが算出される。

Ｑ［ｎ−２］（Ｑ［２］）＝Ｑ［ｎ−３］（Ｑ［１］）＝１の場合、式（１４）となる。

下位側キャパシタ群ＣＬ−Ｇおよび補助キャパシタ群ＣＳ−Ｇに含まれるキャパシタでは、キャパシタＣ２、Ｃ０、ＣＱ１が選択され他方側端子Ｄ２、Ｄ０、ＤＣＭ２に参照電圧Ｖｒｅｆが印加される（Ｄ２＝Ｄ０＝ＤＣＭ２＝Ｖｒｅｆ）。

Ｑ［ｎ−２］（Ｑ［２］）＝１、Ｑ［ｎ−３］（Ｑ［１］）＝０の場合、式（１５）となる。

下位側キャパシタ群ＣＬ−Ｇおよび補助キャパシタ群ＣＳ−Ｇに含まれるキャパシタでは、キャパシタＣ１、Ｃ０、ＣＨ、ＣＱ１が選択され他方側端子Ｄ１、Ｄ０、ＤＣＭ１、ＤＣＭ２に参照電圧Ｖｒｅｆが印加される（Ｄ１＝Ｄ０＝ＤＣＭ１＝ＤＣＭ２＝Ｖｒｅｆ）（図１３、参照）。

Ｑ［ｎ−２］（Ｑ［２］）＝０、Ｑ［ｎ−３］（Ｑ［１］）＝１の場合、式（１６）となる。

下位側キャパシタ群ＣＬ−Ｇおよび補助キャパシタ群ＣＳ−Ｇに含まれるキャパシタでは、キャパシタＣ１、ＣＱ１が選択され他方側端子Ｄ１、ＤＣＭ２に参照電圧Ｖｒｅｆが印加される（Ｄ１＝ＤＣＭ２＝Ｖｒｅｆ）。

Ｑ［ｎ−２］（Ｑ［２］）＝Ｑ［ｎ−３］（Ｑ［１］）＝０の場合、式（１７）となる。

下位側キャパシタ群ＣＬ−Ｇおよび補助キャパシタ群ＣＳ−Ｇに含まれるキャパシタでは、キャパシタＣＨ、ＣＱ１が選択され他方側端子ＤＣＭ１、ＤＣＭ２に参照電圧Ｖｒｅｆが印加される（ＤＣＭ１＝ＤＣＭ２＝１）。

また、下位のビットはない（ｎ−ｉ＜０）と判定されると（Ｓ４９：ＹＥＳ）、決定された各ビット値（Ｑ［ｎ−１］〜Ｑ［０］）に基づいてデジタル信号にエンコードする（Ｓ５１）。

図１４には、既存技術（図１５）と同様のビット構成（７ビット）に対応するキャパシタ群を有する回路であって、容量値を校正するための構成が異なる場合を例示する。既存技術（図１５）の調整キャパシタＣｖに代えて、補助キャパシタ群ＣＳ−Ｇ１を備える構成である。既存技術（図１５）では、調整キャパシタＣｖにより容量値の誤差を調整して校正を行なうのに対して、図１４に示す実施形態では、下位側共通端子ＯＢに並列接続されているキャパシタ群から適宜に選択して容量値を調整して校正を行う。

既存技術（図１５）において示した前述の条件、すなわち、結合キャパシタ（スプリット容量素子）の容量値のバラツキを±２０％、補正精度をＡＤ変換結果の微分非直線性で０．５ＬＳＢとする。ＬＳＢからＭＳＢまでの７ビットに割り当てられる容量素子（Ｄ０〜Ｄ６）として２べき乗の（Ｃ）、（３２Ｃ）、（１６Ｃ）、（８Ｃ）、（４Ｃ）、（２Ｃ）、（Ｃ）の容量値を有するキャパシタと、結合キャパシタ（スプリット容量素子）として容量値（１．２７Ｃ）（α＝１．２７））のキャパシタとをＡＤ変換器は有する。総容量値は（６５．２７Ｃ）である。ダミー容量分の差異はあるが総容量値は既存技術（図１５）と同じである。ＡＤ変換の基本部分に係る構成であるので同様のサイズになる。これに対して、補助キャパシタ群ＣＳ−Ｇ１を構成する各キャパシタの容量値は（４Ｃ）、（２Ｃ）、（Ｃ）、（Ｃ）、および結合キャパシタ（スプリット容量素子）の（８／７Ｃ＝１．１４Ｃ）であり、総計（９．１４Ｃ）である。既存技術（図１５）と比較して調整用に備えられるキャパシタの容量値の割合は２２％（９．１４÷４１）となり、占有面積を７８％縮小することができる。また、総容量値で比較しても６９％（（６５．２７＋９．１４）÷（６６．２７＋４１））となり、占有面積を３１％縮小することができる。

ここで、共通端子初期電圧ＶＣＭは第一電圧の一例である。

以上、詳細に説明したように、本実施形態によれば、下位側共通端子ＯＢに並列に接続された下位側キャパシタ群ＣＬ−Ｇと補助キャパシタ群ＣＳ−Ｇとに含まれるキャパシタを選択することにより、製造上のばらつきや構成上の浮遊容量の混入などによる容量値のばらつきを調整することができ、調整により選択されたキャパシタの合成容量値を基準として下位ビットのＡＤ変換を行うことができる。ここで、下位側キャパシタ群ＣＬ−Ｇは２のべき乗の比率で重み付けされた容量値を有して下位ビットに対応して配置される必須のキャパシタ群であり、容量値のばらつき調整用に追加して備えるのは、補助キャパシタ群ＣＳ−Ｇに過ぎない。追加キャパシタ群が小さな占有面積に過ぎないこと、および容量値の調整に本来備えられている下位側キャパシタ群ＣＬ−Ｇを利用することにより、小さな占有面積で容量値の調整を行い校正動作を実現することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、本実施形態では、上位側キャパシタ群に含まれるキャパシタが１つである場合について説明したが、本願はこれに限定されるものではない。上位側キャパシタ群に２のべき乗の重み付けを有する複数のキャパシタを備えてやれば、複数の上位ビットを有するＡＤ変換を実現することができる。

Ｃ２、Ｃ１、Ｃ０、ＣＤ、ＣＤ１、ＣＨ、ＣＱ１、ＣＱ２ キャパシタ
ＣＨＥ、ＣＱ１Ｅ，ＣＱ２Ｅ 等価キャパシタ
ＣＬ−Ｇ 下位側キャパシタ群
ＣＭＰ 比較器
ＣＳ−Ｇ、ＣＳ−Ｇ１ 補助キャパシタ群
ＣＳＰ１、ＣＳＰ２ 結合キャパシタ
ＣＵ−Ｇ 上位側キャパシタ群
Ｏ 共通端子
ＯＡ 上位側共通端子
ＯＢ 下位側共通端子
ＶＣＭ 共通端子初期電圧
ＶＩＮ 入力アナログ電圧
Ｖｒｅｆ 参照電圧

Claims (4)

1. 一方側端子が上位側共通端子に並列接続され、２のべき乗の比率で重み付けされた容量値を有して上位ビットに対応して配置される上位側キャパシタ群と、
   一方側端子が下位側共通端子に並列接続され、２のべき乗の比率で重み付けされた容量値を有して下位ビットに対応して配置される下位側キャパシタ群と、
   一方側端子が前記下位側共通端子に並列接続され、各々の容量値が前記下位側キャパシタ群のうち最下位ビットに対応する最下位キャパシタより小さな容量値を有する補助キャパシタ群と、
   前記上位側共通端子と前記下位側共通端子との間に設けられる結合キャパシタと、
   前記上位側共通端子の電圧値と第一電圧とを比較する比較器と、
   前記上位側キャパシタ群、前記下位側キャパシタ群、および前記補助キャパシタ群に含まれる各キャパシタの他方側端子の各々を、入力アナログ電圧、参照電圧、または接地電圧の何れかに接続するスイッチ群とを備え、
   前記結合キャパシタ、前記下位側キャパシタ群、および前記補助キャパシタ群に基づく合成容量値は、前記上位側キャパシタ群のうち前記上位ビットの中で最も下位のビットに対応する第一キャパシタの容量値より大きな容量値であることを特徴とするＡＤ変換器。
2. 第一の動作時は、
   前記上位側共通端子と前記下位側共通端子とを前記第一電圧にバイアスした状態で、前記第一キャパシタの他方側端子と、前記下位側キャパシタ群および前記補助キャパシタ群のうちから選択されたキャパシタの他方側端子との、一方に前記参照電圧を印加し他方に 前記接地電圧を印加するステップと、
   前記上位側共通端子および前記下位側共通端子への前記第一電圧のバイアスを解除してフローティング状態とすると共に、前記第一キャパシタの他方側端子と前記選択されたキャパシタの他方側端子との印加電圧を入れ替えるステップとを有し、
   前記印加電圧を入れ替えるステップの後の前記上位側共通端子の電圧が前記第一電圧と等しくなるように、前記下位側キャパシタ群および前記補助キャパシタ群のうちから前記選択されたキャパシタを選択することを特徴とする請求項１に記載のＡＤ変換器。
3. 前記補助キャパシタ群は、前記最下位キャパシタの容量値の半分を最大値として、２のべき乗の比率で重み付けされた容量値を有することを特徴とする請求項１または２に記載のＡＤ変換器。
4. 第二の動作時は、
   前記上位側共通端子と前記下位側共通端子とを前記第一電圧にバイアスした状態で、前記上位側キャパシタ群の他方側端子および前記選択されたキャパシタの他方側端子に前記入力アナログ電圧を印加すると共に、前記下位側キャパシタ群のうち前記選択されたキャパシタ以外のキャパシタの他方側端子に前記接地電圧を印加して、前記入力アナログ電圧をサンプリングするステップと、
   前記上位側共通端子および前記下位側共通端子への前記第一電圧のバイアスを解除してフローティング状態とすると共に、前記選択されたキャパシタの他方側端子を前記接地電圧に接続して、前記上位側キャパシタ群の各キャパシタを最大の容量値を有するキャパシタから順次小さな容量値を有するキャパシタになるように調整し、前記比較器による逐次比較の結果に応じて、前記上位側キャパシタ群のうちの各キャパシタの他方側端子を前記参照電圧または前記接地電圧に接続して、前記上位ビットのビット値を確定するステップと、
   前記比較器による逐次比較の結果に応じて、前記下位側キャパシタ群および前記補助キャパシタ群のうち、前記選択されたキャパシタによる合成容量値を最大値として該合成容量値を前記下位ビット数に応じて得られる各々の容量値を合成容量値とするキャパシタの組み合わせを順次選択し、前記選択されたキャパシタの他方側端子を前記参照電圧に接続して、前記下位ビットのビット値を確定するステップとを有することを特徴とする請求項２または３に記載のＡＤ変換器。

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