JP2013191988A - 積分回路及びad変換回路 - Google Patents
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Abstract
【課題】最低動作電源電圧を高くすることなく分解能や対ノイズ性を向上させてより信頼性の高いAD変換回路を提供する。
【解決手段】所定の定電圧を入力する非反転入力端子と、入力電圧を入力する反転入力端子とを有し、前記入力電圧を差動増幅して、差動増幅後の出力電圧を出力する電圧増幅手段と、前記反転入力端子と前記非反転入力端子との間に接続され、積分回路の動作期間に応じて短絡又開放するスイッチ手段と、前記反転入力端子と前記非反転入力端子との間に接続された2つの端子を有し、前記2つの端子の電圧差によって容量値が変化する特性を有する蓄電手段とを備えた。
【選択図】図1
【解決手段】所定の定電圧を入力する非反転入力端子と、入力電圧を入力する反転入力端子とを有し、前記入力電圧を差動増幅して、差動増幅後の出力電圧を出力する電圧増幅手段と、前記反転入力端子と前記非反転入力端子との間に接続され、積分回路の動作期間に応じて短絡又開放するスイッチ手段と、前記反転入力端子と前記非反転入力端子との間に接続された2つの端子を有し、前記2つの端子の電圧差によって容量値が変化する特性を有する蓄電手段とを備えた。
【選択図】図1
Description
本発明は、積分回路と、それを用いたAD変換回路に関し、特に、キャパシタを使用した二重積分型AD変換回路に関する。
二重積分型AD変換器は積分回路を用いて構成され、比較的簡単な回路構成で高精度なAD変換器を実現できることが既に知られている(例えば、特許文献1参照)。
例えば、特許文献1では、デジタル値変換誤差を生じさせず正確なAD変換を行うことを可能にした2重積分型アナログデジタルコンバータを提供するために、2種の電流値を生成することが可能な定電流源と、ダイオード接続された第1のNチャネルトランジスタと、ゲートが第1のNチャネルトランジスタM1のゲートに接続された第2のNチャネルトランジスタと、並列に接続されたコンデンサを有する積分器と、4個のスイッチと、オシレータ14と、オシレータ14によってカウントアップされるカウンタと、上記4個のスイッチ及び定電流源が生成する電圧値を2者択一に選択する制御回路と、コンパレータと、レジスタと、上記4つのスイッチのうちの1つのスイッチの導通後一定時間後に別のスイッチを導通させる手段とを備えたことを特徴としている。
しかしながら、従来技術に係る二重積分方式のAD変換器においては、高分解能や耐ノイズ性、繰り返し精度を確保するためには積分回路のキャパシタに充放電する電圧差を大きくすればよいが、そうすると回路の最低動作電源電圧が大きくなる、逆に最低動作電源電圧を低くしようと積分回路のキャパシタに充放電する電圧差を小さく設計するとビット精度や耐ノイズ性や繰り返し精度が悪化するという相反する問題点があった。
一般に、積分型AD変換器には、積分器を構成する目的で、両端子間の電圧差に応じて容量値が変化しないキャパシタを積分器に使用している。例えば特許文献1では、積分器出力電圧を示す図13−Aではフェーズ1で定電流(Vin/R)によって積分される積分器出力電圧も、フェーズ2で定電流(VREF/R)によってディスチャージされる積分器出力電圧も共に直線で描かれてある。これは積分器のキャパシタC1にその容量値に電圧依存性が無いことを示しており、特許文献1の段落0015において「積分器中のキャパシタC1は容量−電圧依存性がないものとする」と記載されている。
分解能や耐ノイズ性、繰り返し精度を確保するためには積分回路のキャパシタに充放電する電圧差を大きくすればよいが、そうすると、回路の最低動作電源電圧が大きくなり、逆に最低動作電源電圧を低くしようと積分回路のキャパシタに充放電する電圧差を小さく設計すると、分解能や耐ノイズ性や繰り返し精度が悪化するという相反する問題は解消できていない。
本発明の目的は以上の問題点を解決し、最低動作電源電圧を高くすることなく分解能や対ノイズ性を向上させてより信頼性の高いAD変換回路を提供し、もしくはそのための積分回路を提供することにある。
第1の発明に係る積分回路は、
所定の定電圧を入力する非反転入力端子と、入力電圧を入力する反転入力端子とを有し、前記入力電圧を差動増幅して、差動増幅後の出力電圧を出力する電圧増幅手段と、
前記反転入力端子と前記非反転入力端子との間に接続され、積分回路の動作期間に応じて短絡又開放するスイッチ手段と、
前記反転入力端子と前記非反転入力端子との間に接続された2つの端子を有し、前記2つの端子の電圧差によって容量値が変化する特性を有する蓄電手段とを備えたことを特徴とする。
所定の定電圧を入力する非反転入力端子と、入力電圧を入力する反転入力端子とを有し、前記入力電圧を差動増幅して、差動増幅後の出力電圧を出力する電圧増幅手段と、
前記反転入力端子と前記非反転入力端子との間に接続され、積分回路の動作期間に応じて短絡又開放するスイッチ手段と、
前記反転入力端子と前記非反転入力端子との間に接続された2つの端子を有し、前記2つの端子の電圧差によって容量値が変化する特性を有する蓄電手段とを備えたことを特徴とする。
また、第2の発明に係る二重積分型AD変換回路は、
入力される標準電圧と、入力される測定電圧とを切り替えていずれか1つの電圧を選択的に出力する切り替え手段と、
前記切り替え手段からの電圧を電流に変換する電圧−電流変換手段と、
前記変換された前記標準電圧に対応する電流を所定の基準電圧に基づいて積分して積分した積分電圧を第1の積分期間で出力し、前記変換された前記測定電圧に対応する電流を前記基準電圧に基づいて積分して積分した積分電圧を第2の積分期間で出力する請求項1乃至4のうちのいずれか1つに記載の積分回路と、
前記第1及び第2の積分期間を所定周波数のクロックパルスを用いて計時するカウンタ手段と、
前記積分回路からの積分電圧に基づいて、前記カウンタ手段により計時された第1及び第2の積分期間及び前記基準電圧から、前記測定電圧をAD変換したデジタル値を出力する制御手段とを備えたことを特徴とする。
入力される標準電圧と、入力される測定電圧とを切り替えていずれか1つの電圧を選択的に出力する切り替え手段と、
前記切り替え手段からの電圧を電流に変換する電圧−電流変換手段と、
前記変換された前記標準電圧に対応する電流を所定の基準電圧に基づいて積分して積分した積分電圧を第1の積分期間で出力し、前記変換された前記測定電圧に対応する電流を前記基準電圧に基づいて積分して積分した積分電圧を第2の積分期間で出力する請求項1乃至4のうちのいずれか1つに記載の積分回路と、
前記第1及び第2の積分期間を所定周波数のクロックパルスを用いて計時するカウンタ手段と、
前記積分回路からの積分電圧に基づいて、前記カウンタ手段により計時された第1及び第2の積分期間及び前記基準電圧から、前記測定電圧をAD変換したデジタル値を出力する制御手段とを備えたことを特徴とする。
従って、本発明によれば、両端子の電圧差が無い、あるいは少ない状態では容量値が小さく、ある電圧以上になると容量値が増加するような特性のキャパシタを積分回路に用いることで、積分信号のピーク電圧が大きくなることを抑えつつ、基準電圧と積分信号の電圧が接近してコンパレータが判定する部分の積分信号の電圧の変化量を大きくできる。それ故、最低動作電源電圧を高くすることなく分解能や対ノイズ性や繰り返し精度を向上させてより高性能なAD変換回路を実現することができる。
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
図1は本発明の一実施形態に係る二重積分型AD変換回路の回路図であり、積分回路10のリセット時の動作状態を示す回路図であり、図2は図1の二重積分型AD変換回路の回路図であり、測定電圧Vinの積分期間の動作状態を示す回路図であり、図3は図1の二重積分型AD変換回路の回路図であり、標準電圧の積分期間の動作状態を示す回路図である。なお、図1〜図3の二重積分型AD変換回路の回路図は同じであるが、各動作状態でスイッチS1〜S5の切り替え状態が異なる。
本発明の実施形態に係る二重積分型AD変換回路は、積分回路10に使用しているキャパシタC1に、電圧によって容量値が変化するいわゆる電圧依存性のあるものを使用することにより、最低動作電源電圧を高くすることなく分解能や対ノイズ性を向上させてより信頼性の高いAD変換回路を実現することを特徴としている。すなわち、キャパシタC1の両端子の電圧差が無い、あるいは少ない状態では容量値が小さく、ある電圧以上になると容量値が増加するような特性のキャパシタC1を積分回路10に用いることで、積分信号のピーク電圧が大きくなることを抑えつつ、基準電圧と積分信号の電圧が接近してコンパレータ13が判定する部分の積分信号の電圧の変化量を大きくできることを特徴としている。
まず、図1〜図3を参照して、本実施形態に係る二重積分型AD変換回路の構成及び動作について以下に説明する。なお、MOS電界効果トランジスタを、以下MOSトランジスタという。
図1〜図3において、VinはAD変換を行う入力電圧である測定電圧であり、Vrefは標準電圧(又は基準電圧)である。また、VDDは電源電圧である。オペアンプ11とNMOSトランジスタM3と抵抗R1で、電圧−電流変換回路19が構成される。測定電圧Vin又は標準電圧Vrefのいずれか1つがスイッチS5により選択された後、電圧−電流変換回路19によって電流に変換され、PMOSトランジスタM4とM5で構成されるカレントミラー回路5により積分回路10に伝達される。
積分回路10はオペアンプ12とキャパシタC1とスイッチS4とを備えて構成され、スイッチS1、S2、S3の状態によって積分回路10を充電するか放電するか切り換えられる。ここで、オペアンプ12は、非反転入力端子及び反転入力端子を有し入力される電圧を差動増幅して差動増幅後の電圧を出力する。また、NMOSトランジスタM1とM2はカレントミラー回路6を構成しており、スイッチS1を介して入力された電流を負の極性に反転してNMOSトランジスタM2のドレインから出力する。基準電圧源18は所定の基準電圧Vrを発生して積分回路10に対して供給する。V1は積分回路10の出力電圧であり、コンパレータ13へ入力され基準電圧Vrと比較され、出力電圧V1が基準電圧Vrを下回った瞬間が検出され、そのとき、ローレベルの検出信号が制御回路15に送られる。制御回路15は発振器14からのクロックパルスを使って動作するカウンタ16と前述のスイッチS1〜S5を制御する。そして、カウンタ16のカウント値は制御回路15により検出されており、AD変換が終了したとき、外部とインターフェースするためにレジスタ17へ送られる。
図4は図1の二重積分型AD変換回路の全体の動作を示す図であって、(a)積分回路10の出力電圧V1及びカウンタ16に印加されるクロックパルスのタイミングチャートである。以下、図1〜図4を参照してAD変換の手順について説明する。
まず、図1は図4中の積分回路10リセット期間における二重積分型AD変換回路の回路状態を示す。図1において、制御回路15はスイッチS4をオンするように制御し、キャパシタC1の両端子を短絡してリセットする。このとき、オペアンプ12の反転入力端子の電圧と積分回路10の出力電圧V1はオペアンプ12の仮想接地の振る舞いによって基準電圧Vrと同電圧となる。また、制御回路15はスイッチS5を、測定電圧Vinを選択するように制御し、スイッチS1をオンした状態で待機させている。
図2は図4中の測定電圧Vinの積分期間における二重積分型AD変換回路の回路状態を示す。図2において、制御回路15がスイッチS4をオフするように制御し、積分回路10をリセット状態から解除するとともに、スイッチS2をオンするように制御し、測定電圧Vinを電圧−電流変換回路19により電圧−電流変換した電流を、NMOSトランジスタM1,M2で構成するカレントミラー回路6を介して積分回路10に入力して積分動作を開始する。一方、制御回路15は一定間隔でクロックパルスを発生する発振器14からのクロックパルスを計数するカウンタ1のカウント動作を開始させる。積分回路10に入力される電流は負の定電流であるので積分回路10の出力電圧V1は時間と共に上昇していく。
図5はキャパシタの両端子の電圧差によって容量値が変化しない理想的なキャパシタの特性を示すグラフである。このとき、図1〜図3の積分回路10に使用しているキャパシタC1において、図5のような端子間電圧によって容量値が変化しない(いわゆる電圧依存性のない)特性のものを使用しておれば、図4のように、出力電圧V1は直線的に電圧が上昇していく。これは一般によく知られている次式(1)からも容易に理解できる。
[数1]
V=Q/C (1)
V=Q/C (1)
ただし、Qは電荷量、Vは電圧、Cはキャパシタの容量値である。積分回路10に流れ込む電流は定電流であるので単位時間当たりの電荷量は一定であり、キャパシタC1が図5に示すような電圧依存性のないものであれば、電圧変化量も一定で、図4の測定電圧Vinの積分期間のように時間に比例し電圧が上昇する。そして、測定電圧Vinを積分する期間の長さはあらかじめ規定されており、カウンタ16が規定されたカウント値N1になったことを受けて制御回路15が測定電圧Vinの積分期間を終了させ、次に説明する標準電圧の積分期間に移行する。
このとき、図4に示すように、測定電圧Vinの積分期間が終了した時点で積分回路10の出力電圧V1は電圧Vpkになっている。この電圧Vpkは測定電圧Vinによって変化し、測定電圧Vinが0であれば電圧Vpkは基準電圧Vrのままであり、測定電圧Vinが大きすぎる値であれば積分回路10の上限電圧(電源電圧VDDや回路構成によって決まる限界電圧をいう。)に達する。
図3は図4中の標準電圧の積分期間における二重積分型AD変換回路の回路状態を示す。図3において、制御回路15はスイッチS3をオンするように制御し、スイッチS5を標準電圧Vref側に切り替えるように制御し、その他のスイッチS1〜S4をオフするように制御する。そして、同時にカウンタ16はリセットされてカウント動作を開始する。ここで、スイッチS5が標準電圧Vref側に切り替えられることによって、オペアンプ11と抵抗R1とNMOSトランジスタM3で構成される電圧−電流変換回路19により標準電流に変換された後、PMOSトランジスタM4とM5で構成されるカレントミラー回路5によってスイッチS3を介して積分回路10に流し込まれる。積分回路10のオペアンプ12の反転入力端子に電流が流し込まれるので、反転入力端子は電圧が上昇する方向に作用するが、オペアンプ12の仮想接地動作によって、反転入力端子の電圧を非反転入力端子の基準電圧Vrと同じ電圧に維持しようと、出力電圧V1が下降していく。そして、図4のように一旦電圧Vpkまで上昇していた積分回路10の出力電圧V1は直線的に下降していき、やがて基準電圧Vrに達する。
コンパレータ13は出力電圧V1を常に基準電圧Vrと比較しており、出力電圧V1が基準電圧Vrに一致すると、制御回路15に所定の検出信号を送る。これに応答して、制御回路15はカウンタ16のカウントを止め、カウンタ16のカウント値をレジスタ17に格納させ、AD変換を終了する。標準電圧Vrefで積分し、出力電圧V1が基準電圧Vrに戻るまでに要したカウンタ値をN2とすると、測定電圧Vinは次式(2)で求められる。
[数2]
Vin=(N2/N1)×Vref (2)
Vin=(N2/N1)×Vref (2)
ここで、N1は測定電圧Vinの積分期間のカウント値(カウンタ16により計時された当該積分期間に対応する)であり、N2は標準電圧の積分期間のカウント値(カウンタ16により計時された当該積分期間に対応する)である。標準電圧Vref及び測定電圧Vinの積分期間のカウント値N1は既知の値であるのでレジスタ17に格納されたカウント値N1を上記式に当てはめれば測定電圧Vinのデジタル値を求めることができAD変換が実現する。
図6は図4の部分F1を拡大した拡大図であって、理想の積分信号波形及びノイズが重畳した積分信号波形を示すタイミングチャートである。実際の積分回路10の出力電圧V1は図6に示す理想の積分信号波形のようにはならず、上下にある振幅で変化するノイズが重畳した積分信号波形のようになる(図6)。そのために、積分回路10の出力電圧V1が基準電圧Vrと一致することを監視しているコンパレータ13は時刻T4で検出すべきところを時刻T3で検出してしまい、誤差E1を生んでしまうことがある。誤差E1の量はその時々のノイズのタイミングや周期等によって常に一定ではなく変化し、かつ正にも負にもなることがある。この誤差がAD変換回路としてのくり返し精度を悪化させたり、保証できるビット精度を制約してしまう。
また、図6は積分回路10の出力電圧V1のみにノイズが重畳した状態を示したが、実際には基準電圧Vrにもノイズが重畳する可能性があり、ノイズを含んだ両者の電圧のランダムな大小関係によって誤差E1がばらついて発生する。この課題を解決するには積分回路の出力電圧V1を急峻に変化するようにすることが一方法として考えられる。
積分回路10のキャパシタC1を小さい値にするか、電圧−電流変換回路19の定数(例えば抵抗R1の抵抗値)を変えて電流を増やすなどして実現できる(図7参照)が、そうすると、測定電圧Vinで規定の時間積分した電圧Vpkが高くなりAD変換回路の最低動作電源電圧に制約を与えてしまうことになる。あるいはそれでも無理やり低い動作電源電圧で動作させると、測定電圧Vinの測定電圧Vinの範囲を制限してしまうことになる。つまり、測定電圧Vinの範囲、ビット精度、ノイズによるくり返し精度は最低動作電源電圧と二律背反の関係にあるといえる。
図7は図4の拡大図であって、図6の場合よりも積分回路10の出力電圧V1が急峻に変化するように考慮したタイミングチャートである。図7において、ノイズの振幅は図6と同じであるが、出力電圧V1の傾きが急であるために誤差E2は図6の誤差E1よりも少なくなっている。
図8は所定の電圧依存性を有するキャパシタの容量値特性を示すグラフである。もし仮に図8に示すような、端子間が0Vより上のV11以下でその容量値が限りなく0で、また、両端子の電圧差がV12以上大きいときはその容量値が極端に大きくなるような電圧依存特性のあるキャパシタがあれば、それを積分回路10のキャパシタC1に使用すると図9のような積分電圧の波形が得られる。
図9は図8のキャパシタC1を用いたときの図1の二重積分型AD変換回路の出力電圧V1及びカウンタ16に印加されるクロックパルスのタイミングチャートである。図9において、測定電圧Vinの積分期間が開始した直後(時刻T11)ではキャパシタC1の両端子の電圧差は0であるのでキャパシタC1の容量値は0に近く、少しの電流が流れるだけで急峻に電圧が立ち上がる。その後、容量値が増大する電圧V12に達するとその大きな容量値ゆえに積分信号波形の電圧V1の上昇は緩慢になり、電圧Vpkは低い電圧に抑えることができ、ひいてはAD変換回路の最低動電源電圧を低くすることにもなる。
その後の標準電圧Vrefの積分期間においても電圧V12以上の間はキャパシタC1の容量値が大きいので標準電流Vrefで積分しても電圧変化は緩慢であるが、電圧V12未満になるとキャパシタC1の容量値が急に減少するので積分出力電圧V1は急峻に立下り、基準電圧Vrと一致する(時刻T12)。このときの立下りが急峻なゆえに、積分出力電圧V1にノイズが重畳していても時間軸方向の誤差は極小に押さえられ、前述した測定電圧Vinの範囲、ビット精度、ノイズによるくり返し精度は最低動作電源電圧を低く抑えることと二律背反の関係であるという課題を克服できる。
図10は所定の電圧依存性を有する2端子デバイスの容量値特性を示すグラフであり、図11は図10の2端子デバイスの構造を示す縦断面図である。また、図12は図11の2端子デバイスの別の状態を示す縦断面図である。
図11のP型半導体基板20において、NMOSトランジスタのソース21、ドレイ22、P+層23を全てグランドに接続し、グランドとゲート25とで2端子デバイスを構成する。ここで、26は絶縁酸化膜であり、30はゲート−ソース間電圧(ゲート電圧)VGSを供給するゲート電圧源である。図10はその2端子デバイスにおいてゲート−ソース間電圧VGSを変化させたときの容量値を示した図である。
図11のゲート−ソース間電圧VGSを負にすると、図10に示すように、P型半導体基板20中のホールが絶縁酸化膜26との界面に集まる。この状態をMOSトランジスタが「蓄積状態」にあると呼ぶ。このときの2端子デバイスは酸化膜圧の距離が離れたキャパシタC1となってその容量値は単位面積あたりCoxとなる。ゲート−ソース間電圧VGSが高くなるにつれて界面のホールの密度が減少し、空乏層が酸化膜の下にあらわれて、当該2端子デバイスは弱反転領域に入る。この状態では容量値はCoxとCdepの直列接続となって低い値になる。図10におけるゲート−ソース間電圧VGSが0V付近のことを指す。さらに、ゲート−ソース間電圧VGSを高くしていくとやがて当該電圧VGSが所定のしきい値電圧Vthを越え、図12のように、絶縁酸化膜−シリコン界面にはチャネルが形成され単位面積あたりの容量値はCoxに戻る。この状態を「強反転状態」と呼ぶ。
図10を俯瞰してみると、図11のごとく、MOSトランジスタを2端子デバイスとしたときの容量値は全体としては単位面積あたりCoxのキャパシタであるが、弱反転領域付近で容量値が一旦低く落ち込む特性と見ることができる。なお、弱反転領域となるゲート−ソース間電圧VGSはP型半導体基板20への不純物注入量やゲート電極の材料、酸化膜の厚さ等で高くしたり低くしたり制御することが可能である。本発明に係る本実施形態はこのMOSトランジスタのゲート−ソース間電圧VGSによる容量値の変化を積極的に利用して積分回路10のキャパシタC1とし用いることを特徴としている。
図13は図10の容量値特性を有する2端子デバイスを用いた二重積分型AD変換回路の出力電圧V1及びカウンタ16に印加されるクロックパルスのタイミングチャートである。図13から明らかなように、MOSFETの弱反転領域で容量値が最も小さくなる電圧とコンパレータ13の基準電圧Vrとを一致するようにすると、測定電圧Vinの積分期間開始直後は出力電圧V1の立ち上がり変化が大きく、電圧Vpkに至るまでに強反転領域に達するようにすると、途中から容量値が増加し電圧変化が小さくなり、電圧Vpkの上昇を抑えられる。標準電圧Vrefの積分期間は強反転領域である高い電圧の間は出力電圧V1の変化が小さく、所定のしきい値電圧Vth付近から弱反転に入ると出力電圧V1の電圧変化が大きくなり急峻にたち下がる。
ここで、図13の電圧Vpkが電圧依存のないキャパシタC1を用いたとき(図10)と同じになるように設定している。測定電圧Vinは同じ条件で、そのように設定することで電圧Vpkが同じであるので最低動作電源電圧には影響を与えていない。一方、AD変換が完了するF2部分の出力電圧V1の変化は図10よりも急峻となっており分解能や対ノイズ性や繰り返し精度を向上することができる。
以上説明したように、本実施形態によれば、MOSFETによるキャパシタC1の容量電圧特性をうまく利用することで、分解能や耐ノイズ性、繰り返し精度を向上させながら最低動作電源電圧を低く抑えることが可能となる。これが本発明に係る実施形態の特有の効果である。
なお、MOSFETの特性は弱反転領域を基準電圧Vr付近に、電圧Vpkは強反転領域になるようにプロセスで設定することが好ましい。また、弱反転領域と強反転領域を利用してもよいが、弱反転領域と蓄積領域を用いてもよい。その場合は2端子の接続を入れ替えればよい。図11及び図12はNMOSトランジスタの例を挙げたが、PMOSトランジスタでも同様の効果を実現することが可能である。
図14は図13の動作の変形例を示すタイミングチャートである。図14も積分回路のキャパシタC1に図10の特性をもつMOSFETを用いてAD変換したときの動作を示す。図14の特性が図11の特性と異なるのは、測定電圧Vinの積分期間終了時の積分回路10の出力電圧V1の電圧変化量(図14のF3)、つまり特性線の傾きを電圧依存のないキャパシタC1を用いたとき(図10)と同じに設定している点である。キャパシタC1の容量値が小さい弱反転領域でV1の傾きを同じにしてあるということは出力電圧V1が高くなって容量値が大きくなる強反転領域では電圧の上昇は抑えられるので、電圧Vpkがより低い電圧にとどまることを意味する。これは、つまりAD変換回路の最低動作電圧電源電圧をより低く下げられる可能性があることを意味する。そしてF3部分の傾きが従来と同じということはビット精度や耐ノイズ性や繰り返し精度が従来と変化ないことを意味する。従って、本発明に係る実施形態のもう一つの効果はビット精度や耐ノイズ性や繰り返し精度を犠牲にすることなくAD変換回路の最低動作電源電圧を下げられることにある。
以上の実施形態において、積分回路10のためにキャパシタC1を用いているが、本発明はこれに限らず、2つの端子の電圧差によって容量値が変化する特性を有する蓄電手段であってもよい。ここで、蓄電手段は、前記2つの端子の電圧差が大きくなるにつれて容量値が大きくなる特性を有することが好ましく、より好ましくは、前記2つの端子の電圧差が大きくなるにつれて、所定の急峻度で容量値が急峻に大きくなる特性を有する。
以上詳述したように、本発明によれば、両端子の電圧差が無い、あるいは少ない状態では容量値が小さく、ある電圧以上になると容量値が増加するような特性のキャパシタを積分回路に用いることで、積分信号のピーク電圧が大きくなることを抑えつつ、基準電圧と積分信号の電圧が接近してコンパレータが判定する部分の積分信号の電圧の変化量を大きくできる。それ故、最低動作電源電圧を高くすることなく分解能や対ノイズ性や繰り返し精度を向上させてより高性能なAD変換回路を実現することができる。
5,6…カレントミラー回路、
10…積分回路、
11,12…オペアンプ、
13…コンパレータ、
14…発振器、
15…制御回路、
16…カウンタ、
17…レジスタ、
18…基準電圧源、
19…電圧−電流変換回路、
20…P型半導体基板、
21…ソース、
22…ドレイン、
23…P+層、
25…ゲート、
26…絶縁酸化膜、
30…ゲート電圧源、
M1〜M3…NMOSトランジスタ、
M4,M5…PMOSトランジスタ、
C1…キャパシタ、
R1…抵抗、
S1〜S5…スイッチ。
10…積分回路、
11,12…オペアンプ、
13…コンパレータ、
14…発振器、
15…制御回路、
16…カウンタ、
17…レジスタ、
18…基準電圧源、
19…電圧−電流変換回路、
20…P型半導体基板、
21…ソース、
22…ドレイン、
23…P+層、
25…ゲート、
26…絶縁酸化膜、
30…ゲート電圧源、
M1〜M3…NMOSトランジスタ、
M4,M5…PMOSトランジスタ、
C1…キャパシタ、
R1…抵抗、
S1〜S5…スイッチ。
Claims (5)
- 所定の定電圧を入力する非反転入力端子と、入力電圧を入力する反転入力端子とを有し、前記入力電圧を差動増幅して、差動増幅後の出力電圧を出力する電圧増幅手段と、
前記反転入力端子と前記非反転入力端子との間に接続され、積分回路の動作期間に応じて短絡又開放するスイッチ手段と、
前記反転入力端子と前記非反転入力端子との間に接続された2つの端子を有し、前記2つの端子の電圧差によって容量値が変化する特性を有する蓄電手段とを備えたことを特徴とする積分回路。 - 前記蓄電手段は、前記2つの端子の電圧差が大きくなるにつれて容量値が大きくなる特性を有することを特徴とする請求項1記載の積分回路。
- 前記蓄電手段は、前記2つの端子の電圧差が大きくなるにつれて所定の急峻度で容量値が急峻に大きくなる特性を有することを特徴とする請求項2記載の積分回路。
- 前記蓄電手段は、前記2つの端子の電圧差によって変化する容量値を有するMOSトランジスタを含むことを特徴とする請求項1〜3のうちのいずれか1つに記載の積分回路。
- 入力される標準電圧と、入力される測定電圧とを切り替えていずれか1つの電圧を選択的に出力する切り替え手段と、
前記切り替え手段からの電圧を電流に変換する電圧−電流変換手段と、
前記変換された前記標準電圧に対応する電流を所定の基準電圧に基づいて積分して積分した積分電圧を第1の積分期間で出力し、前記変換された前記測定電圧に対応する電流を前記基準電圧に基づいて積分して積分した積分電圧を第2の積分期間で出力する請求項1乃至4のうちのいずれか1つに記載の積分回路と、
前記第1及び第2の積分期間を所定周波数のクロックパルスを用いて計時するカウンタ手段と、
前記積分回路からの積分電圧に基づいて、前記カウンタ手段により計時された第1及び第2の積分期間及び前記基準電圧から、前記測定電圧をAD変換したデジタル値を出力する制御手段とを備えた二重積分型AD変換回路。
Priority Applications (1)
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---|---|---|---|
JP2012056009A JP2013191988A (ja) | 2012-03-13 | 2012-03-13 | 積分回路及びad変換回路 |
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Application Number | Priority Date | Filing Date | Title |
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JP2012056009A JP2013191988A (ja) | 2012-03-13 | 2012-03-13 | 積分回路及びad変換回路 |
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JP (1) | JP2013191988A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2021084645A1 (ja) * | 2019-10-30 | 2021-05-06 | 日本電信電話株式会社 | 自己校正機能付きadコンバータ |
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2012
- 2012-03-13 JP JP2012056009A patent/JP2013191988A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2021084645A1 (ja) * | 2019-10-30 | 2021-05-06 | 日本電信電話株式会社 | 自己校正機能付きadコンバータ |
JPWO2021084645A1 (ja) * | 2019-10-30 | 2021-05-06 | ||
JP7239863B2 (ja) | 2019-10-30 | 2023-03-15 | 日本電信電話株式会社 | 自己校正機能付きadコンバータ |
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