JPS59191930A - アナログ・デイジタル変換回路 - Google Patents
アナログ・デイジタル変換回路Info
- Publication number
- JPS59191930A JPS59191930A JP6556483A JP6556483A JPS59191930A JP S59191930 A JPS59191930 A JP S59191930A JP 6556483 A JP6556483 A JP 6556483A JP 6556483 A JP6556483 A JP 6556483A JP S59191930 A JPS59191930 A JP S59191930A
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- JP
- Japan
- Prior art keywords
- counter
- digital
- analog
- value
- offset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は積分形アナログ・ディジタル変換器に係り、特
に自動的に直流オフセット’Ｙ補正するアナログ・ディ
ジタル変換器（以下Ａ／Ｄ変換器と略す）に関するもの
である。
に自動的に直流オフセット’Ｙ補正するアナログ・ディ
ジタル変換器（以下Ａ／Ｄ変換器と略す）に関するもの
である。
従来の製分形Ａ／Ｄ変換器の直流オフセットを補正する
一般的な回路技術はＡ／Ｄ変換する前の待機状態中にΔ
／Ｄ変換器の前置増幅器の反転入力に時定数の大きい保
持容量を接続し負帰還ループによって充電することで、
Ａ／Ｄ変換における直流オフセットを相殺するものが
知られている。
一般的な回路技術はＡ／Ｄ変換する前の待機状態中にΔ
／Ｄ変換器の前置増幅器の反転入力に時定数の大きい保
持容量を接続し負帰還ループによって充電することで、
Ａ／Ｄ変換における直流オフセットを相殺するものが
知られている。
これら従来技術では帰還ループが複雑であり時定数の大
きな保持容量および帰還抵抗を必要とし、特にＩ Ｃ’
の内部には入れられなく外付するとしてもＩＣのビン数
増加となり使用上不便である。
きな保持容量および帰還抵抗を必要とし、特にＩ Ｃ’
の内部には入れられなく外付するとしてもＩＣのビン数
増加となり使用上不便である。
本発明の目的は、集積回路に内蔵し易く積分形Ａ／Ｄ変
換器の直流オフセットを自動的に補正する回路ビ提供す
ることにある。
換器の直流オフセットを自動的に補正する回路ビ提供す
ることにある。
本発明は、Δβ変換の待機中にｌβ変換器および前置す
るサンプルホールド回路の入力を接地あるいは基準電圧
に切替えた後、 Ａ／Ｄ変換して直流オフセフ）Ｌディ
ジタル的に検出しその値に応じて積分形ｌβ変換器のカ
ウンタの動作開始を等測的に進ませたり遅らせたりする
ものである。
るサンプルホールド回路の入力を接地あるいは基準電圧
に切替えた後、 Ａ／Ｄ変換して直流オフセフ）Ｌディ
ジタル的に検出しその値に応じて積分形ｌβ変換器のカ
ウンタの動作開始を等測的に進ませたり遅らせたりする
ものである。
以下本発明の実施例を図面に従って説明する。
第１図は本発明の一実施例を示すブロック図である。
１はアナログ入力、２はディジタル出力、５４はバッフ
ァアンプ、５はアナログスイッチ。
ァアンプ、５はアナログスイッチ。
６はアナログ比較器、７は容量、８は電流スイッチ・
９は電流源、１０．１１は電圧源、１２はカウンタ、１
５はコントロール、１４はスイッチ、１５はメモリ、１
６はディジタル比較器、１７はディジタルスイッチ、１
８はアナログ比較器乙の一方の入力である。バッファア
ンプ６１４．アナログスイッチ５および容量７でサンプ
ルホールド回路を構成し、電流スイッチ８．電流源９．
アナログ比較器６、カウンタ１２およびコントロール１
３で積分形Ａ／Ｄ変換器を構成する一般的な回路に加え
て直流オフセットを補正する時に基準となる電圧源１１
．スイッチ１４．メモリ１５．ディジタル比較器１６．
ディジタルスイッチ１７を投げたものである。
９は電流源、１０．１１は電圧源、１２はカウンタ、１
５はコントロール、１４はスイッチ、１５はメモリ、１
６はディジタル比較器、１７はディジタルスイッチ、１
８はアナログ比較器乙の一方の入力である。バッファア
ンプ６１４．アナログスイッチ５および容量７でサンプ
ルホールド回路を構成し、電流スイッチ８．電流源９．
アナログ比較器６、カウンタ１２およびコントロール１
３で積分形Ａ／Ｄ変換器を構成する一般的な回路に加え
て直流オフセットを補正する時に基準となる電圧源１１
．スイッチ１４．メモリ１５．ディジタル比較器１６．
ディジタルスイッチ１７を投げたものである。
Ａ／Ｄ変換する前にスイッチ１４でたとえば入力１の中
点に相当するような基準となる電圧源１１に接続すると
ともにアナログスイッチ５を閉じて基準となる電圧源１
１ヲサンプリングし容量７に電荷を蓄積する。その後ア
ナログスイッチ５を開き、電流スイッチ８を閉じて電流
源９で電荷を放電させるとともにカウンタ１２がカウン
トを開始し・バッファアンプ４の出力１８が電圧源１０
の電圧より下がりアナログ比較器６の出力が反転するま
でカウンタ１２がカウントする。その値が電圧源１１
’４ Ａ／Ｄ変換したディジタル出力である。その値と
電圧源１１を理想Ａ／Ｄ変換器で変換した場合のディジ
タル値との差が誤差でありその差をメモリ１５に記憶す
る。以上がＡ／Ｄ変換する前の待機状態で行なう補正用
データ収集である。Ａ／Ｄ変換ではこの補正用データを
用いて補正する。なお電圧源１０はすべての誤差範囲内
で電圧源１１を理想Ａ／Ｄ変換器で変換した場合のディ
ジタル値を越えるように本来の値より下げておき誤差は
すべて正の値にしておく。
点に相当するような基準となる電圧源１１に接続すると
ともにアナログスイッチ５を閉じて基準となる電圧源１
１ヲサンプリングし容量７に電荷を蓄積する。その後ア
ナログスイッチ５を開き、電流スイッチ８を閉じて電流
源９で電荷を放電させるとともにカウンタ１２がカウン
トを開始し・バッファアンプ４の出力１８が電圧源１０
の電圧より下がりアナログ比較器６の出力が反転するま
でカウンタ１２がカウントする。その値が電圧源１１
’４ Ａ／Ｄ変換したディジタル出力である。その値と
電圧源１１を理想Ａ／Ｄ変換器で変換した場合のディジ
タル値との差が誤差でありその差をメモリ１５に記憶す
る。以上がＡ／Ｄ変換する前の待機状態で行なう補正用
データ収集である。Ａ／Ｄ変換ではこの補正用データを
用いて補正する。なお電圧源１０はすべての誤差範囲内
で電圧源１１を理想Ａ／Ｄ変換器で変換した場合のディ
ジタル値を越えるように本来の値より下げておき誤差は
すべて正の値にしておく。
Ａ／Ｄ変換では、スイッチ１４は入力１に接しておく。
アナログスイッチ５を閉じてアナログ入力をサンプルし
た後、アナログスイッチ５を開き、電流スイッチ８を閉
じて電流源９で電荷を放電させろとともにカウンタ１２
でカウントしなからΔ／Ｄ変換するのであるが、Ａ／Ｄ
変換の際ディジタルスイッチ１７は電流スイッチ８が閉
じると同時に、ディジタル比較器１６の出力をカウンタ
１２に伝達できるように閉じる。カウンタ１２の出力と
メモリ１５の誤差に相当する値をディジタル比較器１６
で比較し、カウンタ１２の値が誤差に等しくなるとディ
ジクル比較器１６の出力が反転し、ディジタルスイッチ
１７を通ってカウンタ１２をリセットすると同時にディ
ジタルスイッチ１７を開く。その結果カウンタ１２はカ
ウントを再スタートし、アナログ比較器乙の出力が反転
するまでカウントしてその値をディジタル出力とする。
た後、アナログスイッチ５を開き、電流スイッチ８を閉
じて電流源９で電荷を放電させろとともにカウンタ１２
でカウントしなからΔ／Ｄ変換するのであるが、Ａ／Ｄ
変換の際ディジタルスイッチ１７は電流スイッチ８が閉
じると同時に、ディジタル比較器１６の出力をカウンタ
１２に伝達できるように閉じる。カウンタ１２の出力と
メモリ１５の誤差に相当する値をディジタル比較器１６
で比較し、カウンタ１２の値が誤差に等しくなるとディ
ジクル比較器１６の出力が反転し、ディジタルスイッチ
１７を通ってカウンタ１２をリセットすると同時にディ
ジタルスイッチ１７を開く。その結果カウンタ１２はカ
ウントを再スタートし、アナログ比較器乙の出力が反転
するまでカウントしてその値をディジタル出力とする。
このディジタル出力は誤差分だけカウンタ１２の再スタ
ートを遅らせているため誤差分を補正したディジタル出
力になる。
ートを遅らせているため誤差分を補正したディジタル出
力になる。
第２図を用いて補正用データ収集および補正におけるア
ナログ入力とディジタル出力の説明をする。横軸は時間
、縦軸は規格化したアナログ入力と相当するディジタル
出力である。１９は直流オフセット誤差のない場合のア
ナログ比較器の一方の入力１８の変化を示す線であり、
２０および２１は直流オフセント誤差のある場合を示す
２２は直流オフセットのない場合のカウンタ１２の停止
する時刻を示す。−Ａは電圧源１０のアナログ値であり
、いま直流オフセットの誤差範囲を図中の線２０〜２１
の範囲とすると−ｌに達するまでの時間から時刻２２ヲ
引いた時間を補正するためのデータとする。この補正す
るデータは時間２３ 、２４および２５でおのおの線２
１ 、１９および２０に相当しその結果−Ａに達するま
でのカウンタ１２の結果は時間２６ 、２７および２８
でリセントされるため２９ 、３０および５１で示す時
間間隔がデータとして得られ直流オフセットは補正され
る。
ナログ入力とディジタル出力の説明をする。横軸は時間
、縦軸は規格化したアナログ入力と相当するディジタル
出力である。１９は直流オフセット誤差のない場合のア
ナログ比較器の一方の入力１８の変化を示す線であり、
２０および２１は直流オフセント誤差のある場合を示す
２２は直流オフセットのない場合のカウンタ１２の停止
する時刻を示す。−Ａは電圧源１０のアナログ値であり
、いま直流オフセットの誤差範囲を図中の線２０〜２１
の範囲とすると−ｌに達するまでの時間から時刻２２ヲ
引いた時間を補正するためのデータとする。この補正す
るデータは時間２３ 、２４および２５でおのおの線２
１ 、１９および２０に相当しその結果−Ａに達するま
でのカウンタ１２の結果は時間２６ 、２７および２８
でリセントされるため２９ 、３０および５１で示す時
間間隔がデータとして得られ直流オフセットは補正され
る。
本発明の他の一実施例を第６図に示す。５２はメモリ、
３３はカウンタである。第１図と同一符号のものは同一
機能を示す。補正用データ収集は第１図と同様に行ない
。Ａ／Ｄ変換においてメモリ３２の内容である２６．あ
るいは２４．あるいは２５０時間に相当する値をカウン
タ昼にセットしカウンタ１２と同一クロックでカウント
ダウンしＯＫなった時点で第１図と同様にカウンタ１２
をリセットすることで補正する。
３３はカウンタである。第１図と同一符号のものは同一
機能を示す。補正用データ収集は第１図と同様に行ない
。Ａ／Ｄ変換においてメモリ３２の内容である２６．あ
るいは２４．あるいは２５０時間に相当する値をカウン
タ昼にセットしカウンタ１２と同一クロックでカウント
ダウンしＯＫなった時点で第１図と同様にカウンタ１２
をリセットすることで補正する。
なお、第１図、第６図のメモリ１５、ディジタル比較器
１６．メモリ５２およびカウンタ３３のビ／ト数は直流
オフセント誤差範囲がΔ／Ｄ変換器の変換データの全体
に比較して少ないため誤差範囲から決まる最低のビット
数だけで良い。
１６．メモリ５２およびカウンタ３３のビ／ト数は直流
オフセント誤差範囲がΔ／Ｄ変換器の変換データの全体
に比較して少ないため誤差範囲から決まる最低のビット
数だけで良い。
本発明によれば、直流オフセット補正量をディジタル的
に記録して、積分形Ａ／Ｄ変換の開始を変化させてカウ
ンタを動作させる補正法のため、ディジタル回路の追加
のみで補正が出来、特にｌＣ化する際すべて内部回路に
入れられ従来例のようなＩＣのピン数の増加もない。さ
らに本発明ではディジタル的に補正量を記録しているた
めΔ／Ｄ変換をしつづけても時定数による補正量が変化
する従来技術の欠点をなくすことができる。
に記録して、積分形Ａ／Ｄ変換の開始を変化させてカウ
ンタを動作させる補正法のため、ディジタル回路の追加
のみで補正が出来、特にｌＣ化する際すべて内部回路に
入れられ従来例のようなＩＣのピン数の増加もない。さ
らに本発明ではディジタル的に補正量を記録しているた
めΔ／Ｄ変換をしつづけても時定数による補正量が変化
する従来技術の欠点をなくすことができる。
第１図は本発明の一実施例を示すブロック図第２図は本
発明の動作説明のための説明図、第６図は本発明の他の
一実施例を示すブロック図である。 ７・・・容量、８・・・電流スイッチ、ＩＱ、１１・・
・電圧源１２・・・カウンタ、１４・・・スイッチ、１
５・・メモリ、１６・・・ディジタル比較器、１７・・
・ディジタル回路・ソチ５２・・・メモリ、５５・、・
カウンタ。 羊 １ 図 し−）−一ノ
発明の動作説明のための説明図、第６図は本発明の他の
一実施例を示すブロック図である。 ７・・・容量、８・・・電流スイッチ、ＩＱ、１１・・
・電圧源１２・・・カウンタ、１４・・・スイッチ、１
５・・メモリ、１６・・・ディジタル比較器、１７・・
・ディジタル回路・ソチ５２・・・メモリ、５５・、・
カウンタ。 羊 １ 図 し−）−一ノ
Claims (1)
- 【特許請求の範囲】 １ アナログ信号をサンプルボールドし、ディジタル信
号に変換する積分形アナログ・ディジタル変換回路にお
いて、アナログ信号と基準電圧とを切換えて受は入れる
スイッチ、積分形アナログ・ディジタル変換回路内のカ
ウンタ出力に補正データが表われた時記憶するディジタ
ルメモリ、該ディジタルメモリの出力と該カウンタ出力
を比較するディジタル比較器、及びアナログ・ディジタ
ル変換のたびに閉じ該ディジタル比較器出力を通過させ
て該カウンタをリセットするとともに開くディジタルス
イッチ乞投げたことを特徴とするアナログ・ディジタル
変換回路。 ２、 上記ディジタル比較器をカウンタで構成したこと
を特徴とする特許請求の範囲第１項記載のアナログ・デ
ィジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6556483A JPS59191930A (ja) | 1983-04-15 | 1983-04-15 | アナログ・デイジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6556483A JPS59191930A (ja) | 1983-04-15 | 1983-04-15 | アナログ・デイジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59191930A true JPS59191930A (ja) | 1984-10-31 |
Family
ID=13290630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6556483A Pending JPS59191930A (ja) | 1983-04-15 | 1983-04-15 | アナログ・デイジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021084645A1 (ja) * | 2019-10-30 | 2021-05-06 | 日本電信電話株式会社 | 自己校正機能付きａｄコンバータ |
-
1983
- 1983-04-15 JP JP6556483A patent/JPS59191930A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021084645A1 (ja) * | 2019-10-30 | 2021-05-06 | 日本電信電話株式会社 | 自己校正機能付きａｄコンバータ |
| JPWO2021084645A1 (ja) * | 2019-10-30 | 2021-05-06 |
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