JPH0652871B2

JPH0652871B2 - Ａ／ｄコンバ−タ

Info

Publication number: JPH0652871B2
Application number: JP386485A
Authority: JP
Inventors: 正人田中
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-01-12
Filing date: 1985-01-12
Publication date: 1994-07-06
Anticipated expiration: 2009-07-06
Also published as: JPS61163723A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はアナログ信号をディジタル信号に変換するＡ
／Ｄコンバータ、特に多重積分型のＡ／Ｄコンバータに
関する。

〔従来の技術〕

斯の種多重積分型のＡ／Ｄコンバータとして従来第４図
に示すようなものが提案されている。同図において、
(1)は入力アナログ信号が供給される入力端子であっ
て、この入力端子(1)は抵抗器(2)及びスイッチ(3)を介
して積分器を構成する差動アンプ(4)の反転入力端子に
接続され、このアンプ(4の非反転入力端子は接地され
る。アンプ(4)の反転入力端子と出力端子間には積分コ
ンデンサ(5)が接続され、また、アンプ(4)の出力端子と
抵抗器(2)及びスイッチ(3)の接続点との間に抵抗器(6)
が接続される。

アンプ(4)の反転入力端子と負の電源端子−Ｖとの間に
スイッチ(7)と基準電流源(8)の直列回路と、スイッチ
(9)と基準電流源（10）の直流回路とが並列接続され
る。基準電流源(8)の電流Ｉ_０と基準電流源（10）の電
流ｉ_０とは、こゝでは例えば（Ｉ_０＋ｉ_０／ｉ_０＝128
の関係にあるものとする。また、スイッチ(7)は上位積
分用スイッチ、スイッチ(9)は下位積分用スイッチであ
る。

アンプ(4)の出力端子は比較器としての差動アンプ（1
1），（12）の反転入力端子に接続され、アンプ（11）
の非反転入力端子は負の電源端子−Ｖとアース間に接続
された可変抵抗器（13）の摺動端子に接続され、アンプ
（12）の非反転入力端子は接地される。アンプ（11）は
上記カウンタストップ用比較器、アンプ（12）は下位カ
ウンタストップ用比較器である。

アンプ（11），（12）の出力は制御回路（14）に供給さ
れる。制御回路（14）はスイッチ(7)，(9)の開閉を制御
すると共にこれに関連してオア回路（15）を通り例えば
９ビットの上位カウンタ（16）に供給されるクロック及
び例えば７ビットの下位カウンタ（17）に供給されるク
ロックを制御する。また、制御回路（14）には端子（1
8）よりマスタクロックが供給されると共に端子（19）
より変換指令信号が供給されるようになされている。ま
た、上位カウンタ（16）にはオア回路（15）を介して下
位カウンタ（17）の桁上げ信号（キャリ）が供給され
る。そして、上位カウンタ（16）と下位カウンタ（17）
の出力側に出力レジスタ（20）が設けられ、この出力レ
ジスタ（20）には端子（21）よりサンプルクロックが供
給されるようになされている。

次に第４図の回路動作を第５図を参照して説明する。い
ま、時間ｔ_０〜ｔ_１ではスイッチ(3)のみ閉じ、スイッ
チ(7)，(9)は開いておく。この期間に入力端子(1)から
の入力電圧Ｖ_INを抵抗(2)及び(6)で分圧した電圧が積分
コンデンサ(5)に与えられ、瞬時値の入力電圧Ｖ_INをサ
ンプルホールドする。この結果サンプルホールド兼積分
器のアンプ(4)の出力Ｖ_OUTは−Ｖ_INとなる。次に時間ｔ
_１でスイッチ(3)を開き、これより所定時間後の時間ｔ
_２でスイッチ(7)，(9)を閉じる。同時に上位カウンタ
（16）が計数を開始する。アンプ(4)の出力は基準電流
源(8)，（10）の電流Ｉ_０及びｉ_０によって一定の傾き
で０Ｖに近づくが、アンプ（11）の基準値−Ｖ_REFに達
すると、アンプ（11）の出力が反転して、制御回路（1
4）により時間ｔ_３においてスイッチ(7)を開く。同時に
上位カウンタ（16）の動作を停止し、今度は下位カウン
タ（17）の計数を開始する。積分器としてのアンプ(4)
は基準電流源（10）のｉ_０のみで動作し続ける。アンプ
(4)の出力が０Ｖを横切るとアンプ（12）の出力が反転
して、制御回路（14）により時間ｔ_４において下位カウ
ンタ（17）の動作を停止させる。

基準電流源(8)と（10）の間には、（Ｉ_０＋ｉ_０）／ｉ
_０＝128の関係を持たせてあるので、上位カウンタ（1
6）の１カウントは、下位カウンタ（17）の１カウント
の２^７倍の重み付けがしてあることになる。従って上位
カウンタ（16）と下位カウンタ（17）を直列に接続すれ
ば16ビットのＡ／Ｄ変換データが得られる。つまり、出
力レジスタ（20）からは常に16ビットのＡ／Ｄ変換デー
タが得られる。

〔発明が解決しようとする問題点〕

ところで、第４図の如き構成を成す従来回路の場合、上
位カウンタ（16）から下位カウンタ（17）への切換えの
ための比較器としての差動アンプ（11）の基準値（スレ
シホールド電圧）を可変抵抗器（13）を用いて調整する
ようにしているため、部品点数が多くなり、また調整工
数がかゝりコスト的にも高価になる等の欠点があった。
また、経時変化やドリフト等により狂わないようにする
ため、必要なクロックレートを上げて余裕を持たせてい
るので、消費電力の増大、信頼性、歩留りの減少を生じ
ていた。

この発明は斯る点に鑑みてなされたもので、上位カウン
タから下位カウンタへ切換える基準値（スレシホールド
電圧）の調整を下位カウンタに入力されるパルス数によ
って自動的に調整し、無調整化を図ることができるＡ／
Ｄコンバータを提供するものである。

〔問題点を解決するための手段〕

この発明は入力信号Ｖ_INに対応した電荷を蓄える積分手
段(4)と、この積分手段(4)に蓄えられた電荷を一定の割
合で放電させるための第１及び第２の電流源(8)及び(1
0)と、この第１及び第２の電流源(8)及び(10)によって
電荷が放電される積分手段(14)の出力信号を基準値と比
較し第１及び第２の電流源(8)及び(10)による電荷の放
電から第２の電流源(10)による電荷の放電へ切り換える
ための第１の比較手段(11)と、この第２の電流源(10)に
よって電荷が放電される積分手段(4)の出力信号を所定
の基準値と比較するための第２の比較手段(12)と、この
第２の比較手段(12)の出力信号によってそのカウント動
作が停止される上位カウンタ(16)及び下位カウンタ(17)
と、第２の電流源(10)への切換に対応して計数される下
位カウンタ(17)によるカウント量を求めるためのカウン
ト手段(30)と、このカウント手段(30)の出力信号に基づ
いて、第１の比較手段(11)に供給される基準値を制御す
るための基準値制御手段(31)を備え、第１の比較手段(1
1)の出力信号に基づいて第１及び第２の電流源(8)及び
(10)による電荷の放電から第２の電流源(10)による電荷
の放電に切り換えて上位カウンタ(16)と下位カウンタ(1
7)によるカウント動作を行うとともに第２の比較手段(1
2)の出力信号によってカウント動作を停止させて入力信
号の変換出力を得るとともに、カウント手段(30)の出力
信号に基づいて下位カウンタ(17)によるカウント量が所
定の範囲となるように基準値制御手段(31)を制御するこ
とを特徴とするＡ／Ｄコンバータと成したものである。

〔作用〕

多重積分型のＡ／Ｄコンバータにおいて、下位カウンタ
の桁上げ情報を計数する下位延長カウンタ（30）と帰還
回路（31）を設け、下位カウンタ（17がどれだけ回った
かを下位延長カウンタ（30）で検出し、この下位延長カ
ウンタ（30）からの情報を、もしくはこの情報と下位カ
ウンタ（17）からの出力の一部を合わせたものを帰還回
路（31）に供給して所定範囲より大きいか小さいかを判
別し、その判別結果により上位カウンタ（16）ストップ
用比較器（11）の基準値を較正する。

〔実施例〕

以下、この発明の一実施例を第１図〜第３図に基づいて
詳しく説明する。

第１図は本実施例の回路構成を示すもので、同図におい
て第４図と対応する部分には同一符号を付し、その重複
説明は省略する。

本実施例では下位カウンタ（17）からの桁上げ情報が供
給されて下位カウンタ（17）を実質的に数ビット上位へ
延長する下位延長カウンタ（30）と、このカウンタ（3
0）の出力と下位カウンタ（17）の出力の一部を合わし
たものが供給される帰還回路（31）を設け、この帰還回
路（31）の出力を上位カウンタ（16）と下位カウンタ
（17）のカウント状態を変更する比較器である差動アン
プ（11）の非反転入力端子に基準値（スレシホールド電
圧）として供給するようにする。その他の構成は第４図
同様である。

帰還回路（31）は或るスレシホールド値ＴＨを有し、こ
れは第３図に示すように、所定範囲の上限、下限の２つ
を検出できることが好ましい。そして、帰還回路（31）
は入力された値が所定範囲より大きいか小さいかを判別
し、その結果をアナログ的又はディジタル的に累積して
差動アンプ（11）に帰還する。その結果下位カウンタ
（17）の回る回数（カウント量）は所定範囲内に収まる
ことになる。

第２図は帰還回路（31）の一例を示すもので、先ず第２
図Ａは比較器（31a ）、レジスタ（31b ）、Ｄ／Ａコン
バータ（31c ）及び積分アンプ（31d ）で構成した場合
である。比較器（31a ）はＡ／Ｄ変換終了時において入
力すなわち下位延長カウンタ（30）の出力を含む下位カ
ウンタ（17）の出力がスレシホールド値ＴＨで表される
所定範囲にあると第３図Ａに示すように０の出力を発生
し、所定範囲より大きいと＋１の出力を発生し、所定範
囲より小さいと−１の出力を発生する。例えば、こゝで
はスレシホールド値ＴＨの下限は 0.2周（無駄カウン
ト）、上限は 1.3周（従って所定範囲は 1.1周で、この
値は下位カウンタ（17）の１周分強が最も好ましい）、
上限より１サンプルのＡ／Ｄ変換終了時点までを 0.2周
（余裕カウント）としている。なお、この場合下位カウ
ンタ（17）が０〜127 カウントすると１周となる。

いま、延長部を含めた下位カウンタ（17）がＡ／Ｄ変換
終了時において所定範囲より多くカウントしていると、
比較器（31a ）より＋１の出力が発生され、サンプルク
ロックが印加された時点でレジスタ（31b ）に取り込ま
れ、このレジスタ（31b ）の内容はＤ／Ａコンバータ
（31c ）でディジタル信号よりアナログ信号に変換さ
れ、積分アンプ（31b ）を介して差動アンプ（11）へ基
準値（−Ｖ_REF）として供給される。そして、アンプ（1
1）の基準値が大きくなり、第５図からもわかるよう
に、上位カウンタ（16）のカウントする時間が増大し、
下位カウンタ（17）のカウントする時間が減少する。

一方、延長部を含めた下位カウンタ（17）がＡ／Ｄ変換
終了時において所定範囲より少なくカウントしている
と、比較器（31a ）より−１の出力が発生され、上述同
様にして信号処理されてアンプ（11）へ基準値として供
給され、この場合逆にアンプ（11）の基準値が小さくな
り、上位カウンタ（16）のカウントする時間が減少し、
下位カウンタ（17）のカウントする時間が増大する。こ
のようにして実質的に負帰還がかゝり、比較器（31a ）
への入力、すなわち下位カウンタ（17）の回る回数（カ
ウント量）は所定範囲に保持されることになる。

次に、第２図Ｂは比較器（31a ）、加算器（31e ）、レ
ジスタ（31b ）及びＤ／Ａコンバータ（31c ）で帰還回
路（31）を構成した場合である。加算器（31e ）とレジ
スタ（31b ）はアキュムレータを形成し、一種のディジ
タル積分器として働く。この場合も動作は第２図Ａの場
合と略同様であって、下位カウンタ（17）の回る回数を
常に所定範囲内に収めることができる。

また、第２図Ｃは比較器（31a ）、アップダウンカウン
タ（31f ）及びＤ／Ａコンバータ（31c ）で帰還回路
（31）を構成した場合である。比較器（31a ）は下位延
長カウンタ（30）の出力を含む下記カウンタ（17）の出
力が所定範囲にあると第３図Ａに示すようにホールド
（HOLD）信号を発生し、所定範囲より大きいとアップ
（UP）信号を発生し、所定範囲より小さいとダウン（DO
WN）信号を発生する。

いま、延長部を含めた下位カウンタ（17）がＡ／Ｄ変換
終了時において所定範囲より多くカウントしていると、
比較器（31a ）よりアップ信号が発生され、アップダウ
ンカウンタ（31f ）がカウントアップし、その内容がＤ
／Ａコンバータ（31c ）でディジタル信号よりアナログ
信号に変換され、差動アンプ（11）へ基準値−Ｖ_REF）
として供給される。そしてアンプ（11）の基準値が大き
くなり、上位カウンタ（16）のカウントする時間が増大
し、下位カウンタ（17）のカウントする時間が減少す
る。

一方、延長部を含めた下位カウンタ（17）がＡ／Ｄ変換
終了時において所定範囲より少なくカウントしている
と、比較器（31a ）よりダウン信号が発生され、アップ
ダウンカウンタ（31f ）がカウントダウンし、その内容
がＤ／Ａコンバータ（31c ）でディジタル信号よりアナ
ログ信号に変換され、差動アンプ（11）へ基準値として
供給される。そしてアンプ（11）の基準値が小さくな
り、上位カウンタ（16）のカウントする時間が減少し、
下位カウンタ（17）のカウントする時間が増大する。こ
のようにして実質的に負帰還がかゝり、下位カウンタ
（17）の回る回数は所定範囲に保持されることになる。

なお、第３図Ａの場合は比較器（31a ）の出力が２ビッ
ト対応の動作の場合であるが、第３図Ｂに示すように比
較器（31a ）の出力が２ビットを越える複数ビット対応
の動作をするようにしてもよく、この時は帰還回路（3
1）としては第２図Ａ及びＢに示す構成のものが使用さ
れる。なお、上述の実施例においては下位カウンタとは
別に下位延長カウンタを設けるようにしてあるが、下位
カウンタと下位延長カウンタを一体的に構成できること
はもちろんである。

〔発明の効果〕

上述の如くこの発明によれば、多重積分型のＡ／Ｄコン
バータにおける上位カウンタと下記カウンタの動作を制
御するために用いられる比較器の基準値を下位カウンタ
に入力されるパルス数を基づいて制御する手段を設け、
この手段によって制御するようにしたので、従来上記比
較器の基準値を作るために用いていた可変抵抗器が不要
となり、部品点数、調整工数共に減少し、低廉化を図る
ことができる。また、下位カウンタをドリフト、経時変
化等の余裕のために余分に数周回す必要がなくなり、最
小限のクロック周波数で済むので、電力も減少し、Ａ／
ＤコンバータＩＣのコストも下がり、この結果ＩＣの信
頼性、歩留りも向上する。更にドリフト余裕も飛躍的に
増加し、無調整のまゝで回路全体の信頼性が向上する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
はこの発明の要部の一例を示すブロック図、第３図は第
１図及び第２図の動作説明に供するための線図、第４図
は従来回路の一例を示す回路構成図、第５図は第４図の
動作説明に供するための線図である。 (4)，（11），（12）は差動アンプ、(8)，（10）は基準
電流源、（14）は制御回路、（16）は上位カウンタ、
（17）は下位カウンタ、（20）は出力レジスタ、（30）
は下位延長カウンタ、（31）は帰還回路である。

Claims

【特許請求の範囲】

【請求項１】入力信号に対応した電荷を蓄える積分手段
と、上記積分手段に蓄えられた電荷を一定の割合で放電させ
るための第１及び第２の電流源と、該第１及び第２の電流源によって電荷が放電される上記
積分手段の出力信号を基準値と比較し該第１及び第２の
電流源による電荷の放電から該第２の電流源による電荷
の放電へ切り換えるための第１の比較手段と、上記第２の電流源によって電荷が放電される上記積分手
段の出力信号を所定の基準値と比較するための第２の比
較手段と、上記第２の比較手段の出力信号によってそのカウント動
作が停止される上位カウンタ及び下位カウンタと、上記第２の電流源への切換に対応して計数される下位カ
ウンタによるカウント量を求めるためのカウント手段
と、上記カウント手段の出力信号に基づいて上記第１の比較
手段に供給される上記基準値を制御するための基準値制
御手段を備え、上記第１の比較手段の出力信号に基づいて上記第１及び
第２の電流源による電荷の放電から第２の電流源による
電荷の放電に切り換えて上記上位カウンタと下位カウン
タによるカウント動作を行うとともに上記第２の比較手
段の出力信号によってカウント動作を停止させて上記入
力信号の変換出力を得るとともに、上記カウント手段の
出力信号に基づいて上記下位カウンタによるカウント量
が所定の範囲となるように上記基準値制御手段を制御す
ることを特徴とするＡ／Ｄコンバータ。
【請求項２】前記カウント手段は上記下位カウンタの桁
上げ信号とカウンタ値によって下位カウンタのカウント
量を求めることを特徴とする特許請求の範囲第１項記載
のＡ／Ｄコンバータ。