JP2790176B2 - アナログ信号レベル検出器 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナログ信号レベル検出器に関するもので
ある。 〔従来の技術およびその問題点〕 レベルという用語は、ここでは、その用語の最も広い
意味で解釈される。その理由は、この検出器が意図する
用途が、本質的には、予測される信号が存在するか否か
を検出することに関するものであるからである。「信号
が予測される」とは、確率の範囲が比較的広い場合で
も、周波数のおおよその振幅とともに当該周波数のスペ
クトラムの幅がおおよそわかるということである。例え
ば、電話線に接続されているモデム（変調器と復調器と
によって構成される）は、既知の周波数の搬送波からな
る呼び出し信号の存在を認識することができる。 このようなアナログ信号レベル検出器についての他の
用途や、これと多少異なる用途を考えることも可能であ
る。言語分析器に用いられる音声活動検出器（voice ac
tivity detector）は、十分なレベルの音声活動の存在
が認識されたことを示す信号を検出して、言語分析器に
よる分析動作を開始させるためにのみ使用される。 したがって、ここで問題とするレベル検出器は、整流
された信号の中間レベルまたは平均レベルを検出する装
置であるが、「中間または平均」の語意は数学的に厳密
なものではない。すなわち、レベル検出器の目的は、前
記中間値が所定のしきい値を越えた場合に入力信号が存
在していると判断して、この判断結果を示す信号を供給
することにある。 このような検出を行うためには、低周波のフィルタリ
ング（low−pass filtering）、すなわち取り込んだ信
号の変化周期よりも十分に大きい時定数でその信号を積
分することが、必要である。この操作を行わないと、信
号の存在と不存在とを交互に検出してしまったり、整流
後の交流信号の各ピークと各谷とを交互に検出してしま
ったりするおそれがある。 したがって、検出すべき信号を整流（望ましくは全波
整流）することが必要であるとともに、ある程度の積分
を行う必要がある。 しかし不都合なことに、アナログ信号を比較的大きい
時定数（たとえば50Hzの信号に対して200ミリ秒）で積
分するためには、比較的大きい容量のキャパシタが必要
となる。このため、積分回路を内蔵する信号検出器を構
成することは困難であり、場合によっては不可能であ
る。しかし、例えば上述のモデムの場合には、検出器を
積分型とすることが望ましいとともに、本来のモデム回
路と積分回路とを同じ半導体チップ内に形成することが
望ましい。 〔発明の概要〕 本発明は、非常に簡単で且つ大容量のキャパシタを必
要としないアナログ信号レベル検出器を提供するもので
ある。この検出器は、積分素子としてデジタルアップ／
ダウン・カウンタを使用するという、顕著な特徴を有し
ている。このデジタルアップ／ダウン・カウンタは、ア
ップ−カウントまたはダウン・カウントを行うことによ
って、レベルの検出を行うべき信号とアップ／ダウン・
カウンタのカウント値を表すアナログ信号とをアナログ
的に比較する機能を備えている。検出すべきレベルを越
えたことは、アップ／ダウン・カウンタのカウント値に
基づいて決定される。 最も簡単なケースでは、所定の中間レベルを越えたか
否かを明らかにするために、アップ／ダウン・カウンタ
の上位ビットを使用することができる。 カウント周波数は、アップ／ダウン・カウンタのカウ
ント値が中間レベルを中心として当該レベルよりも小さ
い振幅で振動するように選択され、その値で固定され
る。これにより、アップ／ダウン・カウンタのカウント
値は入力信号の中間レベルを表すこととなる。 本発明は、アナログ入力信号のレベルを表すデジタル
出力を供給するアップ／ダウン・カウンタと、このアッ
プ／ダウン・カウンタの計数方向を制御するための１個
の入力端子に出力端子が接続されるアナログ比較器と
（計数方向は当該比較器の出力の状態によって決定され
る）、差信号（或いは偏差信号）を生成する手段（この
手段は、アップ／ダウン・カウンタの出力端子に接続さ
れ、検出すべき入力信号を取り込んで、検出すべきアナ
ログ信号の電圧レベルとアップ／ダウン・カウンタのカ
ウント値に比例する量との差を表す差信号を生成し、そ
の差信号を比較器の入力端子へ供給する）と、アップ／
ダウン・カウンタに供給するカウント周波数を形成する
手段（前記カウント周波数は、アップ／ダウン・カウン
タのカウント値を零から最大値まで加算するため時間
が、検出すべき信号レベル検出器の平均周期を大幅に超
えるように、設定される）とを備えるアナログ信号レベ
ル検出器に関するものである。 すなわち、差信号或いは偏差信号の生成に際して、そ
の差信号（或いは偏差信号）の符号が正であるのか負で
あるのかの検出を、比較器が行う。そして、アップ／ダ
ウン・カウンタは、その符号が正のときはカウント・ア
ップし、負のときはカウント・ダウンする。両方の場合
ともアップ／ダウン・カウンタのカウント値は一方の方
向に徐々に変化するが、差信号の振幅は小さくなってい
く。アップ／ダウン・カウンタは、自己のカウント値と
検出すべき信号との差を示す信号の積分器として機能す
る。この積分の結果、安定した入力信号が存在する場合
には、アップ／ダウン・カウンタのカウント値は、加算
期間と減算期間の繰り返しを経て、差信号の符号が正で
ある期間と負である期間とが平均して同じとなる。入力
信号が全波整流された正弦波で構成されている場合に
は、アップ／ダウン・カウンタのカウント値は、入力信
号の実効値を表すレベルを中心として振動する。 最も一般的な従来例では、検出すべきアナログ入力信
号が交流信号である場合は、検出器の入力端子の上流側
に整流器（望ましくは全波整流器）を設けることが必要
となる。しかし、本発明においては、差信号を形成する
ためおよびカウント動作の向きを決定するための入力信
号の符号を考慮することによって整流器を不要にする方
法が開示されている。 好適な実施例（後述の第３図参照）は、切換キャパシ
タのシステムを有している。これらのキャパシタの容量
に対しては、差信号の生成に使用するアップ／ダウン・
カウンタの出力の２進重みと同じ２進重みに従って、重
み付けが行われる。基準電圧源の出力する基準電圧は、
アップ／ダウン・カウンタのカウント値と、差信号を生
成するために使用される値（すなわちアナログ入力信号
と比較される量）との比を決定する。切換制御回路は、
多相周期サイクルおよびアップ／ダウン・カウンタのカ
ウント周波数に従って、切換制御信号を生成する。最後
に、アップ／ダウン・カウンタの出力および切換制御回
路によって制御されるマルチプレクサ回路により、各切
換キャパシタにそれぞれ入力信号、基準電圧あるいは接
地電位を、後述するような条件に応じた関数にしたがっ
て供給することが可能となる。 切換キャパシタは比較器の入力端子に接続され、この
入力端子に前記差信号を表す電位を、アップ／ダウン・
カウンタのカウント周波数にしたがって、周期的に印加
する。この電位は、アップ／ダウン・カウンタのカウン
ト動作の向きを定めるために、比較器によって、零電位
と比較される。 原則として、切換えサイクルは次の通りである。 予充電段階においては、各切換キャパシタは、検出す
べき入力信号で全て充電され、その後、充電されている
電荷がグランドから絶縁され、各キャパシタの第１の電
極が比較器の入力端子に接続され、その間、この第１の
電極は、所定の直流電源よりも高いインピーダンスに維
持される。 比較段階においては、基準電位または接地電位が各キ
ャパシタの第２の電極に与えられる。各キャパシタに供
給される電位は、アップ／ダウン・カウンタの出力の２
進重みと、問題とするキャパシタの２進重みとが同じに
なるように選択される。これにより、差信号は比較器の
入力端子に印加されて、この比較器で零電位と比較され
る。 本発明の好適な実施例においては、アナログ信号レベ
ル検出器の入力端子の上流側に整流器を設ける必要はな
い。このことは、入力信号の符号を決定する段階として
の補助切換段階を各期間ごとに導入することによって得
られる交流入力信号に対しても同じである。この補助切
換段階は、原則としては、予充電段階とこれに先行する
段階との間に導入され、全てのキャパシタの第２の電極
へ接地電位が与えられる。このため、この補助切換階中
は、比較器の出力値が、入力電圧の符号の関数に応じて
切換えられる。この出力値は符号を示しており、フリッ
プフロップに格納される。この符号が負の時には、形成
された差信号のモードと、アップ／ダウン・カウンタの
カウント動作の向きとが変わる。 したがって、たとえば、検出されて格納された符号が
負であれば、基準電圧源（正）が同じ絶対値の負の基準
電圧を出力する電源によって置き換えられる。それと同
時に、読出段階に続く比較器の出力によって決定される
カウント動作の方向は、入力信号の符号が正の場合とは
逆になる（それゆえ、符号を格納するフリップフロップ
によって制御される排他的オアゲートが、比較器の出力
端子とアップ／ダウン・カウンタのカウント動作の方向
を制御する入力端子との間に挿入される）。 別の実施例としては、負の基準電圧源を不要とするた
めに、補助キャパシタを設けたものがある。この補助キ
ャパシタの容量は、他のキャパシタの容量の総和に等し
い。この補助キャパシタは、予充電段階中に、基準電圧
まで充電される。そして、読出段階中に、格納されてい
る符号が正であるか負であるかに応じて、前記基準電圧
または接地電位が与えられる。これと同時に、格納され
ている符号が負であれば、読出段階中に切換キャパシタ
に与えられる電位を接地電位とするか基準電位とするか
の選択を逆にする。これらの２つの変更によって、差信
号が形成される。この差信号はアップ／ダウン・カウン
タのカウント値に比例する量と入力信号との差ではなく
て、この量と入力信号の符号を逆にしたものとの差であ
る。このようにして、偽の全波整流が行われる。したが
って、後述の説明から明らかなように、入力信号の符号
が負の時は、カウント動作の方向を逆にすることが必要
である。 〔発明の実施例〕 第１図は、本発明者が従来提案しているアナログ信号
レベル検出器を示す。この従来例においては、レベルを
検出すべきアナログ信号V1が交流型である場合には、検
出器の入力端子の上流側に全波整流器を設ける必要があ
る。整流器10の入力端子Ａは、信号V1を入力する。整流
器10の出力端子は、整流された信号V2を出力する。第２
図に簡単に示したように、整流器10の入力信号V1は周波
数Ｆの正弦波である。これにより、整流器10の出力信号
V2は、正の脈動信号となる。 整流器10の出力端子Ｂは比較器12の１方の入力端子へ
接続されている。その比較器12の別の入力端子Ｃは、デ
ジタル−アナログ変換器14の出力端子へ接続されてい
る。デジタル−アナログ変換器14の入力端子はアップ／
ダウン・カウンタ16の出力端子へ接続されている。この
アップ／ダウン・カウンタ16のアップ・カウント動作お
よびダウン・カウント動作の周波数ｆは、クロック信号
Ｈによって定められる。デジタル−アナログ変換器14の
出力は、アップ／ダウン・カウンタ16のカウント値の変
化を表す電圧V3を、比較器12の入力端子Ｃに発生させ
る。この電圧V3は、第２図からわかるように、増大（ア
ップ／ダウン・カウンタがアップ・カウントする時）と
減少（アップ／ダウン・カウンタがダウン・カウントす
る時）とを交互に行う傾斜に従って、段階的に変化す
る。 これにより、第１図の回路は、電圧V2とV3の差、すな
わち整流された入力信号とアップ／ダウン・カウンタ16
のカウント値に比例する量との差を示す差信号V4を形成
する。 比較器12の出力端子は、アップ／ダウン・カウンタ16
のアップ／ダウン制御入力端子（＋／−）に接続されて
おり、この出力値がアップ／ダウン・カウンタ16のカウ
ント動作の方向を決定する。信号V2が信号V3より大きい
とアップ／ダウン・カウンタ16はアップ・カウント動作
を行い、信号V2が信号V3より小さいとアップ／ダウン・
カウンタ16はダウン・カウント動作行う。両方の場合と
も、カウント動作の向きは、アップ／ダウン・カウンタ
16のカウント値を表す量V3が整流された入力信号V2を追
従するような傾向を有している。 しかし、量V3が増大するときの勾配の最大値を適当に
制限することにより、実際には、信号V3が信号V2を十分
な速さで追従することができないようにする。 この目的のために、カウント動作周波数ｆは、クロッ
クＨにより、信号V3を零から最大値まで増大させるのに
要する時間（すなわち、アップ／ダウン・カウンタのカ
ウント値が零から最大値になるまでに要する時間）が、
入力信号V1の周期1/Fを大幅に超えるような値に設定さ
れる。このためには、アップ／ダウン・カウンタ16の最
大カウント値をNmaxとすると、Nmax/fを1/Fより十分大
きくする必要がある。 信号V3の振幅は変換器14におけるデジタル／アナログ
変換尺度に依存する。この尺度を定めるために基準電圧
Vrefが用いられる。ここで、基準電圧Vrefは、アップ／
ダウン・カウンタのカウント値が最大値になった時に信
号V3が到達するレベルである。 第１図に示した第２のクロック信号Ｈ′は、信号Ｈの
周波数ｆと同じ周波数を有しており、デジタル／アナロ
グ変換器14の周期的な制御に使用される。 しかし、これらの信号H,H′の各位相は、比較器12に
切換えられる時にアップ／ダウン・カウンタ16のカウン
ト値の増大または減少が起らないことが保証されるよう
に、定められる。 振幅が安定している正弦波交流信号V1が存在する時
は、段階的な信号V3が平均値を中心としてわずかに振動
することが見出される。本発明の検出器がユーザーに供
給するのはその平均値である。入力信号が全波整流され
た正弦波である場合には、前記平均値は入力信号の実効
値を表す。ランダムな交流信号の場合には、安定な動作
状態において段階的な信号V3が三角波状（立上り傾斜と
立下り傾斜）に振動することは明白であり、その三角波
状振動の平均レベルは、整流された信号V2が段階的な信
号V3より高い値を有する期間と、段階的な信号V3より低
い値を有する期間とが平均して同じように定められる。 この平均値は、デジタル−アナログ変換器14の出力端
子からアナログ形態で得ることができ、または、アップ
／ダウン・カウンタ16の出力端子（出力端子Ｄ）からデ
ジタル形態で得ることができる。非常に簡単な場合に
は、アップ／ダウン・カウンタ16のカウント値の上位ビ
ットのみが検出器の出力として使用される。電圧Vrefの
値は、検出しようとするレベルのしきい値を定める関数
として選択される。これにより、検出しようとするレベ
ルが前記しきい値をこえたか否かを、アップ／ダウン・
カウンタ16の上位ビットの値によって定めることができ
る。非常に簡単な場合としては、選択されたしきい値が
Vref/2であり、段階的な信号V3の最大値がVrefである場
合がある。 第１図より、デジタル−アナログ変換器14に提供する
ビットとしてアップ／ダウン・カウンタ16の上位数桁の
ビットのみを使用できることは明かである。このとき
も、段階的な信号V3は同様のこう配を有するが、段階の
数が少なくなる。 第３図は、切換キャパシタ群（C1〜Cn）によって差信
号を形成する、本発明の好適な実施例を示す。第３図の
回路も、アップ／ダウン・カウンタ16を有する。このア
ップ／ダウン・カウンタ16のアップ／ダウン制御入力端
子は排他的オアゲート20を介して比較器12の出力端子へ
接続され、比較器12の一方の入力端子は接地され、他方
の入力端子はアップ／ダウン・カウンタのカウント値に
比例する量と入力信号との差を表す差信号（電圧Ｖ）を
入力する。切換キャパシタ群（C1〜Cn）により差信号が
どのようにして周期的に形成されるかがわかるであろ
う、この実施例においては、電圧Ｖは実際には前記差信
号の逆であり、その電圧Ｖは比較器12の反転入力端子へ
入力される。 比較器12の出力端子は、検出すべき入力信号V2の符号
を格納するフリップフロップ22の入力端子にも接続され
ている。したがって、この実施例においては、入力信号
V1は、全波整流器を設ける必要なしに、接地電位を中心
として交番できる。比較器12は入力信号V1の符号と、こ
の符号を格納したフリップ・フロップ22の出力信号と
を、カウント動作周波数ｆで周期的に検出する。この場
合には符号が正の時にはフリップフロップ22の出力Ｑは
１であり、逆に、符号が負の時にはフリップフロップ22
の出力/Qは１である。 フリップフロップ22の出力端子/Qは、排他的オアゲー
ト20の一方の入力端子に接続されており、この排他的オ
アゲート20の他方の入力端子は比較器12の出力端子に接
続されている。これにより、カウント周期が正のときに
符号が検出されれば、カウンタ16のアップ／ダウン制御
入力端子（＋／−）は、比較器12と同じ状態となる（す
なわち、電圧Ｖが負であればカウントアップを行う状
態、電圧Ｖが正であればカウントダウンを行う状態）。
一方、信号V1の符号が負であると、排他的オアゲート22
は比較器の出力により与えられた命令を逆転させる（す
なわち、電圧Ｖが負の時はカウントダウン、電圧Ｖが正
の時はカウントアップ）。 キャパシタC1〜Cnのすべての第１の電極は、比較器12
を構成する差動増幅器の反転入力端子（−）へ接続され
る。差動増幅器の他の入力端子である非反転入力端子
（＋）は接地される。 各キャパシタC1〜Cnの他の電極は、論理切換回路24の
それぞれの出力端子へ接続される。論理切換回路24は、
入力信号V1または接地電位を適宜切り換えて入力すると
ともに、基準電位Vrefも入力する。 この論理切換回路24は、以下のように制御される。 まず、論理切換回路24は、アップ／ダウン・カウンタ
16の出力によって制御される。論理切換回路24は、この
アップ／ダウン・カウンタ16のカウント値を当該カウン
ト値に比例するアナログ量へ変換するために使用され
る。実際には、アップ／ダウン・カウンタ16の上位ｎビ
ットのみが使用される。 一方、この論理切換回路24は、図示しない切換制御回
路によっても制御される。この切換制御回路は、第４図
に示されている多相サイクルに従って、アップ／ダウン
・カウンタ16のカウント動作周波数ｆと同じ周波数の周
期的な信号、すなわち、同一周波数の２つの周期的な方
形波信号φ1,φ２を生成する。これらの方形波信号φ1,
φ２は、ほぼ同時に論理レベルが１となり、信号φ２は
信号φ１よりも長く論理レベル１を維持する。また、信
号φ′１も生成される。この信号φ′１は信号φ１とほ
ぼ同じであるが、信号φ１より僅かに早く論理レベルが
零となる。 さらに、論理切換回路24は、V1の符号を格納するフリ
ップ・フロップ22によっても制御される。この制御によ
り、V1の符号の関数にしたがって切り換え動作を修正す
る。 論理切換回路24は、所定数の切換え手段と制御ゲート
（オアゲートおよび排他的オアゲート）を有する。説明
の便宜上、第３図において切換回路24を制御する信号の
論理レベルが１の時にはスイッチが図で左側にセットさ
れ、その制御信号の論理レベルが０の時にはスイッチが
右側にセットされるものとする。 論理切換回路24のスイッチは、以下の通りである。 スイッチI1は、信号φ′１により制御され、キャパシ
タC1〜Cnの第１の電極を接地するか（φ′１＝１）、ま
たはその第１の電極を高インピーダンスの状態にするか
（φ′１＝０）の切り換えを行う。 スイッチI2は、信号φ１により制御され、回路の中間
点Ｇに入力信号V1（φ１＝１）または接地電位（φ１＝
０）を与える。 一連のスイッチJ1〜Jnは、各キャパシタC1〜Cnの第２
の電極を中間点Ｇまたは基準電位Vrefへ個々に接続す
る。各スイッチJ1〜Jnは、オアゲートK1〜Knの出力によ
り、それぞれ制御される。これらのオアゲートの１つの
入力端子は信号φ２を入力し、他の入力端子は排他的オ
アゲートL1〜Lnの出力をそれぞれ入力する。排他的オア
ゲートL1〜Lnの１方の入力端子はフリップフロップ22の
出力端子Ｑに接続され、他方の入力端子はそれぞれアッ
プ／ダウン・カウンタ16の上位ｎ桁の出力端子のいずれ
かに接続される。 このようにして、各切換キャパシタC1〜Cnは、アップ
／ダウン・カウンタ16の各出力によって制御される。こ
れらのキャパシタC1〜Cnの容量はアップ／ダウン・カウ
ンタ16の上位ｎ桁の出力の２進重みに対応させて重みづ
けられ、各キャパシタは同じ２進重みのアップ／ダウン
・カウンタ16の出力によって制御される。 すなわち、キャパシタC1はカウンタの最下位出力によ
り制御される。そして、カウンタの最上位の出力によっ
て制御されるキャパシタCnの容量は2^n-1・C1であり、キ
ャパシタCn−１の容量は2^n-2・C1等となる。 また、キャパシタC1の容量と同じ容量を有するキャパ
シタＣ′１も、設けられる。このキャパシタは、スイッ
チを介さずに、比較器12の反転入力端子と中間点Ｇとの
間に直結される。 補助キャパシタCn＋１の容量は（2ⁿ−１）C1であり、
キャパシタC1〜Cnの容量の和に等しい。この補助キャパ
シタCn＋１の第１の電極は、他のキャパシタC1〜Cnおよ
びＣ′１と同様に比較器12の反転入力端子へ接続され、
第２の電極は補助スイッチJn＋１に接続されている。そ
して、この補助スイッチJn＋１により、第２の電極を基
準電位Vrefまたは中間点Ｇへ接続することができる。こ
の補助スイッチJn＋１は、オアゲートKn＋１により制御
される。さらに、このオアゲートKn＋１の１方の入力端
子は信号φ２を入力し、他方の入力端子は信号V1の符号
を格納するフリップフロップ22の出力Ｑを入力する。 アップ／ダウン・カウンタ16のカウント値を増加また
は減少させるために、このアップ／ダウン・カウンタ16
には、オアゲートから、クロック信号Ｈが供給される。
このオアゲートは、１方の入力端子から信号φ１を入力
する。そして、他方の入力端子には、アップ／ダウン・
カウンタ16から、オーバーフロー出力COが入力される。
このオーバーフロー出力COは、カウントアップ動作中に
アップ／ダウン・カウンタ16のカウント値が最大値に達
した時や、カウンタダウン動作中にカウント値が最小値
に達した時に、１となる。アップ／ダウン・カウンタ16
のカウント値は、信号φ１の立ち上がりで増加または減
少するが、最大値または最小値を超えることは禁止され
ている。 最後に、フリップフロップ22のトリガ入力端子は、イ
ンバータにより反転された信号φ２を入力する。これに
より、比較器12の状態に応じて起こり得る切り換えを、
方形波パルスφ２の立ち下がりタイミングで行う。 次に、第３図に示す回路の動作を説明する。 この回路の動作は、切換制御回路（図示せず）が定め
る各周期によって、３つの主な段階に区分けすることが
できる。以下、信号φ２および信号φ１が１である段階
を「予充電段階」と称し、信号φ１が０で信号φ２が１
のままである段階を「V1の符号を決定する段階」と称
し、信号φ１および信号φ２が共に０である段階を「比
較段階」と称する。 ａ）予充電段階： 信号φ２＝１であるから、キャパシタC1〜Cnの第２の
電極が、スイッチJ1〜Jnにより中間点Ｇに接続される。 信号φ１＝１であるから、中間点Ｇは、スイッチI2か
ら、入力電圧V1を入力する。 信号φ２＝１であるから、キャパシタCn＋１の第２の
電極は、基準電位Vrefに接続される。 最後に、信号φ１＝φ′１＝１であるから、すべての
キャパシタC1〜Cn,C′1,Cn＋１の第１の電極は、スイッ
チI1によって接地される。 キャパシタC1〜CnおよびキャパシタＣ′１の各蓄積電
荷は、 C1V1,C2V1,・・・,CnV1 および Ｃ′1V1 となる。キャパシタCn＋１は電荷Vrefをとる。すべての
キャパシタの第１の端子が接続されている共通点には、
下記の全電荷が存在する。 −C1V1−C2V1…−CnV1 −Ｃ′1V1−Cn＋1 Vref 予充電段階が終る直前に、すなわち、信号φ１が０と
なる直前に、信号φ′１が０となってスイッチI1が開
き、比較器12の入力端子（高インピーダンス）上の前記
全電荷をグランドから絶縁する。 ｂ）入力電圧V1の符号を決定する段階 スイッチI1が開くことと、スイッチI2が状態を変えて
中間点Ｇを接地することとを除き、スイッチは予充電段
階における位置と同じ位置をとる。 このときは、基準電位Vrefに維持されているキャパシ
タCn＋１を除く、他のすべてのキャパシタの第２の電極
は接地されている。充電が行われ、第１の電極がグラン
ドから絶縁された結果、第１の電極の電位は−V1とな
る。この電位−V1は、比較器12の反転入力端子に印加さ
れる。そして、比較器12は、入力電圧V1が正であれば論
理状態１を出力し、入力電圧V1が負であれば論理状態０
を出力する。 この状態は、信号φ２の立下りまで保たれる。このφ
２の立ち下がりにより、符号決定段階が終了する。この
立下りにおいて、フリップフロップ22の出力Ｑは比較器
の出力によって与えられる状態をとり、フリップフロッ
プ22の出力/Qは出力Ｑに対する相補状態をとる。そし
て、このようなフリップフロップ22の出力状態は、１周
期の間、そのままの状態に保たれる。 ｃ）比較段階 全ての場合において、スイッチI1は、高インピーダン
ス状態に（すなわち、比較器12およびこれに接続されて
いる第１の電極をグランドから直流的に絶縁した状態）
に保たれる。スイッチI2は、中間点Ｇを接地電位に保
つ。この段階は、切換えサイクル中の入力電圧V1が正で
あるか或いは負であるかに応じて、２つの場合に区分す
る必要がある。 1.V1が正の場合 オアゲートKn＋１がフリップフロップ22の出力Ｑ＝１
をスイッチJn＋１へ送るので、そのスイッチは初期状態
を維持する。 排他的オアゲートL1〜Lnは、フリップフロップ22か
ら、論理状態が１の信号を入力する。したがって、これ
らの排他的オアゲートL1〜Lnの出力信号は、アップ／ダ
ウン・カウンタ16の上位ｎ桁の出力信号を反転させた信
号となる。一段のオアゲートK1〜Knは、スイッチJ1〜Jn
の制御に使用するために、排他的オアゲートL1〜Lnから
入力した信号を、スイッチJ1〜Jnに対して出力する。 したがって、重みｎの出力信号が１であれば、スイッ
チJnを切り換えて、キャパシタCnの第２の電極を基準電
位Vrefに接続する。これとは逆に、前記出力が０であれ
ば、スイッチJnは切り換えられず、キャパシタCnの第２
の電極が中間点Ｇに接続された状態、すなわち接地され
た状態に維持する。同様にして、対応する重みの出力が
１の時には各キャパシタC1〜Cnの第２の電極が基準電位
Vrefに接続され、前記出力が０の時には前記第２の電極
が接地される。 ここで、切換キャパシタC1〜Cnの第２の電極の共通電
位は値Ｖとなるので、最初に充電されていた電荷は比較
器12の入力端子に接続されている各キャパシタC1〜Cn,
C′1,Cn＋１の各電荷によって均衡化される。最初に充
電されていた電荷の和は、次の通りである。 −C1V1−C2V1…−CnV1 −Ｃ′1V1−Cn＋1 Vref ・・・（１） キャパシタC1〜Cn,C′1,Cn＋１の第１の電極に電位Ｖ
が供給されている時の、各キャパシタの電荷の和を計算
するためには、各キャパシタがアップ／ダウン・カウン
タ16の出力の重みに従って重みづけられた容量を有する
ことを思い出さなければならない。 そして、アップ／ダウン・カウンタ16の各出力は、各
キャパシタ（Cn＝2^n-1C1;Cn＋１＝2^n-2C1等）に、個別
に基準電位Vrefまたは電位０を与える動作を制御する。 アップ／ダウン・カウンタ16が出力するカウント値
（「カウント値」という語は、ここでは最上桁の出力端
子が出力するカウント値のみを意味するものと理解され
たい）をＮとすると、電荷の和は次の通りとなる。 （C1＋…＋Cn）Ｖ−NVref C1 ＋VC′１＋（Ｖ−Vref）CN＋１ ・・・（２） ここで、 Cn＋１＝C1＋…＋Cn＝（2ⁿ−１）C1であり、また、 Ｃ′１＝C1 であるから、式（２）の１項と２項とを等しいとおく
と、 Ｖ（2ⁿ⁺¹−１）C1 ＝（nVref−V1・2ⁿ）C1 または が得られる。 したがって、比較器12の入力端子に与えられる電位Ｖ
は、前記差信号すなわち入力信号V1と、アップ／ダウン
・カウンタ16のカウント値Ｎに比例する量（Ｎ・Vref/2
ⁿ）との差を示す信号を、表している。 差信号V1−Ｎ・Vref/2ⁿが正の時は比較器12は論理状
態１を出力し、この差信号が負の時は比較器12は論理状
態０を出力する。この論理状態により、アップ／ダウン
・カウンタ16のカウント動作の方向が定められる。すな
わち、Ｎ・Vref/2ⁿが入力電圧V1より低い時はカウント
アップ動作が行われ、これとは逆の場合にはカウントダ
ウン動作が行われる。 アップ／ダウン・カウンタ16がカウントアップ動作を
行うのか或いはカウントダウン動作を行うのかの決定
は、信号φ１の立ち上りで行われる。この立ち下がり
は、すなわち、比較段階の終了であるとともに、次の周
期の予充電段階の開始時である。 2.V1が負の場合 ここで説明する期間中は、入力電圧V1は負である。 この場合には、アップ／ダウン・カウンタ16のカウン
ト値を表す量Ｎ・Vref/2ⁿと比較するのは、入力電圧V1
の絶対値すなわち−Ｖでなければならない。 したがって、差信号は、 −V1−Ｎ・Vref/2ⁿ となるので、比較器12の負入力端子には に等しい電位Ｖを与える必要がある。ただし、電位 を生成し、その後、比較器12の出力により与えられるカ
ウントアップ動作命令またはカウントダウン動作の命令
を逆にすることとしてもよい。これまでの説明からわか
るように、カウント動作命令の逆転はここで行われる。
この動作命令の逆転は、フリップフロップ22の出力/Q＝
１によって制御させる排他的オアゲート20によって行わ
れる。 入力電圧V1が正の時のＶを計算するための動作が再び
行われる際には、スイッチJn＋１が切り換わって、キャ
パシタCn＋１が中間点Ｇに接続される。これにより、こ
のキャパシタCn＋１は、接地される。 排他的オアゲートL1〜Lnは、もはやアップ／ダウン・
カウンタ16のＮ個の出力の状態を反転させない。したが
って、重みｎの出力が１であるとすると、スイッチJn
は、キャパシタC2の第２の電極を中間点Ｇに接続した状
態、すなわち接地した状態に維持する。それとは逆に、
アップ／ダウン・カウンタ16の重みｎの出力が０であれ
ば、スイッチJnは、キャパシタCnを基準電位Vrefに接続
する。他のキャパシタC1〜Cn−１に対しても、同じ動作
が行なわれる。 キャパシタの第１の電極の共通電位の値はＶとなるの
で、各キャパシタの電荷の和は最初に充電された電荷を
均衡させる。 最初に充電された電荷は、 −C1V1−C2V1…CnV1−Ｃ′1V1 −Cn＋1 Vref …（１） であることに注目する。ここで、キャパシタの電荷の和
は （C1＋…Cn）Ｖ−（C1＋…Cn）Vref ＋nVref C1＋VC′１＋VCn＋１ …（４） に等しい。 （２）式について先に述べたと同様に、（４）式の１
項と４項を等しいとおくと次式が得られる。 Ｖ（2ⁿ⁺¹−１）C1 ＝Ｎ・Vref C1−2ⁿV1 または これは、求めていたもの、すなわち入力信号の整流さ
れた値（−V1）とアップ／ダウン・カウンタ16のカウン
ト値に比例する項との差を表す差信号に一致する。 したがって、信号φ１の立上りにおいて、電圧−V1が
Ｎ・Vref/2ⁿを超えるとアップ／ダウン・カウンタ16の
カウント値は増加し、逆の場合にはアップ／ダウン・カ
ウンタ16のカウント値は減少する。 第１図に示されている場合では、アップ／ダウン・カ
ウンタ16のカウント値は入力信号V1の平均レベルを表
す。一方、ここで説明している例では、アップ／ダウン
・カウンタ16の最上位ビットのレベルがVref/2より高い
か低いかを、直接示す。というのは、最上位のビットが
１になった時にＮが2^n-1になり、また、アップ／ダウン
・カウンタ16の最上位ビット出力の簡単な使用を非常に
正確に行えるようにするために、キャパシタC1と同じ容
量の非切換キャパシタＣ′１が設けられているからであ
る。複数の出力の使用することにより、他の方法で、異
なるレベルのしきい値を定めることもできる。 Ｎ・Vref/2ⁿの増加速度が遅くなると、検出された平
均値を中心とするアップ／ダウン・カウンタ16のカウン
ト値の振動が遅くなり、その平均値を生成するための時
間が長くなる（入力信号が消えた場合に零まで復帰する
時間も同様である）。したがって、この点では、妥協す
る必要がある。 最後に、第３図に示す回路と同様にして、切換キャパ
シタを用いた実施例における入力電圧の模擬整流につい
て説明する。負の基準電圧源（−Vref）があるとする
と、フリップフロップ22が入力電圧の負の符号を示す時
に、Vrefの代りにそれを使用できる。このとき、キャパ
シタCn＋１または排他的オアゲートL1〜Lnはもはや不要
であるから、それは使用されない。この場合も、上述の
場合と同様にして、入力電圧V1が正の時に入力電圧V1と
Ｎ・Vref/2ⁿとの比較が行われ、入力電圧V1が負の時に
は−V1とＮ・Vref/2ⁿとの比較が行われる。 〔発明の効果〕 以上説明したように、本発明のアナログ信号レベル検
出器によれば、大容量のキャパシタを用いることなく積
分回路を構成することができるので、アナログ信号レベ
ル検出器と、これに内蔵される積分回路とを、同じ半導
体チップ内に形成することができる。 また、本発明のアナログ信号レベル検出器によれば、
整流器を必要としないので、回路構成が簡単なアナログ
信号レベル検出器を提供することができる。

【図面の簡単な説明】 第１図は本発明者の提案による基本的な回路構成を示す
ブロック図、第２図は第１図に示す回路の動作を理解す
るために有用なタイミング波形図、第３図は本発明の好
適な実施例の回路図、第４図は第３図に示す回路で使用
される切換え制御信号のタイミング波形図である。 10…全波整流器、12…比較器、14…デジタル−アナログ
変換器、16…アップ／ダウン・カウンタ、22…フリップ
フロップ。

フロントページの続き (56)参考文献 特開 昭55−20008（ＪＰ，Ａ) 特開 昭57−160216（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．クロック入力端子（Ｈ）とアップ／ダウン制御入力
   端子（＋／−）と出力端子とを有するアップ／ダウン・
   カウンタ（16）と、 このアップ／ダウン・カウンタ（16）を零から最大値ま
   で加算させるために要する時間が検出信号の平均周期よ
   りも大幅に大きくなるような周波数を有するクロック信
   号を、前記アップ／ダウン・カウンタ（16）の前記クロ
   ック入力端子（Ｈ）に供給するクロック手段と、 入力端子と、前記アップ／ダウン・カウンタ（16）の前
   記アップ／ダウン制御入力端子（＋／−）への入力信号
   を制御するための信号を出力する出力端子とを有する比
   較器（12）と、 それぞれが第１電極および第２電極を備え、前記第１電
   極が、前記比較器（12）の前記入力端子と、クロック信
   号周波数の周期的なサイクルにしたがってキャパシタの
   スイッチの切り換えを制御する切換制御回路（K1〜Kn＋
   1,L1〜Ln）とに接続され、このサイクルは複数の階段を
   有し、且つ、このキャパシタは前記アップ／ダウン・カ
   ウンタ（16）の出力の２進重みに対応させて重み付けさ
   れている、１群の切換キャパシタ群（C1〜Cn＋１）と、 基準電圧源（Vref）と、 前記切換制御回路（K1〜Kn＋1,L1〜Ln）および前記アッ
   プ／ダウン・カウンタ（16）の出力により、 （ａ）前記周期的なサイクルにおける予充電段階では、
   前記切換キャパシタ群（C1〜Cn＋１）が、それぞれの前
   記第２電極からアナログ検出信号を取り込み、且つ、前
   記第１電極が接地電位に接続されるように制御され、 （ｂ）前記予充電段階の終了時には、この予充電段階中
   に前記第１の電極に蓄積された電荷の損失を防止するた
   めに、この第１電極が絶縁されるように制御され、 （ｃ）比較段階では、重み付けされた前記切換キャパシ
   タ群（C1〜Cn＋１）の前記第２電極が、前記切換キャパ
   シタ群（C1〜Cn＋１）と同じ２進重みを有する前記アッ
   プ／ダウン・カウンタ（16）の出力が０であるか１であ
   るかに応じて前記基準電圧源（Vref）または接地電位に
   接続されるように制御されて、前記アナログ検出信号、
   前記基準電圧源（Vref）の電圧または接地電位をそれぞ
   れの前記切換キャパシタ群（C1〜Cn＋１）に供給するマ
   ルチプレクサ回路（J1〜Jn＋1,I1,I2）と、 を有することを特徴とするアナログ信号レベル検出器。 ２．前記周期的なサイクル中に前記アナログ検出信号の
   符号を決定する段階をさらに含み、 決定された符号を表すビットを格納するレジスタ（22）
   を備え、 このレジスタ（22）が、前記比較器（12）の出力端子に
   接続された入力端子を有するとともに、 （ａ）前記比較器（12）の出力と前記アップ／ダウン・
   カウンタ（16）の計数の認識結果との論理的関係と、 （ｂ）前記アップ／ダウン・カウンタ（16）の出力と前
   記マルチプレクサ回路（J1〜Jn＋1,I1,I2）の状態との
   論理的関係と、 を制御するように接続された出力端子を有することを特
   徴とする、特許請求の範囲第１項記載のアナログ信号レ
   ベル検出器。 ３．前記符号を決定する段階の間、各切換キャパシタ群
   （C1〜Cn＋１）の一方の電極をアース電位に接続すると
   ともに他方の電極を前記比較器（12）の入力端子に接続
   し、 この段階の間、前記予充電段階で前記切換キャパシタ群
   （C1〜Cn＋１）に充電された全電荷を全体的に絶縁状態
   に保つ、 ことを特徴とする特許請求の範囲第２項記載のアナログ
   信号レベル検出器。 ４．前記アップ／ダウン・カウンタ（16）の前記出力端
   子と前記マルチプレクサ回路（J1〜Jn＋1,I1,I2）との
   間に、前記レジスタ（22）により制御される排他的論理
   和ゲート（L1〜Ln）を設けたことを特徴とする、特許請
   求の範囲第３項記載のアナログ信号レベル検出器。 ５．前記比較器（12）の前記出力端子と前記アップ／ダ
   ウン・カウンタ（16）の前記アップ／ダウン制御入力端
   子（＋／−）との間に、前記レジスタ（22）により制御
   される排他的論理和ゲート（20）をさらに設けたことを
   特徴とする、特許請求の範囲第４項記載のアナログ信号
   レベル検出器。 ６．前記切換キャパシタ群（C1〜Cn＋１）の容量の和に
   等しい容量を有するキャパシタ（Ｃ′１）が、前記比較
   器（12）の前記入力端子と前記レジスタ（22）により制
   御される前記切換制御回路（K1〜Kn＋1,L1〜Ln）との間
   にさらに接続され、 前記予充電段階中には当該キャパシタ（Ｃ′１）に前記
   基準電圧源（Vref）の電位が与えられ、 前記比較段階中には前記符号を決定する段階で決定され
   た符号が正であるか負であるかに従って当該キャパシタ
   （Ｃ′１）に前記基準電圧源（Vref）の電位または接地
   電位が供給される、 ことを特徴とする特許請求の範囲第１項記載のアナログ
   信号レベル検出器。