JPS6143898B2 - - Google Patents
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- JPS6143898B2 JPS6143898B2 JP4098278A JP4098278A JPS6143898B2 JP S6143898 B2 JPS6143898 B2 JP S6143898B2 JP 4098278 A JP4098278 A JP 4098278A JP 4098278 A JP4098278 A JP 4098278A JP S6143898 B2 JPS6143898 B2 JP S6143898B2
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Description
【発明の詳細な説明】
本発明は電荷転送回路を用いたアナログ―デジ
タル変換器（以下、Ａ―Ｄコンバータという）に
関するものである。
タル変換器（以下、Ａ―Ｄコンバータという）に
関するものである。
第１図に従来技術による電荷転送回路を用いた
Ａ―Ｄコンバータ回路を示す。第２図にその回路
の動作を表わすタイミング信号を示す。図を参照
しながら簡単にこの回路動作を説明する。第１図
においてQ1，Q2，Q3はMOS FET，INVで示さ
れるインバータは例えば第３図のような構成をし
ており、入力が低レベル（以下「Ｌ」という）の
とき（ＶD―ＶP）を出力し、入力が高レベル（以
下「Ｈ」という）の時接地レベルを出力する。Ｖ
Dはインバータ回路の電源電圧、ＶPはMOSトラ
ンジスタＱAがピンチオフした時のゲート電圧に
その時のドレイン電圧を差し引いた時の値、即ち
ピンチオフ電圧である。COMは閾値ＶTH以下の
電圧が入力された場合「Ｈ」を出力する比較検出
器ＣMは入力アナログデータ保持用容量素子、ＣS
は測定用容量素子である。またφS，φ１，φ２
は第２図に示すよう０（Ｖ）からＶD（Ｖ）まで
振幅するクロツクで、φSはアナログ入力サンプ
リングクロツク、φ１，φ２は逆相の関係をもつ
電荷転送クロツクである。
Ａ―Ｄコンバータ回路を示す。第２図にその回路
の動作を表わすタイミング信号を示す。図を参照
しながら簡単にこの回路動作を説明する。第１図
においてQ1，Q2，Q3はMOS FET，INVで示さ
れるインバータは例えば第３図のような構成をし
ており、入力が低レベル（以下「Ｌ」という）の
とき（ＶD―ＶP）を出力し、入力が高レベル（以
下「Ｈ」という）の時接地レベルを出力する。Ｖ
Dはインバータ回路の電源電圧、ＶPはMOSトラ
ンジスタＱAがピンチオフした時のゲート電圧に
その時のドレイン電圧を差し引いた時の値、即ち
ピンチオフ電圧である。COMは閾値ＶTH以下の
電圧が入力された場合「Ｈ」を出力する比較検出
器ＣMは入力アナログデータ保持用容量素子、ＣS
は測定用容量素子である。またφS，φ１，φ２
は第２図に示すよう０（Ｖ）からＶD（Ｖ）まで
振幅するクロツクで、φSはアナログ入力サンプ
リングクロツク、φ１，φ２は逆相の関係をもつ
電荷転送クロツクである。
アナログ入力ＶXが第１図の入力端子ＶINに加
えられアロナグ入力サンプリングクロツクφSが
「Ｈ」になると、トランジスタQ1がオンし従つて
Ｂ点の電位はＶXとなる。このときインバータ
INVの出力（Ａ点）は０vとなるためコンデンサ
ＣSにはＱX＝ＣS・ＶXなる電荷が蓄積される。次
にクロツクφsが「Ｌ」になるとトランジスタQ1
はオフ状態となり、インバータINVの出力電圧は
（ＶD−ＶP）となるため、Ｂ点の電位は（ＶX＋Ｖ
D−ＶP）となる。次に計測容量充電用クロツクφ
１が「Ｈ」になるとトランジスタQ2はオンしＣ
点の電位は（ＶD−ＶP）となる。従つて計測用容
量素子ＣSにはΔＱ＝ＣM・（ＶD−ＶP）が充電さ
れ、この電荷は保持用容量素子ＣSに蓄えられた
電荷ＱXをΔＱだけ減少させることになり、Ｂ点
の電位は ΔＶ＝ΔＱ／ＣＳ＝ＣＭ／ＣＳ・（ＶD−ＶP）……（
３・１） だけ低下する。次にクロツクφ１が「Ｌ」になる
とトランジスタQ2はオフする。次に計測容量放
電用クロツク２が「Ｈ」になると、トランジスタ
Q3がオンになり計測用容量素子ＣMに蓄えられて
いる電荷を接地電位に放電させる。このようにφ
１とφ２のクロツクを交互に印加することにより
Ｂ点の電位は第２図のようにΔＶずつ減少しつづ
ける。ＶTHなる閾値をもつ比較検出器COMはＢ
点の電位がＶTHより低くなれば「Ｈ」を出力する
ように接続されている。従つてクロツクφSが入
力されてから比較検出器COMの出力が「Ｈ」に
なるまでのクロツクφ１の数をＮとすれば次式が
成立する。
えられアロナグ入力サンプリングクロツクφSが
「Ｈ」になると、トランジスタQ1がオンし従つて
Ｂ点の電位はＶXとなる。このときインバータ
INVの出力（Ａ点）は０vとなるためコンデンサ
ＣSにはＱX＝ＣS・ＶXなる電荷が蓄積される。次
にクロツクφsが「Ｌ」になるとトランジスタQ1
はオフ状態となり、インバータINVの出力電圧は
（ＶD−ＶP）となるため、Ｂ点の電位は（ＶX＋Ｖ
D−ＶP）となる。次に計測容量充電用クロツクφ
１が「Ｈ」になるとトランジスタQ2はオンしＣ
点の電位は（ＶD−ＶP）となる。従つて計測用容
量素子ＣSにはΔＱ＝ＣM・（ＶD−ＶP）が充電さ
れ、この電荷は保持用容量素子ＣSに蓄えられた
電荷ＱXをΔＱだけ減少させることになり、Ｂ点
の電位は ΔＶ＝ΔＱ／ＣＳ＝ＣＭ／ＣＳ・（ＶD−ＶP）……（
３・１） だけ低下する。次にクロツクφ１が「Ｌ」になる
とトランジスタQ2はオフする。次に計測容量放
電用クロツク２が「Ｈ」になると、トランジスタ
Q3がオンになり計測用容量素子ＣMに蓄えられて
いる電荷を接地電位に放電させる。このようにφ
１とφ２のクロツクを交互に印加することにより
Ｂ点の電位は第２図のようにΔＶずつ減少しつづ
ける。ＶTHなる閾値をもつ比較検出器COMはＢ
点の電位がＶTHより低くなれば「Ｈ」を出力する
ように接続されている。従つてクロツクφSが入
力されてから比較検出器COMの出力が「Ｈ」に
なるまでのクロツクφ１の数をＮとすれば次式が
成立する。
ＶTH＋Ｎ・ＣＭ／ＣＳ（ＶD−ＶP）＝ＶX＋ＶD−ＶP
… …（３・２） 上式よりアナログ入力電圧ＶXは ＶX＝ＣＭ／ＣＳ（ＶD−ＶP）・Ｎ ＋｛ＶTH−（ＶD−ＶP）｝ ……（３・３） で表わされ従つて比較検出器COMとして（ＶD−
ＶP）なる閾値をもつ比較器を採用すれば ＶX＝ＣＭ／ＣＳ（ＶD−ＶP）・Ｎ＝Ｋ・Ｎ……（３
・ ４） Ｋ＝ＣＭ／ＣＳ（ＶD−ＶP） ……定数 で表わされクロツクφSが入力されてから比較検
出器COMの出力が「Ｈ」になるまでのクロツク
数Ｎをカウントすることにより、入力電圧ＶXの
値を知ることができる。
… …（３・２） 上式よりアナログ入力電圧ＶXは ＶX＝ＣＭ／ＣＳ（ＶD−ＶP）・Ｎ ＋｛ＶTH−（ＶD−ＶP）｝ ……（３・３） で表わされ従つて比較検出器COMとして（ＶD−
ＶP）なる閾値をもつ比較器を採用すれば ＶX＝ＣＭ／ＣＳ（ＶD−ＶP）・Ｎ＝Ｋ・Ｎ……（３
・ ４） Ｋ＝ＣＭ／ＣＳ（ＶD−ＶP） ……定数 で表わされクロツクφSが入力されてから比較検
出器COMの出力が「Ｈ」になるまでのクロツク
数Ｎをカウントすることにより、入力電圧ＶXの
値を知ることができる。
第１図に示す回路においてアナログ電圧ＶXを
デジタル量に交換する上での電圧のきざみ、即ち
分解能はＫ＝ＣＭ／ＣＳ（ＶD−ＶP）で表わされ、アナ ログ―デジタル変換の分解能を上げるにはＣＭ／ＣＳの 値を小さくすることにより可能になるが、分解能
をあげてＡ―Ｄ変換を行なう場合はクロツクのカ
ウト数Ｎが分解能の高さに比例して増大するため
Ａ―Ｄ変換時間Ｔは測定容量充電クロツクφ１の
クロツク周期をτで表わすと Ｔ＝τ×Ｎ ……（３・５） で表われＮに比例して長くなる。
デジタル量に交換する上での電圧のきざみ、即ち
分解能はＫ＝ＣＭ／ＣＳ（ＶD−ＶP）で表わされ、アナ ログ―デジタル変換の分解能を上げるにはＣＭ／ＣＳの 値を小さくすることにより可能になるが、分解能
をあげてＡ―Ｄ変換を行なう場合はクロツクのカ
ウト数Ｎが分解能の高さに比例して増大するため
Ａ―Ｄ変換時間Ｔは測定容量充電クロツクφ１の
クロツク周期をτで表わすと Ｔ＝τ×Ｎ ……（３・５） で表われＮに比例して長くなる。
例えば10ビツトの分解能をＡ―Ｄ変換器を作つ
た場合、そのクロツクφ１のサイクルτを10μｓ
とし、最大のアナログ入力ＡX（＝210）が入力さ
れた場合、クロツクφ１のカウント数Ｎは210回
必要でこのアナログ入力をＡ―Ｄ変換するのに要
する時間は（３・５）式により10×210≒〔ms〕
となる。一方、変換時間の増加は保持用容量素子
に蓄積された電荷ＱSからの電荷の漏れを増大さ
せ、その変換精度を低下させる。
た場合、そのクロツクφ１のサイクルτを10μｓ
とし、最大のアナログ入力ＡX（＝210）が入力さ
れた場合、クロツクφ１のカウント数Ｎは210回
必要でこのアナログ入力をＡ―Ｄ変換するのに要
する時間は（３・５）式により10×210≒〔ms〕
となる。一方、変換時間の増加は保持用容量素子
に蓄積された電荷ＱSからの電荷の漏れを増大さ
せ、その変換精度を低下させる。
このように第１図の回路により高分解能のＡ―
Ｄコンバータを作成した場合 (1) 変換時間が長くなる。
Ｄコンバータを作成した場合 (1) 変換時間が長くなる。
(2) それに伴い変換精度が低下する。
という欠点をもつている。
本発明の目的は高速・高精度のＡ―Ｄ変換を少
ない素子数で構成できる簡単なMOSトランジス
タ回路によつて実現することである。
ない素子数で構成できる簡単なMOSトランジス
タ回路によつて実現することである。
本発明によれば、サンプリング信号に基いて入
力信号に応じた電荷を蓄積する第１のコンデンサ
と、該第１のコンデンサに第１のMOSトランジ
スタを介して電気的に接続された第２のコンデン
サおよびこの第２のコンデンサを基準電位へ通電
する第２のMOSトランジスタからなる第１の放
電回路と、前記第１のコンデンサに第３のMOS
トランジスタを介して電気的に接続された第３の
コンデンサおよびこの第３のコンデンサを基準電
位へ通電する第４のMOSトランジスタからなる
第２の放電回路と、第１のクロツクにより前記第
２および第４のMOSトランジスタのオン・オフ
を共通に制御する回路と、前記第１の放電回路と
連動して働く第１のしきい値を有する第１の比較
回路と、前記第２の放電回路と連動して働く第２
のしきい値を有する第２の比較回路と前記第１の
比較回路から出力信号が出力されている期間、第
２のクロツクを前記第１の放電回路の前記第１の
MOSトランジスタのゲートに印加し、前記第２
の比較回路から出力信号が出力されている期間前
記第２のクロツクを前記第２の放電回路の前記第
３のMOSトランジスタに印加するクロツク選択
ゲートとにより、少ない素子数で簡単な回路構成
のMOSトランジスタを用いた信号変換回路がえ
られる。
力信号に応じた電荷を蓄積する第１のコンデンサ
と、該第１のコンデンサに第１のMOSトランジ
スタを介して電気的に接続された第２のコンデン
サおよびこの第２のコンデンサを基準電位へ通電
する第２のMOSトランジスタからなる第１の放
電回路と、前記第１のコンデンサに第３のMOS
トランジスタを介して電気的に接続された第３の
コンデンサおよびこの第３のコンデンサを基準電
位へ通電する第４のMOSトランジスタからなる
第２の放電回路と、第１のクロツクにより前記第
２および第４のMOSトランジスタのオン・オフ
を共通に制御する回路と、前記第１の放電回路と
連動して働く第１のしきい値を有する第１の比較
回路と、前記第２の放電回路と連動して働く第２
のしきい値を有する第２の比較回路と前記第１の
比較回路から出力信号が出力されている期間、第
２のクロツクを前記第１の放電回路の前記第１の
MOSトランジスタのゲートに印加し、前記第２
の比較回路から出力信号が出力されている期間前
記第２のクロツクを前記第２の放電回路の前記第
３のMOSトランジスタに印加するクロツク選択
ゲートとにより、少ない素子数で簡単な回路構成
のMOSトランジスタを用いた信号変換回路がえ
られる。
次に図面を参照して本発明をより詳細に説明す
る。
る。
本発明の一例を第４図に示す。第４図において
Q11はアナログ入力読み込み用MOS電界効果トラ
ンジスタ、Q12は第１の電荷転送回路の計測容量
充電用MOS電界効果トランジスタ、Q13は第１の
電荷転送回路の計測容量放電用MOS電界効果ト
ランジスタ、Q14は第２の電荷転送回路の計測容
量充電用MOS電界効果トランジスタ、Q15は第２
の電荷転送回路の計測容量放電用MOS電界効果
トランジスタ、COMA，COMBはそれぞれＶTH
Ａ，ＶTHBなる電位を閾値とする比較器、INV1，
INV2はインバータ回路、NOR1，NOR2は比較器
COMA，COMBの出力により第１の電荷転送回
路か第２の電荷転送回路を選するデコーダゲート
である。INVで表わされる部分は例えば第３図に
示された回路のようなインバータ回路である。Ｃ
Sはアナログ入力信号を保持するために備えられ
た保持用容量素子、ＣM1は第１の電荷転送回路の
もつ計測用容量素子、ＣM2は第２の電荷転送回路
のもつ計測用容量素子である。
Q11はアナログ入力読み込み用MOS電界効果トラ
ンジスタ、Q12は第１の電荷転送回路の計測容量
充電用MOS電界効果トランジスタ、Q13は第１の
電荷転送回路の計測容量放電用MOS電界効果ト
ランジスタ、Q14は第２の電荷転送回路の計測容
量充電用MOS電界効果トランジスタ、Q15は第２
の電荷転送回路の計測容量放電用MOS電界効果
トランジスタ、COMA，COMBはそれぞれＶTH
Ａ，ＶTHBなる電位を閾値とする比較器、INV1，
INV2はインバータ回路、NOR1，NOR2は比較器
COMA，COMBの出力により第１の電荷転送回
路か第２の電荷転送回路を選するデコーダゲート
である。INVで表わされる部分は例えば第３図に
示された回路のようなインバータ回路である。Ｃ
Sはアナログ入力信号を保持するために備えられ
た保持用容量素子、ＣM1は第１の電荷転送回路の
もつ計測用容量素子、ＣM2は第２の電荷転送回路
のもつ計測用容量素子である。
アナログ入力端子ＶINはトランジスタQ11のソ
ース側に接続され、トランジスタQ11のゲートに
はクロツクφSが入つている。クロツクφSはまた
インバータINVの入力に入つており、インバータ
INVの出力（Ａ点とする）は容量ＣSに接続され
ている。容量ＣSの対電極はトランジスタQ11の
ドレインと接続されその接続点をＢ点とする。こ
のＢ点には、第１の電荷転送回路及び第２の電荷
転送回路及び比較検出器COMA，COMBの入力
が接続されている。第１の電荷転送回路はトラン
ジスタQ12，Q13と容量素子ＣM1で構成されトラン
ジスタQ12のドレインがＢ点、ソースはトランジ
スタQ13のドレインと接続し、計測用容量素子Ｃ
M1の電極に接続されている（Ｃ点）。また計測用
容量素子ＣM1のもう一方の電極とトランジスタ
Q13のソースは接地電位に接続されている。第２
の電荷転送回路も同様な構成を有し、トランジス
タQ12に対しトランジスタQ14があり、トランジ
スタQ13に対しトランジスタQ15、容量素子ＣM1に
対し容量素子ＣM2が存在する。トランジスタ
Q13，Q15のゲートには計測容量放電用クロツク
φ２が入り、トランジスタQ12，Q14のゲートに
は比較器COMA，COMBの出力によりゲート
NOR１，NOR２の出力がそれぞれ入力されてい
る。この場合選ばれた電荷転送回路の計測容量充
電用トランジスタのゲートに計測容量充電用クロ
ツクφ１が加わるようにデコードされている。
ース側に接続され、トランジスタQ11のゲートに
はクロツクφSが入つている。クロツクφSはまた
インバータINVの入力に入つており、インバータ
INVの出力（Ａ点とする）は容量ＣSに接続され
ている。容量ＣSの対電極はトランジスタQ11の
ドレインと接続されその接続点をＢ点とする。こ
のＢ点には、第１の電荷転送回路及び第２の電荷
転送回路及び比較検出器COMA，COMBの入力
が接続されている。第１の電荷転送回路はトラン
ジスタQ12，Q13と容量素子ＣM1で構成されトラン
ジスタQ12のドレインがＢ点、ソースはトランジ
スタQ13のドレインと接続し、計測用容量素子Ｃ
M1の電極に接続されている（Ｃ点）。また計測用
容量素子ＣM1のもう一方の電極とトランジスタ
Q13のソースは接地電位に接続されている。第２
の電荷転送回路も同様な構成を有し、トランジス
タQ12に対しトランジスタQ14があり、トランジ
スタQ13に対しトランジスタQ15、容量素子ＣM1に
対し容量素子ＣM2が存在する。トランジスタ
Q13，Q15のゲートには計測容量放電用クロツク
φ２が入り、トランジスタQ12，Q14のゲートに
は比較器COMA，COMBの出力によりゲート
NOR１，NOR２の出力がそれぞれ入力されてい
る。この場合選ばれた電荷転送回路の計測容量充
電用トランジスタのゲートに計測容量充電用クロ
ツクφ１が加わるようにデコードされている。
次に動作説明を具体的にするため比較器の閾値
ＶTHA，ＶTHB間に（ＶTHA−ＶTHB）＞ＣＭ１／ＣＳ（Ｖ
D− ＶP）の関係を持たせることにする。第４図にお
いてアナログ入力ＶXが入力端子Ｖ1Nに加えられ
アナログ入力サンプリングクロツクφSが「Ｈ」
になるとトランジスタQ11がオン、従つてＢ点の
電位はＶXとなる。このとき、インバータ回路
INVの出力（Ａ点）は０Vとなるためコンデンサ
ＣSには ＱX＝ＣS・ＶX ……（３・６） なる電荷が蓄積される。
ＶTHA，ＶTHB間に（ＶTHA−ＶTHB）＞ＣＭ１／ＣＳ（Ｖ
D− ＶP）の関係を持たせることにする。第４図にお
いてアナログ入力ＶXが入力端子Ｖ1Nに加えられ
アナログ入力サンプリングクロツクφSが「Ｈ」
になるとトランジスタQ11がオン、従つてＢ点の
電位はＶXとなる。このとき、インバータ回路
INVの出力（Ａ点）は０Vとなるためコンデンサ
ＣSには ＱX＝ＣS・ＶX ……（３・６） なる電荷が蓄積される。
次にクロツクφSが「Ｌ」になるとトランジス
タQ11はオフし、またインバータINVの出力電圧
が（ＶD−ＶP）となるため、Ｂ点の電位はＶX＋
ＶD−ＶPとなるＶPは第３図のトランジスタQ4の
ピンチオフ電圧である。またCOMA，COMBの
比較器はそれぞれの閾値ＶTHA，ＶTHB以下の電圧
が入力されると「Ｈ」を出力するものとする。そ
してＶTHA，ＶTHBの値は（ＶD−ＶP）より小さい
ものとする。従つてこの時比較器COMA，
COMBの出力は「Ｌ」となりゲートNOR１の出
力からクロツクφ１が出力され、ゲートNOR２
の出力は「Ｌ」となる。即ち第１の電荷転送回路
が選ばれた訳でトランジスタQ12のゲート端子に
はクロツクφ１が入力される。クロツクφSが
「Ｌ」になると、Ｂ点にＶX＋ＶD−ＶPの電位が与
えられる。次にゲートNOR１の回路を通してト
ランジスタQ12にクロツクφ１が入力されるとト
ランジスタQ12がオンし、この時クロツクφ２は
「Ｌ」であるためトランジスタQ13はオフしてい
る。従つてＣ点の電位はＶD−ＶPとなり容量素子
ＣM1にはΔQ1＝ＣM1・（ＶD−ＶP）なる電荷が蓄
えられ、この時この電荷はＣSに蓄えられた電荷
をΔQ1だけ減少させることになりＢ点の電位は ΔV1＝ΔＱ１／ＣＳ＝ＣＭ１／ＣＳ（ＶD−ＶP）だけ
低下する。
タQ11はオフし、またインバータINVの出力電圧
が（ＶD−ＶP）となるため、Ｂ点の電位はＶX＋
ＶD−ＶPとなるＶPは第３図のトランジスタQ4の
ピンチオフ電圧である。またCOMA，COMBの
比較器はそれぞれの閾値ＶTHA，ＶTHB以下の電圧
が入力されると「Ｈ」を出力するものとする。そ
してＶTHA，ＶTHBの値は（ＶD−ＶP）より小さい
ものとする。従つてこの時比較器COMA，
COMBの出力は「Ｌ」となりゲートNOR１の出
力からクロツクφ１が出力され、ゲートNOR２
の出力は「Ｌ」となる。即ち第１の電荷転送回路
が選ばれた訳でトランジスタQ12のゲート端子に
はクロツクφ１が入力される。クロツクφSが
「Ｌ」になると、Ｂ点にＶX＋ＶD−ＶPの電位が与
えられる。次にゲートNOR１の回路を通してト
ランジスタQ12にクロツクφ１が入力されるとト
ランジスタQ12がオンし、この時クロツクφ２は
「Ｌ」であるためトランジスタQ13はオフしてい
る。従つてＣ点の電位はＶD−ＶPとなり容量素子
ＣM1にはΔQ1＝ＣM1・（ＶD−ＶP）なる電荷が蓄
えられ、この時この電荷はＣSに蓄えられた電荷
をΔQ1だけ減少させることになりＢ点の電位は ΔV1＝ΔＱ１／ＣＳ＝ＣＭ１／ＣＳ（ＶD−ＶP）だけ
低下する。
次にクロツクφ１が「Ｌ」になるとトランジス
タQ12はオフし、クロツクφ２が「Ｈ」になると
トランジスタQ13がオン状態となり容量素子ＣM1
に蓄えられている電荷は接地電位に放電される。
このようにφ１とφ２クロツクを交互に印加する
ことによりＢ点の電位はΔV1＝ＣＭ１／ＣＳ（ＶD−ＶP
） つ減少する。そしてＢ点の電位がＶTHAより低く
なると、比較器COMAの出力は「Ｈ」になり従
つてゲートNOR１の出力が「Ｌ」になりインバ
ータINV２の出力が「Ｌ」になるため、ゲート
NOR２回路が選択され、その出力から１クロツ
クφ１が出力される。従つて比較器COMAが
「Ｈ」になりクロツクφ１が「Ｈ」になつた時、
第２の電荷転送回路が選ばれ、第１の電荷転送回
路と同様の電荷転送を比較検出器COMBの出力
が「Ｈ」になるまで行なう。
タQ12はオフし、クロツクφ２が「Ｈ」になると
トランジスタQ13がオン状態となり容量素子ＣM1
に蓄えられている電荷は接地電位に放電される。
このようにφ１とφ２クロツクを交互に印加する
ことによりＢ点の電位はΔV1＝ＣＭ１／ＣＳ（ＶD−ＶP
） つ減少する。そしてＢ点の電位がＶTHAより低く
なると、比較器COMAの出力は「Ｈ」になり従
つてゲートNOR１の出力が「Ｌ」になりインバ
ータINV２の出力が「Ｌ」になるため、ゲート
NOR２回路が選択され、その出力から１クロツ
クφ１が出力される。従つて比較器COMAが
「Ｈ」になりクロツクφ１が「Ｈ」になつた時、
第２の電荷転送回路が選ばれ、第１の電荷転送回
路と同様の電荷転送を比較検出器COMBの出力
が「Ｈ」になるまで行なう。
この結果クロツクφSが入力されて比較器
COMAの出力が「Ｈ」になるまでのクロツクφ
１のクロツク数をN1、比較器COMA出力が
「Ｈ」になつてから比較器COMB出力が「Ｈ」に
なるまでのクロツクφ１の数をN2とすると、こ
のＢ点の電位に関し次式の関係が成立する。
COMAの出力が「Ｈ」になるまでのクロツクφ
１のクロツク数をN1、比較器COMA出力が
「Ｈ」になつてから比較器COMB出力が「Ｈ」に
なるまでのクロツクφ１の数をN2とすると、こ
のＢ点の電位に関し次式の関係が成立する。
ＶTHA＋N1ＣＭ１／ＣＳ・（ＶD−ＶP）＝ＶX＋ＶD−
ＶT ……（３・７） ＶTHB＋N2ＣＭ２／ＣＳ（ＶD−ＶP）＝ＶTHA……（３
・ ８） ∴ＶX＝（N1ＣＭ１／ＣＳ＋N2ＣＭ２／ＣＳ）（ＶD−
ＶP） ＋ ＶTHB−（ＶD−ＶP） ……（３・９） 従つて比較器COMBの閾値ＶTHBを（ＶD−Ｖ
P）に設定した場合 ＶX＝（N1ＣＭ１／ＣＳ＋N2ＣＭ２／ＣＳ）（ＶD−Ｖ
P） ＝K1・N1＋K2・N2 ……（３・10） K1＝ＣＭ１／ＣＳ（ＶD−ＶP），K2＝ＣＭ２／ＣＳ（
ＶD−ＶT） ……定数 よつてアナログ入力ＶXは上式のように表わされ
クロツクφSが入力されてから比較検出器
COMA，及びCOMBが「Ｈ」になるまでのクロ
ツク数N1，N2を計数することにより求めること
ができる。この場合第１の電荷転送回路の分解能
はK1、第２の電荷転送回路の分解能はk2と２種
類あり、その値を本発明の仮定と同じくk2＜k1＜
（ＶTHA―ＶTHB）とすると比較器COMA，COMB
により未知アナログ入力の近似値（ＶTHA）まで
はきざみの大きい分解能k1をもつた第１の電荷転
送回路を選択することにより高速に電荷転送を行
ない、近似値ＶTHAから未知値までは高分解能k2
をもつ第２の電荷転送回路を選ぶことにより高精
度に電荷転送を行なうことができる。
ＶT ……（３・７） ＶTHB＋N2ＣＭ２／ＣＳ（ＶD−ＶP）＝ＶTHA……（３
・ ８） ∴ＶX＝（N1ＣＭ１／ＣＳ＋N2ＣＭ２／ＣＳ）（ＶD−
ＶP） ＋ ＶTHB−（ＶD−ＶP） ……（３・９） 従つて比較器COMBの閾値ＶTHBを（ＶD−Ｖ
P）に設定した場合 ＶX＝（N1ＣＭ１／ＣＳ＋N2ＣＭ２／ＣＳ）（ＶD−Ｖ
P） ＝K1・N1＋K2・N2 ……（３・10） K1＝ＣＭ１／ＣＳ（ＶD−ＶP），K2＝ＣＭ２／ＣＳ（
ＶD−ＶT） ……定数 よつてアナログ入力ＶXは上式のように表わされ
クロツクφSが入力されてから比較検出器
COMA，及びCOMBが「Ｈ」になるまでのクロ
ツク数N1，N2を計数することにより求めること
ができる。この場合第１の電荷転送回路の分解能
はK1、第２の電荷転送回路の分解能はk2と２種
類あり、その値を本発明の仮定と同じくk2＜k1＜
（ＶTHA―ＶTHB）とすると比較器COMA，COMB
により未知アナログ入力の近似値（ＶTHA）まで
はきざみの大きい分解能k1をもつた第１の電荷転
送回路を選択することにより高速に電荷転送を行
ない、近似値ＶTHAから未知値までは高分解能k2
をもつ第２の電荷転送回路を選ぶことにより高精
度に電荷転送を行なうことができる。
例えば、前記例10ビツトの分解能をもつＡ―Ｄ
コンバータをクロツクサイクルτ＝10μＳで作つ
た場合、（３・10）式より ＶTHA＝24〔Ｖ〕，ＶTHB＝（ＶD−ＶP）〔Ｖ〕 k1＝24〔Ｖ〕，k2＝20〔Ｖ〕と設定した場合、最
大未知入力210〔Ｖ〕が入力された場合、その変
換時間Ｔは Ｔ＝τ×（N1＋N2）≒10×（210／24＋24） ≒800〔μＳ〕 と前記例の場合と比べ同じ精度でも、その変換時
間は約1/10に減少することが解る。
コンバータをクロツクサイクルτ＝10μＳで作つ
た場合、（３・10）式より ＶTHA＝24〔Ｖ〕，ＶTHB＝（ＶD−ＶP）〔Ｖ〕 k1＝24〔Ｖ〕，k2＝20〔Ｖ〕と設定した場合、最
大未知入力210〔Ｖ〕が入力された場合、その変
換時間Ｔは Ｔ＝τ×（N1＋N2）≒10×（210／24＋24） ≒800〔μＳ〕 と前記例の場合と比べ同じ精度でも、その変換時
間は約1/10に減少することが解る。
この例のように２種又は数種の、電荷転送回路
及び比較検出器、及び電荷転送回路デコーダをも
つことにより高速、高分解能のＡ―Ｄ変換が可能
となる。
及び比較検出器、及び電荷転送回路デコーダをも
つことにより高速、高分解能のＡ―Ｄ変換が可能
となる。
第１図は従来技術に信号変換回路の回路図であ
る。第２図は第１図の回路の動作タイミング図で
ある。第３図はインバータ回路の一構成例を示す
回路である。第４図は本発明による信号変換回路
の一実施例を示す回路図である。 Q1，Q2，Q3，Q11，Q12，Q13，Q14，Q15…
MOS電界効果トランジスタ、ＣS，ＣM，ＣM1，
ＣM2…容量素子、COM，COMA，COMB…比較
器、NOR１，NOR２…ゲート。
る。第２図は第１図の回路の動作タイミング図で
ある。第３図はインバータ回路の一構成例を示す
回路である。第４図は本発明による信号変換回路
の一実施例を示す回路図である。 Q1，Q2，Q3，Q11，Q12，Q13，Q14，Q15…
MOS電界効果トランジスタ、ＣS，ＣM，ＣM1，
ＣM2…容量素子、COM，COMA，COMB…比較
器、NOR１，NOR２…ゲート。
Claims (1)
- １ サンプリング信号に基いてアナログ入力信号
に応じた電荷を蓄積する第１のコンデンサと、該
第１のコンデンサに第１のMOSトランジスタを
介して電気的に接続された第２のコンデンサと、
この第２のコンデンサに充電された電荷を放電す
る第２のMOSトランジスタを有する第１の放電
回路と、前記第１のコンデンサに第３のMOSト
ランジスタを介して電気的に接続された第３のコ
ンデンサと、この第３のコンデンサに充電された
電荷を放電する第４のMOSトランジスタを有す
る第２の放電回路と、第１のクロツクにより前記
第２および第４のMOSトランジスタのオン・オ
フを共通に制御する回路と、前記コンデンサと前
記第１および第２のMOSトランジスタの接続点
の電位が、第１のしきい値電位より大きい時第１
の信号を発生し、前記接続点の電位が前記第１の
しきい値電位より小さく第２のしきい値電位より
大きい時第２の信号を発生する比較回路と、前記
第１の信号が発生されている期間、第２のクロツ
クを前記第１の放電回路の前記第１のMOSトラ
ンジスタのゲートに印加し、前記第２の信号が発
生されている期間前記第２のクロツクを前記第２
の放電回路の前記第３のMOSトランジスタに印
加するクロツク選択ゲートとを有し、前記第１お
よび第２の放電回路に印加される前記第２のクロ
ツクの数を計数することによつて前記アナログ入
力信号に対応するデジタルデータを得ることを特
徴とする信号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4098278A JPS54133059A (en) | 1978-04-06 | 1978-04-06 | Signal conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4098278A JPS54133059A (en) | 1978-04-06 | 1978-04-06 | Signal conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54133059A JPS54133059A (en) | 1979-10-16 |
| JPS6143898B2 true JPS6143898B2 (ja) | 1986-09-30 |
Family
ID=12595629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4098278A Granted JPS54133059A (en) | 1978-04-06 | 1978-04-06 | Signal conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54133059A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178117A (en) * | 1981-04-27 | 1982-11-02 | Minolta Camera Co Ltd | Light measuring device |
-
1978
- 1978-04-06 JP JP4098278A patent/JPS54133059A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54133059A (en) | 1979-10-16 |
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