JPS6211817B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は広くはアナログ・デイジタル変換器
（Ａ／Ｄ変換器）に関し、より具体的にはシリコ
ン面積が僅かでコンパレータ入力漏れによる誤差
も少ない、簡便なMOS電荷再配分連続近似アナ
ログ・デイジタル変換器に関する。

NMOS技術の持つ長所は、たとえば高密度、高
歩留りなど周知である。したがつて小さなNMOS
設計でも単位面積当りデバイス数は多くすること
ができ、言換えると１個のNMOSデバイスの所要
スペースが少なくて済む。この特徴は、シングル
チツプマイクロプロセツサなど複数なデイジタル
集積回路の設計製造に極めて重要である。

デイジタル回路はオン・オフ操作もしくは１・
ゼロ操作を特徴とするのに対し、実際の測定は、
たとえば温度、圧力、速度、電圧など大ていアナ
ログである。したがつて、アナログ信号のデイジ
タル処理のために、マイクロプロセツサその他の
デイジタル回路は増幅器、バツフア、コンパレー
タなどアナログ回路と通信し、あるいはインター
フエースを介して結合する必要がある。何れの場
合にも、アナログ信号をデイジタル電圧水準に変
換することも必要である。

デイジタル回路とアナログ回路との間のインタ
ーフエース機能は、マイクロプロセツサチツプに
とつて外部要素であるアナログ部品を配置するこ
とにより実現することができる。しかしこうした
設計は一般に高価であり、所要電流が多く、電源
も大きくなければならず、設計製造上の誤差を生
じ易い。こうした欠点を避けるため、Ａ／Ｄ変換
器のような複雑なアナログ回路は、たとえばマイ
クロプロセツサチツプそのものに付設するなどデ
イジタル回路と一体製造されており、このように
同一チツプにアナログデバイスを付設する場合に
は、マイクロプロセツサの持つ複雑な性質のため
同一製造工程を使用しなければならない。したが
つて、NMOSマイクロプロセツサチツプに付設さ
れるＡ／Ｄ変換器はNMOS加工技術にしたがつて
製造しなければならず、Ａ／Ｄ変換器などアナロ
グ回路の設計はこうした加工技術に適合したもの
でなければならない。

連続近似アナログ・デイジタル変換は、たとえ
ば米国特許第3964061号、第3949395号、第
3603970号、第3581304号に見るように周知であ
る。この技術では電圧範囲が反復して半分に分割
される。たとえば３ビツト系では、先ず100（1/2
スケール）が試みられ、次いでこの一次近似が大
き過ぎたか小さ過ぎたかによつて010（1/4スケー
ル）もしくは110（3/4スケール）が試みられる。
こうした３回の近似を経て、未知アナログ電圧の
３ビツト表示が決定される。連続近似Ａ／Ｄ変換
器の考察は、Intergated Electronics：Analog
and Digital Circuits and Systems，1972年刊，
667ページにある。

また、Ａ／Ｄ変換器と連結してサンプル・ホー
ルド回路を用いることも知られている。サンプリ
ング段階ではコンデンサに未知アナログ入力電圧
が充電され、該コンデンサは変換段階中この値を
維持する。保持時間は、回路が電荷を、その初期
値の一定割合を超えて降下せずに保持できる時間
の長さである。こうした回路の詳細な考察につい
ては、The Logic Handbook，1967年版281ペー
ジを見よ。

電荷再配分方式のＡ／Ｄ変換はたとえば米国特
許第4065766号に記載されている。加えて、たと
えば米国特許第3836906号のようにバイナリ重み
付けコンデンサの使用も知られている。ある既知
のＡ／Ｄ変換設計では、複数のバイナリ重み付け
コンデンサの各々に未知アナログ入力信号が入力
される。各コンデンサの共通出力がチヨツパ安定
化コンパレータ（複数のインバータ間にコンデン
サを介在させた設計）の入力に接続され、このコ
ンパレータはサンプリング段階中、閾値電圧の整
つた入力電圧をとる。即ち入力に僅かな変動があ
つてもコンパレータが切換わる。サンプリング段
階後、コンパレータへの入力は浮動状態となり、
即ち主流通路が無い。その後、連続近似レジスタ
からの信号を用いて複数の電界効果トランジスタ
（FET）カツプラを制御し、各バイナリ重み付け
コンデンサをNMOS系において一般に５ボルトの
高基準電圧（VRH）か、あるいは一般にアース
電圧である低基準電圧（VRL）の何れかに接続
する。アナログ入力電圧はVRHと同じ高さにな
ることがあり、この入力電圧の場合、電界効果ト
ランジスタは各コンデンサに接続する必要があ
る。アナログ入力電圧か、あるいは高基準電圧を
電界効果トランジスタ接続スイツチに通すために
は、電界効果トランジスタカツプラのゲート電極
を加える電圧を通過中の電圧とFET閾値電圧と
の和より高くする必要がある。アナログ入力電圧
が回路電源電圧（一般に５ボルト）より高くなり
得る系では、何れの場合にも所要ゲート電極電圧
を達成するために電圧ブースタ回路が必要となろ
う。

既知回路のもう一つの問題は、電界効果トラン
ジスタカツプラの電流通路が、コンパレータ入出
力間に接続されていることである。高基準電圧が
５ボルトで、低基準電圧が０ボルトであつて未知
アナログ入力信号を５ボルトと仮定すると、平衡
コンパレータ入力ノード電圧（コンパレータ閾値
電圧）は一般に２ボルト以下である。サンプリン
グはバイナリ重みづけコンデンサ全部で行われ、
一次近似で最大コンデンサを除くすべてのコンデ
ンサがアースに接続される。即ち一次近似は2.5
ボルトである。コンデンサにおける減衰が無視で
きる程小さいとすると、こうして得られる電荷の
再配分によりコンパレータ入力電圧は2.5ボルト
（アナログ入力電圧から一次近似電圧を差引いた
値）低下し、コンパレータ入力における正味電圧
は−0.5ボルトとなる。しかしこのとき、コンパ
レータの第１段で電界効果トランジスタカツプラ
がオンになりがちであり、コンパレータ入力ノー
ドで漏れが生じる。このノードに蓄積された電荷
は本質的には蓄積サンプルであるため、正確度が
失なわれる。この影響を回避するための一つの既
知法は、コンパレータ入力における寄生容量を慎
重に増大させる方法である。しかしこの場合、コ
ンパレータの感度は大幅に減少し、また所要のシ
リコン面積も大きい。

本発明の一つの目的は、改良MOS Ａ／Ｄ変換
器を提供することである。

本発明のもう一つの目的は、アナログ入力に関
連する回路を除いて電圧ブースタ回路が実質的に
すべて不必要となり、その結果回路が簡易化され
て所要シリコン面積も少なくて済む改良Ｎチヤン
ネル連続近似Ａ／Ｄ変換器を提供するにある。

最後に、改良サンプル・ホールド特性を備えた
改良Ｎチヤンネル連続近似Ａ／Ｄ変換器を提供す
ることも、本発明の一つの目的である。

本発明によれば、各々共通の第１の端子を備え
た複数のバイナリ重み付けコンデンサの間で電荷
が再配分され、かつ未知アナログ入力電圧の連続
近似性が、コンパレータで該アナログ入力電圧と
比較される基準電圧のあらかじめ決めた部分であ
るような種類の連続近似電荷再配分アナログ・デ
イジタル変換器が提供され、このＡ／Ｄ変換器
は、前記複数のバイナリ重み付けコンデンサのう
ちの最大コンデンサで前記未知アナログ入力電圧
をサンプリングする第１の手段と、前記基準電圧
の実質的に半分の電圧を用いて前記未知アナログ
入力電圧をデイジタル表示に変換する第２の手段
とを備えて成る。

本発明の上記の目的やその他の目的、及び特徴
や長所は、添付図面を参照しながら記載する下記
の詳細な説明により一層良く理解される。

添付図面は本発明の一実施例の概略図である。

図示した配置の中には複数のコンデンサ２，
６，８，１０が含まれている。コンデンサ２，
４，６，８はバイナリ重み付けコンデンサであ
る。即ちコンデンサ８の容量が１であると考える
と、コンデンサ６の容量はその２倍、コンデンサ
４の容量は４倍、最大コンデンサ２の容量は８倍
である。第５のコンデンサ１０の容量は１であ
る。こうしてコンデンサ２は、コンデンサ４，
６，８，１０の合計容量と同じ容量を持つ。

コンデンサ２，４，６，８，１０は各々その第
１の端子がノード１２に接続されており、このノ
ード１２はコンパレータの第１段を構成するイン
バータ１４への入力を成す。コンパレータにはこ
れ以上の段も用いることができるが、明瞭な図と
するためここには１段しか図示しない。また、分
解度を高めるためバイナリ重み付けコンデンサ数
を多くすることもできる。サンプル制御信号SC
が端子１６から、図のようにインバータ１４の入
出力間にソース―ドレイン通路を接続した第１の
電界効果トランジスタ１８のゲート電極に入力さ
れる。このサンプル制御信号は電圧ブースタ回路
２０にも入力され、ブースタ回路２０の出力は第
２の電界効果トランジスタ２２のゲート電極に接
続されている。この第２の電界効果トランジスタ
２２は、オンになると、端子２４の未知アナログ
入力信号をコンデンサ２のもう一つの端子に接続
する。アナログ入力信号は高くなると５ボルトに
もなり得るため、電界効果トランジスタ２２のゲ
ート電極電圧は５ボルト以上となり得る必要があ
る。電圧ブースタ回路としては多くのものが既知
であり、いずれもこの目的に適しているが、そう
した一つの回路の詳細な説明が、本願と同一日に
出願され、本発明の譲受人に譲渡された係属米国
出願番号第148096号に開示されている。

VRHとVRLの間に第１と第２の抵抗器Ｒが接
続されている分圧器には電圧半値ノード２６があ
り、このノード２６は電界効果トランジスタ２
８，３０，３２，３４を介してそれぞれ対応する
コンデンサ２，４，６，８に接続されている。低
基準電圧（VRL）は電界効果トランジスタ３
６，３８，４０，４２を介してそれぞれ対応コン
デンサ２，４，６，８に接続されている。図から
わかるように、低基準電圧はコンデンサ１０に直
接接続されている。

サンプリング段階中、ターミナル１６のサンプ
ル制御信号SCは高レベルをとり、電界効果トラ
ンジスタ１８をオンにする。トランジスタ１８が
オンになると、インバータ１４の入力はその閾値
電圧になる。前記サンプル制御信号は電圧ブース
タ回路２０にも入力されるが、該ブースタ回路２
０は５ボルトを超える電圧（一般には８乃至９ボ
ルト）を電界効果トランジスタ２２のゲート電極
に接続してこれをオンにし、端子２４に現われた
５ボルトという高圧もあり得る未知アナログ入力
信号を通す。このようにしてアナログ入力信号は
全容量の半分を占めるコンデンサ２（ノード２
３）に入力される。この時点でサンプル制御信号
は高レベルであるため、電界効果トランジスタ２
８，３６のゲートには低電圧が入力され、このゲ
ートはオフ状態に維持される。更に、信号SAR
０からSAR３までは、連続近似レジスタ（本発
明の一部とは考えられない）のビツトを現わし、
かつコンデンサ２，４，６，８を順次ノード２６
に接続することにより連続近似再配分プロセスを
制御するものであつて、これはすべてゼロであ
る。２，１，０が高電圧レベルに
あるため電界効果トランジスタ３８，４０，４２
はオンになり、コンデンサ４，６，８を低基準電
圧に接続する。前述のようにコンデンサ１０は低
基準電圧に直接接続されている。

既知装置の場合のように各コンデンサに未知ア
ナログ入力信号を接続したとすると、ほかにも電
圧ブースタ回路が必要なことが注目される。（入
力電圧と接続する各コンデンサに１個ずつ）。ま
た、コンデンサには電界効果トランジスタ２８，
３０，３２，３４を介して高基準電圧の半分の電
圧が接続されることも注目される。既知装置の場
合のように高基準電圧全部がコンデンサに入力さ
れるのであれば、電界効果トランジスタ２８，３
０，３２，３４のゲート電極に所要電圧を供給す
るためほかにも電圧ブースタ回路が必要となる。

アナログ入力は全容量の半分を占める最大コン
デンサ２，８Ｃでだけサンプリングされ、他のコ
ンデンサはアースに接続されて、コンパレータの
平衡が得られる。

サンプリング段階が終了した後、変換段階で、
連続近似変換を行うのに周知の電荷配分方式が採
用されるが、これが行われるのは通常範囲の半分
についてだけ、即ちVRH／２からVRLまで（た
とえば2.5ボルトからアースまで）に過ぎない。
しかしサンプリング段階で使用された全コンパレ
ータ入力容量は変換段階で使用される容量の半分
であるため、コンパレータが見る蓄積サンプルは
半分になる。

本発明の回路のもう一つの長所は、コンパレー
タ入力における電圧を考えればわかる。高基準電
圧を５ボルト、低基準電圧を０ボルトとし、かつ
アナログ入力信号を５ボルトとすると、平衡コン
パレータ入力ノード電圧は一般に1.3乃至２ボル
トである。先行技術による方式を実施すると、コ
ンデンサ２，４，６，８，１０はすべてサンプリ
ング段階中未知アナログ入力信号を受取る。一次
近似（1/2スケール）では最大コンデンサを除く
すべてのコンデンサが低基準電圧に接続され、即
ち一次近似は2.5ボルトとなる。減衰が無視でき
る程小さいと仮定すると、コンパレータ入力電圧
は2.5ボルト（アナログ入力電圧から一次近似電
圧を差引いた値）降下し、コンパレータ・インプ
ツトノード１２における電圧は−0.5ボルトとな
る。このように電圧が負になると電界効果トラン
ジスタ１８がオンとなる傾向があり、これにより
蓄積サンプルが破壊する。本発明の方式を採用す
ると、サンプルは半分（2.5ボルト）になり、1/2
スケールの一次近似はVRH／２に比例し、こう
して僅か1.25ボルトとなる。したがつて電圧変化
は僅か2.5−1.25＝1.25ボルトに過ぎない。この電
圧変化をコンパレータ入力ノードに加えると、コ
ンパレータ入力電圧はゼロより大きくなり、こう
して漏れの問題が回避される。

以上の説明は例として掲げたに過ぎない。たと
えば以上の説明では４ビツトの変換器を取上げた
が、ビツトを多くすることもできる。当業者であ
れば、特許請求の範囲に記載する本発明の範囲か
ら逸脱することなく、その他形や細部に変化を加
えることができよう。

【図面の簡単な説明】

図は本発明の一実施例の概略図を示すものであ
る。 ２，４，６，８…バイナリ重み付けコンデン
サ、１０…コンデンサ、１４…インバータ、２０
…電圧ブースタ回路、１８，２２，２８，３０，
３２，３４，３６，３８，４０，４２…電界効果
トランジスタ、SC…サンプル制御信号、SAR０
〜SAR３…連続近似レジスタのビツト、VRH…
高基準電圧、VRL…低基準電圧。

Claims (1)

1. 【特許請求の範囲】 １ 所定の閾値電圧を超える入力に応答して出力
   を発生するコンパレータ手段、 各々が第１端子を共通に、コンパレータ手段の
   入力及び第２端子に結合させている複数のバイナ
   リ重み付けコンデンサ、 第１，第２所定の基準電圧を発生する電圧基準
   手段、 サンプリング段階中、未知のアナログ入力電圧
   を最大値のコンデンサにサンプリングし、同時に
   他のコンデンサの各々の第２端子を第１基準電圧
   に結合させるサンプル手段、 変換段階中、最大値のコンデンサから最小値の
   コンデンサまで、コンデンサの第２端子を第２基
   準電圧に連続的に結合させ、コンパレータ手段か
   ら前記出力を発生するかような結合は、第２端子
   を第１基準電圧に再度結合させる連続近似手段、
   を具えることを特徴とする連続近似電荷再配分ア
   ナログ・デイジタル変換器。 ２ 前記複数のバイナリ重み付けコンデンサは、
   前記複数のバイナリ重み付けコンデンサのうちの
   最大コンデンサの容量の実質的に２倍に等しい全
   容量を備えた梯子型コンデンサ回路網に含まれる
   前記特許請求の範囲第１項記載のアナログ・デイ
   ジタル変換器。 ３ サンプリング手段は、 その電流導通路を、前記アナログ入力電圧と前
   記コンデンサのうちの最大コンデンサの第２端子
   との間に結合させ、そのゲート電極をサンプル制
   御信号に結合させた第１電界効果トランジスタ
   と、 残余のコンデンサの各々の第２端子を第１基準
   電圧に結合させる第１スイツチング手段と、 を具える前記特許請求の範囲第２項記載のアナ
   ログ・デイジタル変換器。