JPH0779243B2 - オ−バ−サンプル形ａ／ｄ変換器 - Google Patents
オ−バ−サンプル形ａ／ｄ変換器Info
- Publication number
- JPH0779243B2 JPH0779243B2 JP62088232A JP8823287A JPH0779243B2 JP H0779243 B2 JPH0779243 B2 JP H0779243B2 JP 62088232 A JP62088232 A JP 62088232A JP 8823287 A JP8823287 A JP 8823287A JP H0779243 B2 JPH0779243 B2 JP H0779243B2
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- JP
- Japan
- Prior art keywords
- capacitor
- switch
- operational amplifier
- input terminal
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/456—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a first order loop filter in the feedforward path
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は入力信号周波数帯域に比較して非常に高いサン
プリング周波数を使用したサンプリング系の改良に関
し、特に斯かるサンプリングによりアナログ信号をデイ
ジタル符号化するオーバーサンプリング形A/D変換器の
改良に関する。
プリング周波数を使用したサンプリング系の改良に関
し、特に斯かるサンプリングによりアナログ信号をデイ
ジタル符号化するオーバーサンプリング形A/D変換器の
改良に関する。
（従来の技術） 第２図は、オーバーサンプル形A/D変換器の基本構成を
示すブロツク図である。第２図においては、１は入力端
子、３は量子化回路、10は積分器、22は出力端子、23は
加算器、24はデイジタルフイルタ、25はD/A変換器であ
る。
示すブロツク図である。第２図においては、１は入力端
子、３は量子化回路、10は積分器、22は出力端子、23は
加算器、24はデイジタルフイルタ、25はD/A変換器であ
る。
第２図において、アナログ信号の入力端子１から入力さ
れた信号は加算器23に加えられ、ここで入力信号からD/
A変換器25の出力を差引く。得られた差信号は積分器10
で積分され、積分値は量子化回路３によつて量子化され
る。量子化された符号はD/A変換器25に帰還される。こ
の帰還ループを入力信号周波数に比較して非常に高い周
波数で動作させると、量子化雑音は高い周波数帯域に分
布するようになるので、量子化回路３の出力をデイジタ
ルフイルタ24に入力すれば高域の量子化雑音は除去で
き、高精度のA/D変換を実施できる。
れた信号は加算器23に加えられ、ここで入力信号からD/
A変換器25の出力を差引く。得られた差信号は積分器10
で積分され、積分値は量子化回路３によつて量子化され
る。量子化された符号はD/A変換器25に帰還される。こ
の帰還ループを入力信号周波数に比較して非常に高い周
波数で動作させると、量子化雑音は高い周波数帯域に分
布するようになるので、量子化回路３の出力をデイジタ
ルフイルタ24に入力すれば高域の量子化雑音は除去で
き、高精度のA/D変換を実施できる。
第３図は従来技術によるこの種のA/D変換器の一実施例
を示すブロツク図であり、第２図の基本構成を具体化し
た回路である。
を示すブロツク図であり、第２図の基本構成を具体化し
た回路である。
第３図において、１は入力端子、２は演算増幅器、３は
量子化回路、４は積分容量、５はサンプリング容量、６
は容量列、７は容量列スイツチ、８は制御ロジツク、10
は積分器である。
量子化回路、４は積分容量、５はサンプリング容量、６
は容量列、７は容量列スイツチ、８は制御ロジツク、10
は積分器である。
第３図の回路構成については、昭和59年度電子通信学会
通信部門全国大会講演論文集において論文No.563,“デ
イジタルコーデツクに適したA/D変換回路の検討”とし
て公表されているので、詳細は省略する。
通信部門全国大会講演論文集において論文No.563,“デ
イジタルコーデツクに適したA/D変換回路の検討”とし
て公表されているので、詳細は省略する。
第３図の回路構成において、容量列６は２進の重み付け
された複数の容量より成り、容量列スイツチ７によつて
基準電圧＋Vr、または、−Vrのいずれかへ接続される。
された複数の容量より成り、容量列スイツチ７によつて
基準電圧＋Vr、または、−Vrのいずれかへ接続される。
このような構成は電荷再分配形A/D変換器としてよく知
られているもので、制御ロジツク８の出力のデイジタル
信号に応じてD/A変換動作が行われる。第３図は、５ビ
ツトより成るD/A変換器の実例である。
られているもので、制御ロジツク８の出力のデイジタル
信号に応じてD/A変換動作が行われる。第３図は、５ビ
ツトより成るD/A変換器の実例である。
入力端子１に加えられたアナログ信号はサンプリングス
イツチS4を介してサンプリング容量５に加えられる。演
算増幅器２と積分容量４とにより積分器10が構成されて
いる。
イツチS4を介してサンプリング容量５に加えられる。演
算増幅器２と積分容量４とにより積分器10が構成されて
いる。
積分器10は、サンプリング容量５によりサンプリングさ
れている入力信号に応じた電荷と、容量列６で発生する
D/A変換出力との加算結果を積分するように動作する。
量子化回路３は電圧比較器で構成され、積分器10の出力
の極性に応じて２値の量子化を行う。
れている入力信号に応じた電荷と、容量列６で発生する
D/A変換出力との加算結果を積分するように動作する。
量子化回路３は電圧比較器で構成され、積分器10の出力
の極性に応じて２値の量子化を行う。
まず、サンプリング時にサンプリングスイツチS1は入力
端子１に接続され、スイツチS5はオンとなるので、入力
信号Viはサンプリング容量５に取込まれてQS＝32C・Vi
によつて与えられる電荷QSが容量５に蓄えられる。次に
スイツチS5はオフとなり、整除ロジツク８の出力符号に
応じてD/A変換された電荷が容量列６に発生する。容量
列６で得られる電荷量QDは となる。ここで、bkはD/A変換器の入力符号に対応して
０または１をとる係数、Vrは基準電圧である。
端子１に接続され、スイツチS5はオンとなるので、入力
信号Viはサンプリング容量５に取込まれてQS＝32C・Vi
によつて与えられる電荷QSが容量５に蓄えられる。次に
スイツチS5はオフとなり、整除ロジツク８の出力符号に
応じてD/A変換された電荷が容量列６に発生する。容量
列６で得られる電荷量QDは となる。ここで、bkはD/A変換器の入力符号に対応して
０または１をとる係数、Vrは基準電圧である。
次にスイツチS6がオンとなり、サンプリングスイツチS4
が接地されると、サンプリング容量５および容量列６の
電荷は積分容量４へ移動して積分が行われる。移動電荷
を△Ｑとすれば となる。いつぽう、積分器10の出力電圧△Ｖは となる。第（３）式の△Ｖは第２図に示される入力信号
と積分動作によつて得られたD/A変換出力との差を表わ
す。
が接地されると、サンプリング容量５および容量列６の
電荷は積分容量４へ移動して積分が行われる。移動電荷
を△Ｑとすれば となる。いつぽう、積分器10の出力電圧△Ｖは となる。第（３）式の△Ｖは第２図に示される入力信号
と積分動作によつて得られたD/A変換出力との差を表わ
す。
次に、動作速度の制限について記述する。
動作速度は、第３図の積分容量４によつて制限される。
すなわち、積分器10を構成する演算増幅器２の出力端子
には、積分容量４が接続されている。しかし、その値は
32Cと大きいため、演算増幅器２の出力抵抗Routとの間
で時定数32C・Routが生じて動作速度が制限されてしま
う。上記の時定数を小さくするためにはＣの値を小さく
すればよいが、小容量値は製造上、設定誤差が多くなる
ため容量列６の精度が劣化し、D/A変換が不正確となつ
てしまう。
すなわち、積分器10を構成する演算増幅器２の出力端子
には、積分容量４が接続されている。しかし、その値は
32Cと大きいため、演算増幅器２の出力抵抗Routとの間
で時定数32C・Routが生じて動作速度が制限されてしま
う。上記の時定数を小さくするためにはＣの値を小さく
すればよいが、小容量値は製造上、設定誤差が多くなる
ため容量列６の精度が劣化し、D/A変換が不正確となつ
てしまう。
（発明が解決しようとする問題点） 上述した従来のオーバーサンプル形A/D変換器は、積分
器の動作速度が遅いため、サンプリング周波数を高くで
きないと云う欠点がある。すなわち、積分器を構成する
演算増幅器の出力には積分容量が接続されるが、その値
が大きいため、演算増幅器の出力抵抗との間で時定数が
生じて動作速度が制限されてしまう。
器の動作速度が遅いため、サンプリング周波数を高くで
きないと云う欠点がある。すなわち、積分器を構成する
演算増幅器の出力には積分容量が接続されるが、その値
が大きいため、演算増幅器の出力抵抗との間で時定数が
生じて動作速度が制限されてしまう。
上記時定数を小さくするためには容量値を小さくすれば
よいが、小容量値は製造上、設定誤差が多くなるため容
量列の精度が劣化し、D/A変換が不正確になつてしまう
と云う欠点がある。いつぽう、演算増幅器の出力抵抗を
さげると演算増幅器の出力回路が複雑化し、消費電流が
増加するため容易には実現できないと云う欠点がある。
よいが、小容量値は製造上、設定誤差が多くなるため容
量列の精度が劣化し、D/A変換が不正確になつてしまう
と云う欠点がある。いつぽう、演算増幅器の出力抵抗を
さげると演算増幅器の出力回路が複雑化し、消費電流が
増加するため容易には実現できないと云う欠点がある。
本発明の目的は、演算増幅器の引反転入力を接地し、反
転入力と出力との間に積分容量を接続しておき、演算増
幅器の出力を量子化回路で量子化し、第１のスイツチ付
き容量を信号入力端子と演算増幅器の反転入力端子との
間に接続し、入力アナログ信号を一定周期でサンプリン
グして電荷を積分容量に送出し、容量列で２進の重み付
けされた容量の一端を共通とし、それらの容量の他端を
容量列スイツチで選択的に２種類の基準電圧に切替え、
容量列の共通端子と演算増幅器の反転入力端子との間に
第２のスイツチ付き容量を接続し、容量列の共通端子電
圧を第１のサンプルスイツチの動作に同期してサンプリ
ングし、電荷を積分容量に送出し、量子化回路の出力符
号に応じて容量列スイツチを切替えることによつて上記
欠点を除去し、出力回路を簡易化できるように構成した
オーバーサンプル形A/D変換器を提供することにある。
転入力と出力との間に積分容量を接続しておき、演算増
幅器の出力を量子化回路で量子化し、第１のスイツチ付
き容量を信号入力端子と演算増幅器の反転入力端子との
間に接続し、入力アナログ信号を一定周期でサンプリン
グして電荷を積分容量に送出し、容量列で２進の重み付
けされた容量の一端を共通とし、それらの容量の他端を
容量列スイツチで選択的に２種類の基準電圧に切替え、
容量列の共通端子と演算増幅器の反転入力端子との間に
第２のスイツチ付き容量を接続し、容量列の共通端子電
圧を第１のサンプルスイツチの動作に同期してサンプリ
ングし、電荷を積分容量に送出し、量子化回路の出力符
号に応じて容量列スイツチを切替えることによつて上記
欠点を除去し、出力回路を簡易化できるように構成した
オーバーサンプル形A/D変換器を提供することにある。
（問題点を解決するための手段） 本発明によるオーバーサンプル形A/D変換器は演算増幅
器と、量子化回路と、第１のスイツチ付き容量と、容量
列と、容量列スイツチと、第２のスイツチ付き容量と、
制御ロジツクとを具備して構成したものである。
器と、量子化回路と、第１のスイツチ付き容量と、容量
列と、容量列スイツチと、第２のスイツチ付き容量と、
制御ロジツクとを具備して構成したものである。
演算増幅器は非反転入力端子を接地し、反転入力端子と
出力端子との間に積分容量を接続して、積分器として動
作させるためのものである。
出力端子との間に積分容量を接続して、積分器として動
作させるためのものである。
量子化回路は、演算増幅器の出力信号を量子化するため
のものである。
のものである。
第１のスイツチ付き容量は、信号入力端子と演算増幅器
の反転入力端子との間に接続されていて、信号入力端子
に加えられた入力アナログ信号を一定周期でサンプリン
グし、得られた電荷を積分容量に送出するためのもので
ある。
の反転入力端子との間に接続されていて、信号入力端子
に加えられた入力アナログ信号を一定周期でサンプリン
グし、得られた電荷を積分容量に送出するためのもので
ある。
容量列は、２進に重み付けされていて一端を共通とした
複数の容量より成るものである。
複数の容量より成るものである。
容量列スイツチは、重み付けされた複数の容量の他方の
端子のひとつを選択し、２種類の基準電圧源のそれぞれ
に切替えて接続するためのものである。
端子のひとつを選択し、２種類の基準電圧源のそれぞれ
に切替えて接続するためのものである。
第２図のスイツチ付き容量は、容量列の共通端子と演算
増幅器の反転入力端子との間に接続されていて、容量列
の共通端子の電圧を第１のスイツチ付き容量の動作に同
期してサンプリングし、得られた電荷を積分容量に送出
するためのものである。
増幅器の反転入力端子との間に接続されていて、容量列
の共通端子の電圧を第１のスイツチ付き容量の動作に同
期してサンプリングし、得られた電荷を積分容量に送出
するためのものである。
制御ロジツクは量子化回路の出力符号に応じ、容量列ス
イツチをあらかじめ決定されているタイミングで切替え
るためものである。
イツチをあらかじめ決定されているタイミングで切替え
るためものである。
（実 施 例） 次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明によるオーバーサンプル形A/D変換器
の一実施例を示すブロツク図である。第１図において、
容量列６と、容量列スイツチ７と、制御ロジツク８と、
量子化回路３とは第３図に示す従来例と同様な構成で、
同様な動作を行う。本発明では、積分容量４の値はCiで
あり、従来の32Cの値に比較して小さな値を使つてい
る。また、サンプリング容量５も従来の値32Cに比較し
て小さなCsを使つている。容量９は、本発明において新
たに付加されたもので、その値はCi、あるいはCsと同程
度のものである。
の一実施例を示すブロツク図である。第１図において、
容量列６と、容量列スイツチ７と、制御ロジツク８と、
量子化回路３とは第３図に示す従来例と同様な構成で、
同様な動作を行う。本発明では、積分容量４の値はCiで
あり、従来の32Cの値に比較して小さな値を使つてい
る。また、サンプリング容量５も従来の値32Cに比較し
て小さなCsを使つている。容量９は、本発明において新
たに付加されたもので、その値はCi、あるいはCsと同程
度のものである。
以下、第１図の回路の動作を説明する。まず、スイツチ
S1,S2,S3は接地され、サンプリング容量５と、容量９
と、容量列６とに蓄えられた電荷は零である。次に、ス
イツチS1が入力側に倒されていて、スイツチS2が演算増
幅器側に接続され、スイツチS3がオフとなる。電荷保存
則を使つて演算増幅器２の出力電圧Ｖの変化△Ｖを求め
ると、 となる。例えばCi＝Cs＝Cj＝1Cとすれば、第（４）式は となり、第（５）式と第（３）式とは同じ形となつて、
第１図の回路は第３図の従来回路と同じ動作をさせるこ
とができる。
S1,S2,S3は接地され、サンプリング容量５と、容量９
と、容量列６とに蓄えられた電荷は零である。次に、ス
イツチS1が入力側に倒されていて、スイツチS2が演算増
幅器側に接続され、スイツチS3がオフとなる。電荷保存
則を使つて演算増幅器２の出力電圧Ｖの変化△Ｖを求め
ると、 となる。例えばCi＝Cs＝Cj＝1Cとすれば、第（４）式は となり、第（５）式と第（３）式とは同じ形となつて、
第１図の回路は第３図の従来回路と同じ動作をさせるこ
とができる。
ここで、Ci≠Cs≠Cj≠1Cでよいことは言うまでもない。
そのとき、電圧値は従来回路とは異なつてくるが、同様
の動作をする。
そのとき、電圧値は従来回路とは異なつてくるが、同様
の動作をする。
さて、第１図の積分回路10の動作速度について調べてみ
ると、演算増幅器２の出力抵抗Routと値Ciの積分容量４
とによつて決定される時定数はRout・Ciとなり、Ci＝1C
と小さく選べば、従来回路の時定数Rout・32Cと比較し
て本発明の時定数は非常に小さくなり回路を高速化でき
る。
ると、演算増幅器２の出力抵抗Routと値Ciの積分容量４
とによつて決定される時定数はRout・Ciとなり、Ci＝1C
と小さく選べば、従来回路の時定数Rout・32Cと比較し
て本発明の時定数は非常に小さくなり回路を高速化でき
る。
（発明の効果） 以上説明したように本発明は、演算増幅器の非反転入力
を接地し、反転入力と出力との間に積分容量を接続して
おき、演算増幅器の出力を量子化回路で量子化し、第１
のスイツチ付き容量を信号入力端子と演算増幅器の反転
入力端子との間に接続し、入力アナログ信号を一定周期
でサンプリングして電荷を積分容量に送出し、容量列で
２進の重み付けされた容量の一端を共通とし、それらの
容量の他端を容量列スイツチで選択的に２種類の基準電
圧に切替え、容量列の共通端子と演算増幅器の反転入力
端子との間に第２のスイツチ付き容量を接続し、容量列
の共通端子電圧を第１のサンプルスイツチの動作に同期
してサンプリングし、電荷を積分容量に送出し、量子化
回路の出力符号に応じて容量列スイツチを切替えること
により、精度を劣化させず、また消費電力を増加させず
に高速動作をさせることができると云う効果がある。
を接地し、反転入力と出力との間に積分容量を接続して
おき、演算増幅器の出力を量子化回路で量子化し、第１
のスイツチ付き容量を信号入力端子と演算増幅器の反転
入力端子との間に接続し、入力アナログ信号を一定周期
でサンプリングして電荷を積分容量に送出し、容量列で
２進の重み付けされた容量の一端を共通とし、それらの
容量の他端を容量列スイツチで選択的に２種類の基準電
圧に切替え、容量列の共通端子と演算増幅器の反転入力
端子との間に第２のスイツチ付き容量を接続し、容量列
の共通端子電圧を第１のサンプルスイツチの動作に同期
してサンプリングし、電荷を積分容量に送出し、量子化
回路の出力符号に応じて容量列スイツチを切替えること
により、精度を劣化させず、また消費電力を増加させず
に高速動作をさせることができると云う効果がある。
第１図は、本発明によるオーバーサンプル形A/D変換器
の一実施例を示す回路ブロツク図である。 第２図は、オーバーサンプル形A/D変換器の基本構成を
示すブロツク図である。 第３図は、従来技術によるオーバーサンプル形A/D変換
器の一例を示す回路ブロツク図である。 1,22……端子、２……演算増幅器 ３……量子化回路、4,5,9……容量 ６……容量列、7,S1〜S6……スイツチ ８……制御ロジツク、10……積分器 23……加算器 24……デイジタルフイルタ 25……D/A変換器 ＋Vr,−Vr……基準電圧
の一実施例を示す回路ブロツク図である。 第２図は、オーバーサンプル形A/D変換器の基本構成を
示すブロツク図である。 第３図は、従来技術によるオーバーサンプル形A/D変換
器の一例を示す回路ブロツク図である。 1,22……端子、２……演算増幅器 ３……量子化回路、4,5,9……容量 ６……容量列、7,S1〜S6……スイツチ ８……制御ロジツク、10……積分器 23……加算器 24……デイジタルフイルタ 25……D/A変換器 ＋Vr,−Vr……基準電圧
Claims (1)
- 【請求項１】非反転入力端子を接地し反転入力端子と出
力端子との間に積分容量を接続して積分器として動作さ
せるための演算増幅器と、前記演算増幅器の出力信号を
量子化するための量子化回路と、信号入力端子と前記演
算増幅器の反転入力端子との間に接続されていて、前記
信号入力端子に加えられた入力アナログ信号を一定周期
でサンプリングし、得られた電荷を前記積分容量に送出
するための第１のスイツチ付き容量と、２進に重み付け
されていて一端を共通とした複数の容量より成る容量列
と、前記重み付けされた複数の容量の他方の端子のひと
つを選択し、２種類の基準電圧源のそれぞれに切替えて
接続するための容量列スイツチと、前記容量列の共通端
子と前記演算増幅器の反転入力端子との間に接続されて
いて前記容量列の共通端子の電圧を前記第１のスイツチ
付き容量の動作に同期してサンプリングし、得られた電
荷を前記積分容量に送出するための第２のスイツチ付き
容量と、前記量子化回路の出力符号に応じて前記容量列
スイツチをあらかじめ決定されているタイミングで切替
えるための制御ロジツクとを具備して構成したことを特
徴とするオーバーサンプル形A/D変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088232A JPH0779243B2 (ja) | 1987-04-10 | 1987-04-10 | オ−バ−サンプル形ａ／ｄ変換器 |
| CA000563605A CA1289250C (en) | 1987-04-10 | 1988-04-08 | Oversampling a/d converter comprising an additional capacitor switched in synchronism with switching of an input capacitor |
| US07/179,458 US4876544A (en) | 1987-04-10 | 1988-04-08 | Oversampling A/D converter comprising an additional capacitor switched in synchronism with switchin of an input capacitor |
| EP88105719A EP0286138B1 (en) | 1987-04-10 | 1988-04-11 | Oversampling a/d converter comprising an additional capacitor switched in synchronism with switching of an input capacitor |
| DE3854484T DE3854484T2 (de) | 1987-04-10 | 1988-04-11 | Überabtastender AD-Wandler mit einem zusätzlichen Kondensator, synchron geschaltet mit der Schaltung eines Eingangskondensators. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088232A JPH0779243B2 (ja) | 1987-04-10 | 1987-04-10 | オ−バ−サンプル形ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63254826A JPS63254826A (ja) | 1988-10-21 |
| JPH0779243B2 true JPH0779243B2 (ja) | 1995-08-23 |
Family
ID=13937119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088232A Expired - Lifetime JPH0779243B2 (ja) | 1987-04-10 | 1987-04-10 | オ−バ−サンプル形ａ／ｄ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4876544A (ja) |
| EP (1) | EP0286138B1 (ja) |
| JP (1) | JPH0779243B2 (ja) |
| CA (1) | CA1289250C (ja) |
| DE (1) | DE3854484T2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228713A (ja) * | 1988-04-26 | 1990-01-30 | Mitsubishi Electric Corp | 信号取得装置及び方法 |
| US4951053A (en) * | 1989-01-31 | 1990-08-21 | Hewlett-Packard Company | Method and apparatus for switching currents into the summing node of an integrating analog-to-digital converter |
| US4951052A (en) * | 1989-07-10 | 1990-08-21 | General Electric Company | Correction of systematic error in an oversampled analog-to-digital converter |
| US5099239A (en) * | 1989-09-21 | 1992-03-24 | Xerox Corporation | Multi-channel analogue to digital convertor |
| US5140327A (en) * | 1989-09-21 | 1992-08-18 | Xerox Corporation | Analog to digital converter utilizing a semiconductor capicitor array |
| US5367302A (en) * | 1993-08-24 | 1994-11-22 | Burr-Brown Corporation | Isolating a CDAC array in a current integrating ADC |
| DE4423955A1 (de) * | 1994-07-07 | 1996-01-11 | Bosch Gmbh Robert | Verfahren zum Analog-/Digital-Wandeln eines elektrischen Signals und Vorrichtung zur Durchführung des Verfahrens |
| US6037887A (en) * | 1996-03-06 | 2000-03-14 | Burr-Brown Corporation | Programmable gain for delta sigma analog-to-digital converter |
| US5731775A (en) * | 1996-06-17 | 1998-03-24 | Lucent Technologies Inc. | Subranging converter with plurality of resistor strings and transistor switches |
| US5717396A (en) * | 1996-06-17 | 1998-02-10 | Lucent Technologies Inc. | Analog-to-digital converter signal storage capacitor perturbation |
| KR100252647B1 (ko) * | 1997-06-17 | 2000-04-15 | 윤종용 | 스위치/커패시터어레이를구비한아날로그/디지털변환기 |
| US6118399A (en) * | 1998-03-30 | 2000-09-12 | Silicon Laboratories, Inc. | Coarse/fine switching on digital-to-analog conversion output |
| US6061009A (en) * | 1998-03-30 | 2000-05-09 | Silicon Laboratories, Inc. | Apparatus and method for resetting delta-sigma modulator state variables using feedback impedance |
| US6064326A (en) * | 1998-03-30 | 2000-05-16 | Silicon Laboratories, Inc. | Analog-to-digital conversion overload detection and suppression |
| JP3956582B2 (ja) * | 2000-05-30 | 2007-08-08 | ヤマハ株式会社 | Ａ／ｄ変換回路 |
| US6411242B1 (en) * | 2000-06-13 | 2002-06-25 | Linear Technology Corporation | Oversampling analog-to-digital converter with improved DC offset performance |
| WO2002012845A1 (fr) | 2000-08-03 | 2002-02-14 | Hamamatsu Photonics K.K. | Detecteur optique |
| US6441767B1 (en) * | 2000-11-29 | 2002-08-27 | Raytheon Company | Method and system for adjusting a threshold control in an analog-to-digital converter |
| US6614373B1 (en) | 2000-11-29 | 2003-09-02 | Raytheon Company | Method and system for sampling a signal using analog-to-digital converters |
| US6456215B1 (en) | 2000-11-29 | 2002-09-24 | Raytheon Company | Method and system for quantizing an input signal |
| JP4579433B2 (ja) * | 2001-02-27 | 2010-11-10 | 浜松ホトニクス株式会社 | Ａ／ｄ変換回路および固体撮像装置 |
| US6744394B2 (en) * | 2002-05-10 | 2004-06-01 | 02Micro International Limited | High precision analog to digital converter |
| US6784820B1 (en) * | 2003-04-09 | 2004-08-31 | Raytheon Company | High resolution, high dynamic range analog-to-digital converter system and related techniques |
| US6927717B1 (en) | 2004-02-12 | 2005-08-09 | Linear Technology Corporation | Buffered oversampling analog-to-digital converter with improved DC offset performance |
| US7190291B2 (en) * | 2005-01-05 | 2007-03-13 | Artesyn Technologies, Inc. | Programmable error amplifier for sensing voltage error in the feedback path of digitially programmable voltage sources |
| EP1770867B1 (en) * | 2005-09-08 | 2017-05-31 | Marvell World Trade Ltd. | Capacitive digital to analog and analog to digital converters |
| DE102014116599B4 (de) * | 2014-11-13 | 2021-04-22 | Idt Europe Gmbh | Verfahren und Anordnung zur Einstellung einer effektiven Auflösung eines Ausgangssignals in inkrementellen Delta-Sigma-Analag-Digitalwandlern |
| US10135459B2 (en) * | 2016-10-25 | 2018-11-20 | Analog Devices, Inc. | ADC with capacitive difference circuit and digital sigma-delta feedback |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4348658A (en) * | 1980-05-09 | 1982-09-07 | Motorola, Inc. | Analog-to-digital converter using half range technique |
| JPS5726131U (ja) * | 1980-07-21 | 1982-02-10 | ||
| JPS59228417A (ja) * | 1983-06-10 | 1984-12-21 | Hitachi Ltd | Ａ−ｄ変換器 |
| JPS6039924A (ja) * | 1983-08-15 | 1985-03-02 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・ディジタル変換器 |
| CA1271995A (en) * | 1984-07-05 | 1990-07-24 | Nec Corporation | Method and apparatus for converting an analog signal to a digital signal using an oversampling technique |
| DE3586187T2 (de) * | 1984-07-23 | 1992-12-03 | Nippon Electric Co | Analog-digital-wandler. |
| GB8504710D0 (en) * | 1985-02-23 | 1985-03-27 | Plessey Co Plc | Analogue to digital converter |
-
1987
- 1987-04-10 JP JP62088232A patent/JPH0779243B2/ja not_active Expired - Lifetime
-
1988
- 1988-04-08 CA CA000563605A patent/CA1289250C/en not_active Expired - Fee Related
- 1988-04-08 US US07/179,458 patent/US4876544A/en not_active Expired - Fee Related
- 1988-04-11 EP EP88105719A patent/EP0286138B1/en not_active Expired - Lifetime
- 1988-04-11 DE DE3854484T patent/DE3854484T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3854484D1 (de) | 1995-10-26 |
| CA1289250C (en) | 1991-09-17 |
| DE3854484T2 (de) | 1996-03-21 |
| EP0286138A3 (en) | 1992-02-26 |
| JPS63254826A (ja) | 1988-10-21 |
| US4876544A (en) | 1989-10-24 |
| EP0286138B1 (en) | 1995-09-20 |
| EP0286138A2 (en) | 1988-10-12 |
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