JP2534711B2 - オ−バ−サンプル型ａ・ｄ変換器 - Google Patents
オ−バ−サンプル型ａ・ｄ変換器Info
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/466—Multiplexed conversion systems
- H03M3/468—Interleaved, i.e. using multiple converters or converter parts for one channel, e.g. using Hadamard codes, pi-delta-sigma converters
- H03M3/47—Interleaved, i.e. using multiple converters or converter parts for one channel, e.g. using Hadamard codes, pi-delta-sigma converters using time-division multiplexing
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
- H03M3/434—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one with multi-level feedback
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- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/464—Details of the digital/analogue conversion in the feedback path
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電気信号の処理に利用される。
本発明は、入力信号周波数帯域に比べて非常に高い周
波数で入力をサンプリングすることにより、アナログ信
号をディジタル符号化するオーバーサンプリング型Ａ・
Ｄ（アナログ・ディジタル）変換器に関する。
波数で入力をサンプリングすることにより、アナログ信
号をディジタル符号化するオーバーサンプリング型Ａ・
Ｄ（アナログ・ディジタル）変換器に関する。
本発明は、入力アナログ信号と基準アナログ信号との
差信号を得る比較手段と、上記基準アナログ信号を得る
容量列を用いたＤ・Ａ変換器とを含むオーバーサンプル
型Ａ・Ｄ変換器において、 上記比較手段と上記Ｄ・Ａ変換器とを二組設け、交互
に動作させ、かつ比較手段を容量と切替回路で構成する
ことにより、 サンプリング周波数を上げ高速化を図り、かつ安価に
するものである。
差信号を得る比較手段と、上記基準アナログ信号を得る
容量列を用いたＤ・Ａ変換器とを含むオーバーサンプル
型Ａ・Ｄ変換器において、 上記比較手段と上記Ｄ・Ａ変換器とを二組設け、交互
に動作させ、かつ比較手段を容量と切替回路で構成する
ことにより、 サンプリング周波数を上げ高速化を図り、かつ安価に
するものである。
第４図にオーバーサンプル型Ａ・Ｄ変換器の基本構成
を示す。入力端子21からの入力アナログ信号は加算器23
においてＤ・Ａ（ディジタル・アナログ）変換器26の出
力である基準アナログ信号との差がとられる。その差信
号は積分器24で積分され、その結果は量子化器25で量子
化される。量子化された符号信号はＤ・Ａ変換器26に帰
還される。この帰還ループを入力信号周波数に比べて非
常に高い周波数で動作させると量子化雑音は高い周波数
帯域に分布するようになるので、量子化器25の出力をデ
ィジタルフィルタ27に入力することにより、高域の量子
化雑音を除去することができ、高精度のアナログ・ディ
ジタル変換されたディジタル信号が出力端子22に出力さ
れる。
を示す。入力端子21からの入力アナログ信号は加算器23
においてＤ・Ａ（ディジタル・アナログ）変換器26の出
力である基準アナログ信号との差がとられる。その差信
号は積分器24で積分され、その結果は量子化器25で量子
化される。量子化された符号信号はＤ・Ａ変換器26に帰
還される。この帰還ループを入力信号周波数に比べて非
常に高い周波数で動作させると量子化雑音は高い周波数
帯域に分布するようになるので、量子化器25の出力をデ
ィジタルフィルタ27に入力することにより、高域の量子
化雑音を除去することができ、高精度のアナログ・ディ
ジタル変換されたディジタル信号が出力端子22に出力さ
れる。
第５図はかかる従来例を示すブロック構成図で、第４
図の基本構成を具体化した回路である。（この第５図の
回路は、昭和59年度電子通信学会通信部門全国大会の論
文誌において論文No.563「ディジタルコーデックに適し
たＡ・Ｄ変換回路の検討」として提案されている。）ま
た第６図はその動作を示すタイムチャートである。
図の基本構成を具体化した回路である。（この第５図の
回路は、昭和59年度電子通信学会通信部門全国大会の論
文誌において論文No.563「ディジタルコーデックに適し
たＡ・Ｄ変換回路の検討」として提案されている。）ま
た第６図はその動作を示すタイムチャートである。
第５図の回路において、容積列31は２進の重み付けさ
れた、容量値がＣ、2C、4C、8Cおよび16Cの５個の容量
から構成され、５個のスイッチを含む容量列スイッチ32
によって基準電圧＋Vrまたは−Vrへ接続される。この構
成は電荷再配分型Ｄ・Ａ変換器として良く知られている
もので、制御ロジック回路28の出力のディジタル信号に
応じてディジタル・アナログ変換動作を行う。第５図は
５ビットのディジタル・アナログ変換を行う。
れた、容量値がＣ、2C、4C、8Cおよび16Cの５個の容量
から構成され、５個のスイッチを含む容量列スイッチ32
によって基準電圧＋Vrまたは−Vrへ接続される。この構
成は電荷再配分型Ｄ・Ａ変換器として良く知られている
もので、制御ロジック回路28の出力のディジタル信号に
応じてディジタル・アナログ変換動作を行う。第５図は
５ビットのディジタル・アナログ変換を行う。
入力端子21に入力されたアナログ信号は、サンプリン
グスイッチ30に介して容量値が32Cのサンプリング容量2
9に入力される。演算増幅器24aと積分容量24bは、スイ
ッチ24c、24dとともに積分器24を構成し、サンプリング
容量29にサンプリングされている入力信号に応じた電荷
と、容量列31で発生するＤ・Ａ変換器出力201の加算結
果を積分するように働く。量子化器25は電圧比較器で構
成され、積分器出力202の極性により２値の量子化を行
い、量子化器出力203を出力する。
グスイッチ30に介して容量値が32Cのサンプリング容量2
9に入力される。演算増幅器24aと積分容量24bは、スイ
ッチ24c、24dとともに積分器24を構成し、サンプリング
容量29にサンプリングされている入力信号に応じた電荷
と、容量列31で発生するＤ・Ａ変換器出力201の加算結
果を積分するように働く。量子化器25は電圧比較器で構
成され、積分器出力202の極性により２値の量子化を行
い、量子化器出力203を出力する。
さらに定量的にこの変換動作を説明する。まず、サン
プリング時、サンプリングスイッチ30は入力端子21に接
続され、スイッチ24cは「オン」となるので入力信号Vi
は、サンプリング容量29に取り込まれ、 Qs＝32C・Vi の電荷がたくわえられる。次にサンプリングスイッチ30
は「オフ」となり容量列31には、制御ロジック回路28の
出力符号に応じてディジタル・アナログ変換された結果
としての電荷が発生する。その電荷量QDは、 となる。ここで、bkはＤ・Ａ変換器入力符号に対応して
「０」または「１」をとる係数で、Vrは基準電圧であ
る。
プリング時、サンプリングスイッチ30は入力端子21に接
続され、スイッチ24cは「オン」となるので入力信号Vi
は、サンプリング容量29に取り込まれ、 Qs＝32C・Vi の電荷がたくわえられる。次にサンプリングスイッチ30
は「オフ」となり容量列31には、制御ロジック回路28の
出力符号に応じてディジタル・アナログ変換された結果
としての電荷が発生する。その電荷量QDは、 となる。ここで、bkはＤ・Ａ変換器入力符号に対応して
「０」または「１」をとる係数で、Vrは基準電圧であ
る。
次にスイッチ24dが「オン」、サンプリングスイッチ3
0が接地されると、サンプリング容量29および容量列31
の電荷は積分容量24dへ移動し積分され。移動電荷をΔ
Ｑとすると、 となり、積分器出力電圧ΔＶは、 となり、第４図の基本構成に示される入力アナログ信号
と基準アナログ信号としてのディジタル・アナログ変換
出力の差をとり積分を行うという動作がなされることが
わかる。
0が接地されると、サンプリング容量29および容量列31
の電荷は積分容量24dへ移動し積分され。移動電荷をΔ
Ｑとすると、 となり、積分器出力電圧ΔＶは、 となり、第４図の基本構成に示される入力アナログ信号
と基準アナログ信号としてのディジタル・アナログ変換
出力の差をとり積分を行うという動作がなされることが
わかる。
上述した従来のオーバーサンプル型Ａ・Ｄ変換器は、
Ｄ・Ａ変換器および積分器の動作速度によってサンプリ
ング周波数が制限され、サンプリング周波数を上げられ
ない欠点がある。なぜなら、第５図の回路の動作におい
ては、入力アナログ信号をサンプリングし、Ｄ・Ａ変換
器をリセットする第一のモードと、Ｄ・Ａ変換動作を行
いつつ、加算および積分動作する第二のモードを繰り返
すため、それぞれの動作に許される時間は普通サンプリ
ング周期の約1/2となってしまう。
Ｄ・Ａ変換器および積分器の動作速度によってサンプリ
ング周波数が制限され、サンプリング周波数を上げられ
ない欠点がある。なぜなら、第５図の回路の動作におい
ては、入力アナログ信号をサンプリングし、Ｄ・Ａ変換
器をリセットする第一のモードと、Ｄ・Ａ変換動作を行
いつつ、加算および積分動作する第二のモードを繰り返
すため、それぞれの動作に許される時間は普通サンプリ
ング周期の約1/2となってしまう。
すなわち、サンプリング周期の約1/2の時間で積分
器、Ｄ・Ａ変換器および加算器を動作させる必要があ
り、オーバーサンプル型Ａ・Ｄ変換器の高速化を計ると
き問題となる。
器、Ｄ・Ａ変換器および加算器を動作させる必要があ
り、オーバーサンプル型Ａ・Ｄ変換器の高速化を計ると
き問題となる。
ところで、Ａ・Ｄ変換器の高速化を図る方法としてＡ
・Ｄ変換器を並列構成してそのＡ・Ｄ変換器を時分割多
重化し、その動作速度を向上させる方法がある（例えば
特開昭58−107721号公報、特開昭58−68317号公報）。
・Ｄ変換器を並列構成してそのＡ・Ｄ変換器を時分割多
重化し、その動作速度を向上させる方法がある（例えば
特開昭58−107721号公報、特開昭58−68317号公報）。
しかしこれらの方法は、積分器を含めて二重化を行う
ものであるため、高価な増幅器を含む積分器を少なくと
も２台は必要とし、Ａ・Ｄ変換器が高価なものとなる問
題があった。
ものであるため、高価な増幅器を含む積分器を少なくと
も２台は必要とし、Ａ・Ｄ変換器が高価なものとなる問
題があった。
本発明の目的は、上記の欠点を除去することにより、
サンプリング周波数を上げ高速化された安価なオーバー
サンプル型Ａ・Ｄ変換器を提供することにある。
サンプリング周波数を上げ高速化された安価なオーバー
サンプル型Ａ・Ｄ変換器を提供することにある。
本発明は、入力アナログ信号と基準アナログ信号との
差信号を得る比較手段と、上記基準アナログ信号を得る
容量列を用いたＤ・Ａ変換器とを含むオーバーサンプル
型Ａ・Ｄ変換器において、上記比較手段と上記Ｄ・Ａ変
換器とを二組設け、この二組の比較手段の出力および入
力アナログ信号とを切り替える第一と第二の切替手段を
設け、この比較手段は、入力アナログ信号を第二の切替
手段を介してサンプルホールドするコンデンサと上記容
量列に結合する加算用コンデンサとの組み合わせとから
構成したことを特徴とする。
差信号を得る比較手段と、上記基準アナログ信号を得る
容量列を用いたＤ・Ａ変換器とを含むオーバーサンプル
型Ａ・Ｄ変換器において、上記比較手段と上記Ｄ・Ａ変
換器とを二組設け、この二組の比較手段の出力および入
力アナログ信号とを切り替える第一と第二の切替手段を
設け、この比較手段は、入力アナログ信号を第二の切替
手段を介してサンプルホールドするコンデンサと上記容
量列に結合する加算用コンデンサとの組み合わせとから
構成したことを特徴とする。
比較手段とＤ・Ａ変換器とを二組設け、この二組の上
記比較手段と容量列より構成されたＤ・Ａ変換器とを、
切替手段により交互に動作させる。
記比較手段と容量列より構成されたＤ・Ａ変換器とを、
切替手段により交互に動作させる。
従って、入力アナログ信号が交互に比較手段のサンプ
リング手段でホールドされ、容量列からの基準アナログ
信号と加算された後、積分器に交互に入力される。この
ため、比較手段、Ｄ・Ａ変換器および積分器の動作に許
される時間は、従来回路の約２倍となり、サンプリング
周波数を約２倍に上げることができ、高速化が可能とな
る。また、積分器は一つでよく、比較手段も安価なコン
デンサとスイッチの組み合わせでよくＡ・Ｄ変換器を安
価に構成できる。
リング手段でホールドされ、容量列からの基準アナログ
信号と加算された後、積分器に交互に入力される。この
ため、比較手段、Ｄ・Ａ変換器および積分器の動作に許
される時間は、従来回路の約２倍となり、サンプリング
周波数を約２倍に上げることができ、高速化が可能とな
る。また、積分器は一つでよく、比較手段も安価なコン
デンサとスイッチの組み合わせでよくＡ・Ｄ変換器を安
価に構成できる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の原理を示すブロック構成
図である。本実施例は、入力端子１に入力される入力ア
ナログ信号を交互にサンプリングしホールドする第１お
よび第２のサンプルホールド回路３および４と、このサ
ンプルホールド回路３および４の出力をそれぞれ入力す
る第１および第２の加算器５および６と、この加算器５
および６の出力をサンプルホールド回路３および４に同
期して交互に選択する選択スイッチ７と、この選択スイ
ッチ７の出力を積分する積分器８と、この積分器８の出
力を量子化する量子化器９と、この量子化器９の出力に
より動作する制御ロジック回路10と、この制御ロジック
回路10の出力を入力し選択スイッチ７に同期して二つの
出力を切り替える切替回路11と、この切替回路11の１出
力より信号を入力し出力を加算器５に加える第１のＤ・
Ａ変換器12と、切替回路11の他の１出力より信号を入力
し、その出力を加算器６に加える第２のＤ・Ａ変換器13
を含んでいる。なお、２は出力端子である。
図である。本実施例は、入力端子１に入力される入力ア
ナログ信号を交互にサンプリングしホールドする第１お
よび第２のサンプルホールド回路３および４と、このサ
ンプルホールド回路３および４の出力をそれぞれ入力す
る第１および第２の加算器５および６と、この加算器５
および６の出力をサンプルホールド回路３および４に同
期して交互に選択する選択スイッチ７と、この選択スイ
ッチ７の出力を積分する積分器８と、この積分器８の出
力を量子化する量子化器９と、この量子化器９の出力に
より動作する制御ロジック回路10と、この制御ロジック
回路10の出力を入力し選択スイッチ７に同期して二つの
出力を切り替える切替回路11と、この切替回路11の１出
力より信号を入力し出力を加算器５に加える第１のＤ・
Ａ変換器12と、切替回路11の他の１出力より信号を入力
し、その出力を加算器６に加える第２のＤ・Ａ変換器13
を含んでいる。なお、２は出力端子である。
次に、第２図に示すタイムチャートを参照して本実施
例の動作について説明する。
例の動作について説明する。
第２図のタイムチャートに示すように、サンプルホー
ルド回路３および４は交互に入力アナログ信号をサンプ
リングしホールドする。そのときの個々の周期はサンプ
リング周期tsの２倍で良い。Ｄ・Ａ変換器12および13も
交互に動作し、第２図のタイミングでリセットとディジ
タル・アナログ変換を繰り返す。積分器８は加算器５お
よび６の出力を選択スイッチ７によって交互にとり出し
積分する。積分器出力102は量子化器９により量子化さ
れ、量子化器出力103は制御ロジック回路10を介して、
Ｄ・Ａ変換器12および13を制御するが、切替回路11によ
って２個のＤ・Ａ変換器12および13が交互に動作するよ
うになっている。
ルド回路３および４は交互に入力アナログ信号をサンプ
リングしホールドする。そのときの個々の周期はサンプ
リング周期tsの２倍で良い。Ｄ・Ａ変換器12および13も
交互に動作し、第２図のタイミングでリセットとディジ
タル・アナログ変換を繰り返す。積分器８は加算器５お
よび６の出力を選択スイッチ７によって交互にとり出し
積分する。積分器出力102は量子化器９により量子化さ
れ、量子化器出力103は制御ロジック回路10を介して、
Ｄ・Ａ変換器12および13を制御するが、切替回路11によ
って２個のＤ・Ａ変換器12および13が交互に動作するよ
うになっている。
このように本実施例は、従来例と同じ量子化出力が得
られるが、２組のＤ・Ａ変換器と加算器とを切り替えて
使用しているため、Ｄ・Ａ変換器、加算器および積分器
はサンプリング時間ts内で動作すればよく、動作時間に
余裕ができる。
られるが、２組のＤ・Ａ変換器と加算器とを切り替えて
使用しているため、Ｄ・Ａ変換器、加算器および積分器
はサンプリング時間ts内で動作すればよく、動作時間に
余裕ができる。
第３図は本発明の実施例の構成を具体的を示すブロッ
ク構成図で、第１図の回路を集積回路化しやすい回路に
具体化したものである。ただし第３図においてサンプル
ホールド回路と加算器は一体化され、容量15a〜15dとス
イッチ14とで構成され、積分器８は演算増幅器8aと積分
容量8bとを含んでいる。なお、この容量15a〜15dは比較
的小さい容量のコンデンサで構成できる。
ク構成図で、第１図の回路を集積回路化しやすい回路に
具体化したものである。ただし第３図においてサンプル
ホールド回路と加算器は一体化され、容量15a〜15dとス
イッチ14とで構成され、積分器８は演算増幅器8aと積分
容量8bとを含んでいる。なお、この容量15a〜15dは比較
的小さい容量のコンデンサで構成できる。
この第３図に示す回路の動作は第２図に示す第１図の
実施例の動作と同じである。
実施例の動作と同じである。
以上、説明したように、本発明によれば、比較手段と
Ｄ・Ａ変換器とを二組設け交互に動作させることによ
り、Ｄ・Ａ変換器、加算器および積分器の動作に許され
る時間は、従来回路の約２倍となり、結果としてサンプ
リング速度が従来より約２倍早い、高速のオーバーサン
プル型Ａ・Ｄ変換器を実現できる。さらにＤ・Ａ変換器
として容量列を用い、かつサンプルホールド回路および
加算器を小容量のコンデンサとスイッチとにより一体の
ものとして構成することができるため、積分器が一つの
ものとして構成でき、しかも積分器の積分容量を小容量
化できるため、安価な集積回路化し易いＡ・Ｄ変換器を
提供できる。
Ｄ・Ａ変換器とを二組設け交互に動作させることによ
り、Ｄ・Ａ変換器、加算器および積分器の動作に許され
る時間は、従来回路の約２倍となり、結果としてサンプ
リング速度が従来より約２倍早い、高速のオーバーサン
プル型Ａ・Ｄ変換器を実現できる。さらにＤ・Ａ変換器
として容量列を用い、かつサンプルホールド回路および
加算器を小容量のコンデンサとスイッチとにより一体の
ものとして構成することができるため、積分器が一つの
ものとして構成でき、しかも積分器の積分容量を小容量
化できるため、安価な集積回路化し易いＡ・Ｄ変換器を
提供できる。
第１図は本発明実施例の原理を示すブロック構成図。 第２図はその動作を示すタイムチャート。 第３図は本発明の実施例の具体例を示すブロック構成
図。 第４図はオーバーサンプル型Ａ・Ｄ変換器の基本構成を
示すブロック図。 第５図は従来例を示すブロック構成図。 第６図はその動作を示すタイムチャート。 １、21……入力端子、２、22……出力端子、３、４……
サンプルホールド回路、５、６、23……加算器、７……
選択スイッチ、８、24……積分器、8a、24a……演算増
幅器、8b、24b……積分容量、９、25……量子化器、1
0、28……制御ロジック回路、11……切替回路、12、1
3、26……Ｄ・Ａ変換器、14、30……サンプリングスイ
ッチ、15a〜15d……容量、24c、24d……スイッチ、27…
…ディジタルフィルタ、29……サンプリング容量、31…
…容量列、32……容量列スイッチ、101a、101b、201…
…Ｄ・Ａ変換器出力、102、202……積分器出力、103、2
03……量子化器出力。
図。 第４図はオーバーサンプル型Ａ・Ｄ変換器の基本構成を
示すブロック図。 第５図は従来例を示すブロック構成図。 第６図はその動作を示すタイムチャート。 １、21……入力端子、２、22……出力端子、３、４……
サンプルホールド回路、５、６、23……加算器、７……
選択スイッチ、８、24……積分器、8a、24a……演算増
幅器、8b、24b……積分容量、９、25……量子化器、1
0、28……制御ロジック回路、11……切替回路、12、1
3、26……Ｄ・Ａ変換器、14、30……サンプリングスイ
ッチ、15a〜15d……容量、24c、24d……スイッチ、27…
…ディジタルフィルタ、29……サンプリング容量、31…
…容量列、32……容量列スイッチ、101a、101b、201…
…Ｄ・Ａ変換器出力、102、202……積分器出力、103、2
03……量子化器出力。
Claims (1)
- 【請求項１】オーバサンプル型Ａ・Ｄ変換器において、 （イ）アナログ信号が入力される入力端子と、 （ロ）前記入力端子にそれぞれ接続され、一方が開のと
き他方が閉となるよう動作して入力信号をスイッチング
してスイッチされた信号を出力する第１および第２のス
イッチを有する第１のスイッチ手段と、 （ハ）前記第１および第２のスイッチにそれぞれ接続さ
れ前記スイッチされた信号をホールドして第１および第
２のサンプル値信号を発生する第１および第２のコンデ
ンサからなるホールド手段と、 （ニ）入力された局部デジタル信号をD/A変換して対応
する第１および第２のアナログ信号を発生する第１およ
び第２のD/A変換器と、 （ホ）前記第１および第２のD/A変換器に一端が接続さ
れた第１および第２の容量と、 （ヘ）一端に前記第１および第２の容量の他端が接続さ
れ、他端に前記第１および第２のホールド手段が接続さ
れ、前記第１および第２のサンプル値信号と前記第１お
よび第２のアナログ信号とのそれぞれの差を求め第１お
よび第２の差信号を発生する第１および第２の減算手段
と、 （ト）前記第１および第２の減算手段に接続され、前記
第１および第２のスイッチと同期して動作して、前記第
１および第２の差信号を交互に出力する第２のスイッチ
手段と、 （チ）前記第２のスイッチ手段の出力を積分し、積分さ
れた信号を発生する積分手段と、 （リ）前記積分された信号を量子化し量子化信号を発生
する量子化手段と、 （ヌ）前記量子化信号に基づき前記局部デジタル信号を
発生し前記D/A変換器に供給する分配手段とから構成さ
れ、前記量子化手段からの量子化信号を出力信号として
取り出すことを特徴とするオーバサンプル型Ａ・Ｄ変換
器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62162639A JP2534711B2 (ja) | 1987-06-29 | 1987-06-29 | オ−バ−サンプル型ａ・ｄ変換器 |
| EP88110282A EP0297503B1 (en) | 1987-06-29 | 1988-06-28 | Oversampling a/d converter with two capacitor arrays |
| DE3854488T DE3854488T2 (de) | 1987-06-29 | 1988-06-28 | Übertastender A/D-Wandler mit zwei Kapazitätsnetzwerken. |
| CA000570578A CA1301343C (en) | 1987-06-29 | 1988-06-28 | Oversampling a/d converter with two capacitor arrays |
| US07/212,988 US4888587A (en) | 1987-06-29 | 1988-06-29 | Oversampling A/D converter with two capicitor arrays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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