JP2007295197A - Δς変調器及びａ／ｄ変換器 - Google Patents

Abstract

【課題】２チャンネルのアナログ入力を微積分処理するΔΣ変調器を備えたＡ／Ｄ変換器において、回路の動作速度を高めることなく、オーバーサンプリング率を２倍にすることができるΔΣ変調器及びＡ／Ｄ変換器を提供すること。
【解決手段】ΔΣ変調器１００は、第１のアナログ入力を標本化する第１の標本化手段１１０と、第２のアナログ入力を標本化する第２の標本化手段１２０と、第１のアナログ入力に対応した量子化器１８０出力を標本化する第３の標本化手段１３０と、第２のアナログ入力に対応した量子化器１８０出力を標本化する第４の標本化手段１４０と、第１の標本化手段１１０出力と第３の標本化手段１３０出力の積分と、第２の標本化手段１２０出力と第４の標本化手段１４０出力の積分とを時分割処理するようにアナログスイッチを制御するスイッチ制御回路２００とを備える。
【選択図】図１

Description

本発明は、ΔΣ変調器及びΔΣ変調器を備えたＡ／Ｄ変換器に関し、例えば、２チャンネルのアナログ信号（Ｌｃｈ／Ｒｃｈ）の録音装置などに用いられるΔΣ変調器及びΔΣ変調器を備えたＡ／Ｄ変換器に関する。

従来、Ａ／Ｄ変換器としては、アナログ入力を微積分処理して１ビット等の少ビットのデジタル出力を送出するΔΣ変調器を備えたものが知られている。通常、ΔΣ変調器からの少ビットのデジタル出力は、デジタルフィルタ等のデシメーション回路により多ビットのデジタル出力に変換される。

図３は、ΔΣ変調器を備えたＡ／Ｄ変換器の動作原理を説明する図である。

図３に示すように、入力端子１に印加されたアナログ入力信号は、加算器１１によって１ビットのＤ／Ａ変換器１４の出力である基準アナログ電圧との差が減算され、その差信号は積分器１２により積分される。この積分された信号は量子化器１３でデジタル信号に量子化される。この量子化信号は、Ｄ／Ａ変換器１４に入力され、基準アナログ電圧として、加算器１１に入力される。これら、加算器１１、積分器１２、量子化器１３、及びＤ／Ａ変換器１４からなる回路をΔΣ変調器１０と呼び、量子化器１３の出力をΔΣ変調器出力端子２に送出する。ΔΣ変調器１０の出力は、デジタルフィルタ１５によりデシメーションされ、Ａ／Ｄ変換器出力端子３にＮビットのデジタル信号を送出する。

次に、ΔΣ変調器を備えたＡ／Ｄ変換器の詳細な動作について説明する。

図４は、ΔΣ変調器を備えたＡ／Ｄ変換器の具体的な構成を示す回路図である。図３と同一構成部分には同一符号を付している。

図４において、１は入力端子、２はΔΣ変調器出力端子、３はＡ／Ｄ変換器出力端子であり、２１〜２４，３１〜３４はアナログスイッチ、２５，３５，４５は容量素子、４０は演算増幅器、４１は量子化器である。量子化器４１の出力は、デジタルフィルタ１５によりデシメーションされる一方、スイッチ制御回路５０に入力される。スイッチ制御回路５０は、アナログスイッチ２１〜２４，３１〜３４を制御し、この経路は基準電圧ＶＲを充電するＤ／Ａ変換器５１を構成する。演算増幅器４０は、容量素子４５と共に積分器を構成し、充電された容量の電荷は容量素子４５により積分される。

上記アナログスイッチ２１〜２４，３１〜３４、容量素子２５，３５，４５、演算増幅器４０、量子化器４１、及びスイッチ制御回路５０は、ΔΣ変調器２０を構成している。

このΔΣ変調器２０が平衡状態に達した時、入力信号を容量素子２５へ充電すると同時に、量子化器４１の出力に応じた基準電圧ＶＲを容量素子３５へ充電する標本化期間と、容量素子２５，３５の電荷を容量素子４５へ充電する積分期間を繰り返す。

標本化期間は、スイッチ２１，２３をオンにし、スイッチ２２，２４をオフにして、容量素子２５に入力電圧Ｖｉｎを充電すると同時に、量子化器４１の出力結果を、容量素子３５へＤ／Ａ変換するようにスイッチ制御回路５０を介してスイッチ３１〜３４を制御する。

積分期間は、スイッチ２１，２３をオフにし、スイッチ２２，２４をオンにし、スイッチ制御回路５０を介してスイッチ３１〜３４を制御して、容量素子４５に容量素子２５と容量素子３５の電荷を加算したものを充電する。

上記ΔΣ変調器２０を入力信号周波数に比べて非常に高い周波数で動作させることにより、量子化器４１で発生する量子化ノイズは、入力信号周波数帯域に比べて高い周波数帯域に集中する。この時、回路の動作周波数（サンプリング周波数）と入力信号周波数との比、すなわちオーバーサンプリング率が高い程、より高周波帯域に量子化ノイズが分布するため、Ａ／Ｄ変換器として高Ｓ／Ｎが得られる。

しかし、上記した技術によると、一つのΔΣ変調器では、１チャンネルの入力信号しか処理できず、複数チャンネルの入力信号を処理するためには、チャンネル数に応じたΔΣ変調器を並設する必要があった。ΔΣ変調器を備えたＡ／Ｄ変換器をＬＳＩ化（大規模集積化）する場合、半導体チップ上に占めるΔΣ変調器の面積は、他の回路要素に比べてかなり大きい。このため、チャンネル数の増大に対応してΔΣ変調器数を増大すると、チップサイズがチャンネル数にほぼ比例して増大し、大型化を招く不都合があった。

上記課題を解決する従来の技術として、特許文献１には、記載のΔΣ変調器を備えたＡ／Ｄ変換器が開示されている。特許文献１のΔΣ変調器は、複数チャンネルのアナログ入力を順次に選択的に切換えて時分割入力として送出する切換手段と、この切換手段からの時分割入力を微積分処理して時分割的なデジタル出力を送出するΔΣ変調器であって、前記複数のチャンネルにそれぞれ対応した複数の積分用コンデンサを有し、各チャンネルに対応する積分用コンデンサに切換えて積分を行うものとを備えており、時分割的なデジタル出力を送出する。

図５は、特許文献１に記載のΔΣ変調器を備えたＡ／Ｄ変換器の具体的な構成を示す回路図である。図４と同一構成部分には同一符号を付している。

図５において、５１，５２は入力端子、５３はΔΣ変調器出力端子、５４，５５はＡ／Ｄ変換器出力端子であり、２１〜２４，３１〜３４，６１，６２はアナログスイッチ、２５，３５，４５，５５は容量素子、４０は演算増幅器、４１は量子化器、６３は切換器、６４は分離器、６５，６６はデジタルフィルタである。

切換器６３は入力信号Ａ及びＢを交互に時分割入力し、量子化器４１出力はそれに応じてΔΣ変調器出力端子５３に送出する。分離器６４は入力信号に応じて交互に量子化器４１出力をデジタルフィルタ６５，６６に送出する。量子化器４１の出力は、スイッチ制御回路６０を介して、アナログスイッチ２１〜２４，３１〜３４，６１，６２を制御し、この経路は基準電圧ＶＲを充電するＤ／Ａ変換器６１を構成する。演算増幅器４０は、容量素子４５、又は容量素子５５と共に積分器を構成し、充電された容量の電荷は容量素子４５、及び容量素子５５により積分される。

上記アナログスイッチ２１〜２４，３１〜３４，６１，６２、容量素子２５，３５，４５，５５、演算増幅器４０、量子化器４１、及びスイッチ制御回路６０は、ΔΣ変調器７０を構成している。

このΔΣ変調器７０が平衡状態に達した時、入力信号Ａを容量素子２５へ充電すると同時に、量子化器４１の出力に応じた基準電圧ＶＲを容量素子３５へ充電する入力信号Ａを標本化する標本化期間と、容量素子２５，３５の電荷を容量素子４５へ充電する入力信号Ａを積分する積分期間と、入力信号Ｂを容量素子２５へ充電すると同時に、量子化器４１の出力に応じた基準電圧ＶＲを容量素子３５へ充電する入力信号Ｂを標本化する標本化期間と、容量素子２５，３５の電荷を容量素子５５へ充電する入力信号Ｂを積分する積分期間を順に繰り返す。

入力信号Ａを標本化期間は、切換器６３により、入力信号Ａが選択され、スイッチ２１，２３をオンにし、スイッチ２２，２４をオフにして、容量素子２５に入力電圧ＡのＶｉｎａを充電すると同時に、量子化器４１の出力結果を、容量素子３５へＤ／Ａ変換するようにスイッチ制御回路６０を介してスイッチ３１〜３４を制御する。さらに、量子化器４１の出力は、分離器６４を介してデジタルフィルタ６５に送出される。

入力信号Ａを積分期間は、スイッチ２１，２３，６２をオフにし、スイッチ２２，２４，６１をオンにし、スイッチ制御回路６０を介してスイッチ３１〜３４を制御して、容量素子４５に容量素子２５と容量素子３５の電荷を加算したものを充電する。

入力信号Ｂを標本化期間は、切換器６３により、入力信号Ｂが選択され、スイッチ２１，２３をオンにし、スイッチ２２，２４をオフにして、容量素子２５に入力電圧ＢのＶｉｎｂを充電すると同時に、量子化器４１の出力結果を、容量素子３５へＤ／Ａ変換するようにスイッチ制御回路６０を介してスイッチ３１〜３４を制御する。さらに、量子化器４１の出力は、分離器６４を介して、デジタルフィルタ６６に送出される。

入力信号Ｂを積分期間は、スイッチ２１，２３，６１をオフにし、スイッチ２２，２４，６２をオンにし、スイッチ制御回路６０を介してスイッチ３１〜３４を制御して、容量素子５５に容量素子２５と容量素子３５の電荷を加算したものを充電する。
特開平７―２４９９８９号公報

しかしながら、このような従来のΔΣ変調器を備えたＡ／Ｄ変換器にあっては、２チャンネルのアナログ入力を時分割入力切換手段によりΔΣ変調器に供給するため、一つのΔΣ変調器で１チャンネルのアナログ入力を処理するΔΣ変調器と比較して、オーバーサンプリング率が１／２倍となり、Ｓ／Ｎ（分解能）が劣化してしまう。

ΔΣ変調器は、オーバーサンプリング率によって分解能が左右される。例えば、２次ΔΣ変調器では、オーバーサンプリング率を２倍にすると、分解能が２．５ビット改善し、３次ΔΣ変調器では、オーバーサンプリング率を２倍にすると、分解能が３．５ビット改善する。よって、可能な限り高いオーバーサンプリング率で動作させることが望ましい。しかし、オーバーサンプリング率を高くすると、回路の動作速度はオーバーサンプリング率に比例して高くなるため、消費電流が増加する。

つまり、従来技術では、一つのΔΣ変調器で１チャンネルのアナログ入力を処理するΔΣ変調器と比較して、オーバーサンプリング率を１倍にすると、回路の動作速度が２倍になり、消費電流の増加を招くといった課題がある。

本発明は、かかる点に鑑みてなされたものであり、２チャンネルのアナログ入力を微積分処理するΔΣ変調器を備えたＡ／Ｄ変換器において、回路の動作速度を高めることなく、オーバーサンプリング率を２倍にすることができるΔΣ変調器及びＡ／Ｄ変換器を提供することを目的とする。

本発明のΔΣ変調器は、第１のアナログ入力を標本化する第１の標本化手段と、第２のアナログ入力を標本化する第２の標本化手段と、前記第１のアナログ入力に対応した量子化器出力を標本化する第３の標本化手段と、前記第２のアナログ入力に対応した量子化器出力を標本化する第４の標本化手段と、前記第１の標本化手段の出力と前記第３の標本化手段の出力の積分と、前記第２の標本化手段の出力と前記第４の標本化手段の出力の積分とを時分割処理する制御手段とを備える構成を採る。

具体的な態様として、前記制御手段は、前記第１のアナログ入力の標本化と、前記第１のアナログ入力に対応した量子化器出力の標本化時に、前記第２の標本化手段の出力と、前記第４の標本化手段の出力を積分し、前記第２のアナログ入力の標本化と、前記第２のアナログ入力に対応した量子化器出力の標本化時に、前記第１の標本化手段の出力と、前記第３の標本化手段の出力を積分する制御を行う。

より好ましい具体的な態様として、前記制御手段は、前記第１のアナログ入力の標本化と、前記第１のアナログ入力に対応した量子化器出力の標本化時に、既に標本化した前記第２のアナログ入力と既に標本化した前記第２のアナログ入力に対応した量子化器出力を積分し、前記第２のアナログ入力の標本化と、前記第２のアナログ入力に対応した量子化器出力の標本化時に、既に標本化した前記第１のアナログ入力と既に標本化した前記第１のアナログ入力に対応した量子化器出力を積分する制御を行う。

具体的な態様として、前記制御手段は、前記第１のアナログ入力と前記第２のアナログ入力の標本化期間と積分期間とを時間的に交互に処理する制御を行う。

より好ましい具体的な態様として、前記制御手段は、前記第１のアナログ入力を標本化している時に、既に標本化された前記第２のアナログ入力を積分し、前記第２のアナログ入力を標本化している時に、既に標本化された前記第１のアナログ入力を積分する動作を交互に行うように制御する。

さらに、前記第１の標本化手段の出力と前記第３の標本化手段の出力を積分する第１の積分手段と、前記第２の標本化手段の出力と前記第４の標本化手段の出力を積分する第２の積分手段とを備えるものであってもよい。

本発明のＡ／Ｄ変換器は、上記いずれかのΔΣ変調器と、前記ΔΣ変調器の出力を入力に対応して分離する分離器と、分離された前記ΔΣ変調器の出力をデシメーションするデジタルフィルタとを備える構成を採る。

本発明によれば、第１のアナログ入力と第２のアナログ入力の標本化期間と積分期間が時間的に交互に処理されるため、従来例と比較して、オーバーサンプリング率を２倍にすることができ、且つ回路の動作速度を高める必要がないため、消費電流を抑えることができる。さらに、ΔΣ変調器の次数が高い程、効果は大きい。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

図１は、本発明の一実施の形態に係るΔΣ変調器の構成を示す回路図である。本実施の形態は、２チャンネルのアナログ入力を微積分処理するΔΣ変調器を備えたＡ／Ｄ変換器に適用した例である。

図１において、１０１，１０２は入力端子、１０３はΔΣ変調器出力端子、１０４，１０５はＡ／Ｄ変換器出力端子であり、１１１〜１１４，１２１〜１２４，１３１〜１３４，１４１〜１４４，１５１，１６１はアナログスイッチ、１１５，１２５，１３５，１４５，１５５，１６５は容量素子、１７０は演算増幅器、１８０は量子化器、２００はスイッチ制御回路、２１０は分離器、２２０，２３０は２チャンネルのアナログ入力に対応するデジタルフィルタである。

上記アナログスイッチ１１１〜１１４，１２１〜１２４，１３１〜１３４，１４１〜１４４，１５１，１６１、容量素子１１５，１２５，１３５，１４５，１５５，１６５、演算増幅器１７０、量子化器１８０、及びスイッチ制御回路２００は、ΔΣ変調器１００を構成し、ΔΣ変調器１００、分離器２１０及びデジタルフィルタ２２０，２３０は、Ａ／Ｄ変換器３００を構成する。

分離器２１０は、２チャンネルのアナログ入力に対応するΔΣ変調器１００の出力をデジタルフィルタ２２０，２３０に送出する。デジタルフィルタ２２０，２３０出力は、Ａ／Ｄ変換器出力端子１０４，１０５から外部に出力されＡ／Ｄ変換器３００出力となる。

ΔΣ変調器１００は、アナログスイッチ１１１〜１１４及び容量素子１１５からなりアナログ入力Ａ（第１のアナログ入力）を標本化する第１の標本化手段１１０と、アナログスイッチ１２１〜１２４及び容量素子１２５からなりアナログ入力Ｂ（第２のアナログ入力）を標本化する第２の標本化手段１２０と、アナログスイッチ１３１〜１３４及び容量素子１３５からなりアナログ入力Ａに対応した量子化器１８０出力を標本化する第３の標本化手段１３０と、アナログスイッチ１４１〜１４４及び容量素子１４５からなりアナログ入力Ｂに対応した量子化器１８０出力を標本化する第４の標本化手段１４０と、アナログスイッチ１５１及び容量素子１５５からなる第１の帰還回路１５０と演算増幅器１７０とから構成され、第１の標本化手段１１０出力と第３の標本化手段１３０出力を積分する第１の積分手段２５０と、アナログスイッチ１６１及び容量素子１６５からなる第２の帰還回路１６０と演算増幅器１７０とから構成され、第２の標本化手段１２０出力と第４の標本化手段１４０出力を積分する第２の積分手段２６０とを備え、スイッチ制御回路２００は、第１の積分手段２５０による第１の標本化手段１１０出力と第３の標本化手段１３０出力の積分と、第２の積分手段２６０による第２の標本化手段１２０出力と第４の標本化手段１４０出力の積分とを時分割処理するようにアナログスイッチ１１１〜１１４，１２１〜１２４，１３１〜１３４，１４１〜１４４，１５１，１６１をオンオフ制御する。

スイッチ制御回路２００は、第１の標本化手段１１０による第１のアナログ入力を標本化と、第１のアナログ入力に対応した量子化器１８０出力の標本化時に、第２の標本化手段１２０出力と、第４の標本化手段１４０出力を積分し、第２の標本化手段１２０による第２のアナログ入力を標本化と、第２のアナログ入力に対応した量子化器１８０出力の標本化時に、第１の標本化手段１１０出力と、第３の標本化手段１３０出力を積分するスイッチ制御を行う。

特に、スイッチ制御回路２００は、第１のアナログ入力の標本化と、第１のアナログ入力に対応した量子化器１８０出力の標本化時に、既に標本化した第２のアナログ入力と既に標本化した第２のアナログ入力に対応した量子化器１８０出力を積分し、第２のアナログ入力の標本化と、第２のアナログ入力に対応した量子化器１８０出力の標本化時に、既に標本化した前記第１のアナログ入力と既に標本化した前記第１のアナログ入力に対応した量子化器１８０出力を積分するスイッチ制御を行う。

上記量子化器１８０は、例えばＮビットＡ／Ｄ変換器である。また、量子化器１８０出力を標本化する第３及び第４の標本化手段１３０，１４０は、ＮビットＤ／Ａ変換器である。

以下、上述のように構成されたΔΣ変調器の動作について説明する。

図２は、ΔΣ変調器１００のスイッチ制御回路２００のアナログスイッチ制御信号φ１，φ２のタイミングチャート図である。

スイッチ制御回路２００は、アナログスイッチ１１１〜１１４，１２１〜１２４，１３１〜１３４，１４１〜１４４，１５１，１６１にアナログスイッチ制御信号φ１，φ２を出力して、これらアナログスイッチを図２に示すタイミングでオンオフ制御する。アナログスイッチ制御信号φ１，φ２は、Ｈ又はＬレベルに応じて、各アナログスイッチを導通又は非導通とする。

第１の標本化手段１１０は、アナログスイッチ１１１と容量素子１１５とアナログスイッチ１１４とが直列接続されるとともに、容量素子１１５の一端と接地点との間にはアナログスイッチ１１２が、容量素子１１５の他端と接地点との間にはアナログスイッチ１１３がそれぞれ接続されている。

第２の標本化手段１２０は、アナログスイッチ１２１と容量素子１２５とアナログスイッチ１２４とが直列接続されるとともに、容量素子１２５の一端と接地点との間にはアナログスイッチ１２２が、容量素子１２５の他端と接地点との間にはアナログスイッチ１２３がそれぞれ接続されている。

第３の標本化手段１３０は、アナログスイッチ１３１と容量素子１３５とアナログスイッチ１３４とが直列接続されるとともに、容量素子１３５の一端と接地点との間にはアナログスイッチ１３２が、容量素子１３５の他端と接地点との間にはアナログスイッチ１３３がそれぞれ接続されている。

第４の標本化手段１４０は、アナログスイッチ１４１と容量素子１４５とアナログスイッチ１４４とが直列接続されるとともに、容量素子１４５の一端と接地点との間にはアナログスイッチ１４２が、容量素子１４５の他端と接地点との間にはアナログスイッチ１４３がそれぞれ接続されている。

例えば、アナログ入力Ａの第１の標本化手段１１０は、アナログスイッチ制御信号φ１がＨレベル且つアナログスイッチ制御信号φ２がＬレベルになると、アナログスイッチ１１１とアナログスイッチ１１３は導通となり、アナログスイッチ１１４とアナログスイッチ１１２は非導通となり、容量素子１１５はアナログ入力Ａの電荷を充電する。この後、アナログスイッチ制御信号φ１がＬレベルで且つアナログスイッチ制御信号φ２がＬレベルになると、アナログスイッチ１１１とアナログスイッチ１１３は非導通となり、アナログスイッチ１１４とアナログスイッチ１１２は非導通となり、容量素子１１５はアナログ入力Ａの電荷を保持する。さらに、アナログスイッチ制御信号φ１がＬレベルで且つアナログスイッチ制御信号φ２がＨレベルになると、アナログスイッチ１１１とアナログスイッチ１１３は非導通となり、アナログスイッチ１１４とアナログスイッチ１１２は導通となり、容量素子１１５は保持したアナログ入力Ａの電荷を積分する。

第１の積分手段２５０及び第２の積分手段２６０について説明する。第１及び第２の積分手段２５０，２６０は、演算増幅器１７０の反転入力端及び非反転入力端がそれぞれ加算点及び接地点に接続されており、加算点と演算増幅器１７０の出力端との間には第１の帰還回路１５０と第２の帰還回路１６０が並列に接続されている。第１の帰還回路１５０は、容量素子１５５及びアナログスイッチ１５１が直列接続されている。第２の帰還回路１６０は、容量素子１６５及びアナログスイッチ１６１が直列接続されている。

例えば、アナログスイッチ制御信号φ１がＬレベル且つアナログスイッチ制御信号φ２がＨレベルになると、アナログスイッチ１５１は導通となり、アナログスイッチ１６１は非導通となり、第１の標本化手段１１０の電荷と第３の標本化手段１３０の電荷を容量素子１５５に積分する。この後、アナログスイッチ制御信号φ１がＬレベル且つアナログスイッチ制御信号φ２がＬレベルになると、アナログスイッチ１５１は非導通となり、アナログスイッチ１６１は非導通となり、容量素子１５５に電荷を保持する。さらに、アナログスイッチ制御信号φ１がＨレベル且つアナログスイッチ制御信号φ２がＬレベルになると、アナログスイッチ１６１は導通となり、アナログスイッチ１５１は非導通となり、第２の標本化手段１２０の電荷と第４の標本化手段１４０の電荷を容量素子１６５に積分する。この後、アナログスイッチ制御信号φ１がＬレベル且つアナログスイッチ制御信号φ２がＬレベルになると、アナログスイッチ１６１は非導通となり、アナログスイッチ１６１は非導通となり、容量素子１６５に電荷を保持する。

量子化器１８０は、１ビット量子化器（比較器）であり、第１及び第２の積分手段２５０，２６０の出力が正又は負かを判定する。量子化器１８０は、ＮビットＡ／Ｄ変換器であり、第１及び第２の積分手段２５０，２６０の出力をＮビットのデジタル信号へ変換して出力してもよい。

スイッチ制御回路２００は、アナログ入力Ａに応じた量子化器１８０の出力結果を、第３の標本化手段１３０の容量素子１３５へＤ／Ａ変換するようにアナログスイッチ１３１〜１３４を制御する。さらに、アナログ入力Ｂに応じた量子化器１８０の出力結果を、第４の標本化手段１４０の容量素子１４５へＤ／Ａ変換するようにアナログスイッチ１４１〜１４４を制御する。ここで、スイッチ制御回路２００は、ＮビットＤ／Ａ変換器により構成し、アナログ入力Ａに応じたＮビットＡ／Ｄ変換器の出力結果を、容量素子１３５へＤ／Ａ変換し、アナログ入力Ｂに応じたＮビットＡ／Ｄ変換器の出力結果を、容量素子１４５へＤ／Ａ変換してもよい。

分離器２１０は、アナログ入力Ａに応じた量子化器１８０の出力結果をデジタルフィルタ２２０へ送出し、アナログ入力Ｂに応じた量子化器１８０の出力結果をデジタルフィルタ２３０へ送出する。

図２のタイミングチャートを参照してΔΣ変調器１００の動作を具体的に説明する。

まず、アナログスイッチ制御φ１がＨレベルで且つアナログスイッチ制御φ２がＬレベルになるのに応じて、第１の標本化手段１１０の容量素子１１５はアナログ入力Ａの電荷を充電する（動作状態：ａ．）。

次に、アナログスイッチ制御φ１がＬレベルで且つアナログスイッチ制御φ２がＬレベルになるのに応じて、第１の標本化手段１１０の容量素子１１５はアナログ入力Ａの電荷を保持する（動作状態：ｂ．）。

次に、アナログスイッチ制御φ１がＬレベルで且つアナログスイッチ制御φ２がＨレベルになるのに応じて、第１の標本化手段１１０の容量素子１１５の電荷を、第１の帰還回路１５０の容量素子１５５へ積分し、量子化器１８０は第１及び第２の積分手段２５０，２６０の出力をデジタル信号に変換する。さらに、第２の標本化手段１２０の容量素子１２５はアナログ入力Ｂの電荷を充電する（動作状態：ｃ．）。

次に、アナログスイッチ制御φ１がＬレベルで且つアナログスイッチ制御φ２がＬレベルになるのに応じて、第１の帰還回路１５０の容量素子１５５は積分した電荷を保持し、スイッチ制御回路２００は量子化器１８０の出力結果を第３の標本化手段１３０の容量素子１３５へ充電するようにアナログスイッチ１３１〜１３４を制御し、分離器２１０はデジタルフィルタ２２０へ量子化器１８０の出力を送出する。さらに、第２の標本化手段１２０の容量素子１２５はアナログ入力Ｂの電荷を保持する（動作状態：ｄ．）。

次に、アナログスイッチ制御φ１がＨレベルで且つアナログスイッチ制御φ２がＬレベルになるのに応じて、第１の標本化手段１１０の容量素子１１５はアナログ入力Ａの電荷を充電し、第３の標本化手段１３０の容量素子１３５は量子化器１８０の出力結果に応じた電荷を充電する。さらに、第２の標本化手段１２０の容量素子１２５の電荷を、第２の帰還回路１６０の容量素子１６５へ積分し、量子化器１８０は第１及び第２の積分手段２５０，２６０の出力をデジタル信号に変換する（動作状態：ｅ．）。

次に、アナログスイッチ制御φ１がＬレベルで且つアナログスイッチ制御φ２がＬレベルになるのに応じて、第１の標本化手段１１０の容量素子１１５はアナログ入力Ａの電荷を保持し、第３の標本化手段１２０の容量素子１２５は量子化器１８０の出力結果に応じた電荷を保持する。さらに、第２の帰還回路１６０の容量素子１６５は積分した電荷を保持し、スイッチ制御回路２００は量子化器１８０の出力結果を第４の標本化手段１４０の容量素子１４５へ充電するようにアナログスイッチ１４１〜１４４を制御し、分離器２１０はデジタルフィルタ２３０へ量子化器１８０の出力を送出する（動作状態：ｆ．）。

次に、アナログスイッチ制御φ１がＬレベルで且つアナログスイッチ制御φ２がＨレベルになるのに応じて、第１の標本化手段１１０の容量素子１１５の電荷と第３の標本化手段１３０の容量素子１３５の電荷を、第１の帰還回路１５０の容量素子１５５へ積分し、量子化器１８０は第１及び第２の積分手段２５０，２６０の出力をデジタル信号に変換する。さらに、第２の標本化手段１２０の容量素子１２５はアナログ入力Ｂの電荷を充電し、第４の標本化手段１４０の容量素子１４５は量子化器１８０の出力結果に応じた電荷を充電する（動作状態：ｇ．）。

次に、アナログスイッチ制御φ１がＬレベルで且つアナログスイッチ制御φ２がＬレベルになるのに応じて、第１の帰還回路１５０の容量素子１５５は積分した電荷を保持し、スイッチ制御回路２００は量子化器１８０の出力結果を第３の標本化手段１３０の容量素子１３５へ充電するようにアナログスイッチ１３１〜１３４を制御し、分離器２１０はデジタルフィルタ２２０へ量子化器１８０の出力を送出する。さらに、第２の標本化手段１２０の容量素子１２５はアナログ入力Ｂの電荷を保持し、第４の標本化手段１４０の容量素子１４５は量子化器１８０の出力結果に応じた電荷を保持する（動作状態：ｈ．）。

次に、アナログスイッチ制御φ１がＨレベルで且つアナログスイッチ制御φ２がＬレベルになるのに応じて、第１の標本化手段１１０の容量素子１１５はアナログ入力Ａの電荷を充電し、第３の標本化手段１３０の容量素子１３５は量子化器１８０の出力結果に応じた電荷を充電する。さらに、第２の標本化手段１２０の容量素子１２５の電荷と第４の標本化手段１４０の容量素子１４５の電荷を、第２の帰還回路１６０の容量素子１６５へ積分し、量子化器１８０は第１及び第２の積分手段２５０，２６０の出力をデジタル信号に変換する（動作状態：ｉ．）。

上述した各回路が平衡状態に達した時、動作状態：ｆ．から動作状態：ｍ．を順に繰り返す。

したがって、ΔΣ変調器１００の出力は、ΔΣ変調器出力端子１０３に、アナログスイッチ制御φ１がＬレベルで且つアナログスイッチ制御φ２がＨレベルから、アナログスイッチ制御φ１がＬレベルで且つアナログスイッチ制御φ２がＬレベルになるのに応じて、アナログ入力Ａに対応する出力を送出し、アナログスイッチ制御φ１がＨレベルで且つアナログスイッチ制御φ２がＬレベルから、アナログスイッチ制御φ１がＬレベルで且つアナログスイッチ制御φ２がＬレベルになるのに応じて、アナログ入力Ｂに対応する出力を送出する。

以上のように、本実施の形態によれば、ΔΣ変調器１００は、第１のアナログ入力を標本化する第１の標本化手段１１０と、第２のアナログ入力を標本化する第２の標本化手段１２０と、第１のアナログ入力に対応した量子化器１８０出力を標本化する第３の標本化手段１３０と、第２のアナログ入力に対応した量子化器１８０出力を標本化する第４の標本化手段１４０と、第１の標本化手段１１０出力と第３の標本化手段１３０出力の積分と、第２の標本化手段１２０出力と第４の標本化手段１４０出力の積分とを時分割処理するようにアナログスイッチ１１１〜１１４，１２１〜１２４，１３１〜１３４，１４１〜１４４，１５１，１６１を制御するスイッチ制御回路２００とを備え、スイッチ制御回路２００は、第１のアナログ入力を標本化している時に、既に標本化された前記第２のアナログ入力を積分し、第２のアナログ入力を標本化している時に、既に標本化された前記第１のアナログ入力を積分する動作を交互に行うように制御する。すなわち、第１のアナログ入力と第２のアナログ入力の標本化期間と積分期間とを時間的に交互に処理する制御を行うので、第１のアナログ入力と第２のアナログ入力の標本化期間と積分期間が時間的に交互に処理されるため、回路の動作速度を高めることなく、オーバーサンプリング率を２倍にすることができる。これにより、２チャンネルの入力信号を処理するΔΣ変調器において、消費電流の増加を抑えることができる。

また、本実施の形態のΔΣ変調器１００は、２チャンネルに対応したΔΣ変調器であるため、１チャンネルのΔΣ変調器を並設するＡ／Ｄ変換器に比べて、特に回路面積の増大を回避できる点で有利である。

また、本実施の形態のΔΣ変調器１００は、２チャンネルに対応したΔΣ変調器であるため、通常２チャンネル処理を行う信号処理系、例えば２チャンネルのアナログ信号（Ｌｃｈ／Ｒｃｈ）処理装置、入力信号を実部データ（Ｉｃｈ）と、虚部データ（Ｑｃｈ）とに分けて信号処理する無線装置などのΔΣ変調器及びＡ／Ｄ変換器に特に適している。

以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。例えば、アナログスイッチは、スイッチング動作を行う素子であればどのようなスイッチ素子であってもよい。

また、本実施の形態では、１次のΔΣ変調器に適用した例について説明したが、２次以上のΔΣ変調器にも同様に適用可能である。ΔΣ変調器の次数が高い程、効果は大きい。

また、本実施の形態では、ΔΣ変調器及びＡ／Ｄ変換器という名称を用いたが、これは説明の便宜上のものに過ぎない。

さらに、上記ΔΣ変調器を構成する各回路部、例えばスイッチ素子，量子化器等の種類、数及び接続方法などは前述した実施の形態に限られない。

本発明に係るΔΣ変調器及びＡ／Ｄ変換器は、オーディオ分野のアナログ信号（Ｌｃｈ／Ｒｃｈ）の録音装置として有効である。また、デジタル無線電話などに用いられるΔΣ変調器を備えたＡ／Ｄ変換器の実部データ（Ｉｃｈ）と、虚部データ（Ｑｃｈ）を処理する用途にも応用でき、携帯機器等の無線通信システムのＡ／Ｄ変換器として有用である。また、携帯機器以外の電子機器におけるＡ／Ｄ変換器にも広く適用され得るものである。

本発明の実施の形態に係るΔΣ変調器を備えたＡ／Ｄ変換器の回路構成図 本実施の形態に係るΔΣ変調器のスイッチ制御回路のアナログスイッチ制御信号φ１，φ２のタイミングチャート図 従来のΔΣ変調器を備えたＡ／Ｄ変換器の動作原理図 従来のΔΣ変調器を備えたＡ／Ｄ変換器の回路構成図 従来のΔΣ変調器を備えたＡ／Ｄ変換器の具体的な回路構成図

符号の説明

１００ ΔΣ変調器
１０１，１０２ 入力端子
１０３ ΔΣ変調器出力端子
１０４，１０５ Ａ／Ｄ変換器出力端子
１１０ 第１の標本化手段
１１１〜１１４，１２１〜１２４，１３１〜１３４，１４１〜１４４，１５１，１６１ アナログスイッチ
１１５，１２５，１３５，１４５，１５５，１６５ 容量素子
１２０ 第２の標本化手段
１３０ 第３の標本化手段
１４０ 第４の標本化手段
１７０ 演算増幅器
１８０ 量子化器
２００ スイッチ制御回路
２１０ 分離器
２２０，２３０ デジタルフィルタ
２５０ 第１の積分手段
２６０ 第２の積分手段
３００ Ａ／Ｄ変換器

Claims (9)

1. 第１のアナログ入力を標本化する第１の標本化手段と、
   第２のアナログ入力を標本化する第２の標本化手段と、
   前記第１のアナログ入力に対応した量子化器出力を標本化する第３の標本化手段と、
   前記第２のアナログ入力に対応した量子化器出力を標本化する第４の標本化手段と、
   前記第１の標本化手段の出力と前記第３の標本化手段の出力の積分と、前記第２の標本化手段の出力と前記第４の標本化手段の出力の積分とを時分割処理する制御手段と
   を備えることを特徴とするΔΣ変調器。
2. 前記制御手段は、前記第１のアナログ入力の標本化と、前記第１のアナログ入力に対応した量子化器出力の標本化時に、前記第２の標本化手段の出力と、前記第４の標本化手段の出力を積分し、
   前記第２のアナログ入力の標本化と、前記第２のアナログ入力に対応した量子化器出力の標本化時に、前記第１の標本化手段の出力と、前記第３の標本化手段の出力を積分する制御を行うことを特徴とする請求項１記載のΔΣ変調器。
3. 前記制御手段は、前記第１のアナログ入力の標本化と、前記第１のアナログ入力に対応した量子化器出力の標本化時に、既に標本化した前記第２のアナログ入力と既に標本化した前記第２のアナログ入力に対応した量子化器出力を積分し、
   前記第２のアナログ入力の標本化と、前記第２のアナログ入力に対応した量子化器出力の標本化時に、既に標本化した前記第１のアナログ入力と既に標本化した前記第１のアナログ入力に対応した量子化器出力を積分する制御を行うことを特徴とする請求項１又は請求項２に記載のΔΣ変調器。
4. 前記制御手段は、前記第１のアナログ入力と前記第２のアナログ入力の標本化期間と積分期間とを時間的に交互に処理する制御を行うことを特徴とする請求項１乃至請求項３のいずれかに記載のΔΣ変調器。
5. 前記制御手段は、前記第１のアナログ入力を標本化している時に、既に標本化された前記第２のアナログ入力を積分し、前記第２のアナログ入力を標本化している時に、既に標本化された前記第１のアナログ入力を積分する動作を交互に行うように制御することを特徴とする請求項１乃至請求項４のいずれかに記載のΔΣ変調器。
6. さらに、前記第１の標本化手段の出力と前記第３の標本化手段の出力を積分する第１の積分手段と、
   前記第２の標本化手段の出力と前記第４の標本化手段の出力を積分する第２の積分手段とを備えることを特徴とする請求項１記載のΔΣ変調器。
7. 前記量子化器は、Ｎ（Ｎは１以上の任意の自然数）ビットＡ／Ｄ変換器であることを特徴とする請求項１記載のΔΣ変調器。
8. 前記第３及び第４の標本化手段は、ＮビットＤ／Ａ変換器であることを特徴とする請求項１記載のΔΣ変調器。
9. 請求項１乃至請求項８のいずれかに記載のΔΣ変調器と、
   前記ΔΣ変調器の出力を入力に対応して分離する分離器と、
   分離された前記ΔΣ変調器の出力をデシメーションするデジタルフィルタと
   を備えることを特徴とするＡ／Ｄ変換器。

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