JP2011259191A - Δς変調器 - Google Patents
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Abstract
【解決手段】複数チャネルのアナログ入力信号をそれぞれ受けて積分する各対応する複数の積分器112,122と、複数の積分器112,122からの出力信号を選択的に切替えて時分割出力信号として送出する信号セレクト回路210と、信号セレクト回路210からの時分割出力信号を受け該時分割出力信号をAD変換した量子化信号を時分割的に出力する複数チャネルに共通の量子化器220と、量子化器220により時分割的に出力された量子化信号をそれぞれ受け該量子化信号をDA変換した出力信号を各対応する積分器112,122にフィードバックする複数のDA変換器114,124と、を備えた。
【選択図】 図1
Description
ΔΣ変調器400の出力部である量子化器420の出力信号は、入力信号と量子化ノイズとの和を含んだ量子化信号(小ビットのデジタル信号)である。
この量子化ノイズは、連続的なアナログ信号を離散的なデジタル信号に変換する際に必然的に生じる誤差成分である。
尚、積分器の次数を3次以上にする場合は、高次ループの安定性を考慮して、マルチビット量子化器で構成することになる。
その反面、マルチビット量子化器は、一般的にFLASH型ADC(アナログデジタル変換器)で構成されるため、ビット数に応じて回路規模が大きくなることと、それに付随して消費電流が増加するといった課題がある。
また、上述のようなΔΣ変調器では、1つのΔΣ変調器は、1チャネルの入力信号のみを処理するため、複数チャネルの入力信号を処理するためには、チャネル数に応じたΔΣ変調器を並設する必要があった。
図5の2チャネルADC500における、第1ΔΣ変調器510および第2ΔΣ変調器520は、図4を参照して説明したΔΣ変調器の構成を具体的に示したものである。
第1ΔΣ変調器510は、フォワード経路の入力信号サンプリング回路511、積分器512を有し、更に、フィードバックループの量子化器513およびDAC514を含んで構成される。サンプリング回路511は、図示のように、アナログスイッチSW101〜SW104を有する。そして、第1ΔΣ変調器510は、入力信号Aに対して量子化信号Qaを得る。
尚、図5における各量子化器510および520、ならびに、DAC514および524は、それぞれ1ビット構成であるが、これらはNビット以上のマルチビット構成を採り得る。
図5の2チャネルADC500における、第1ΔΣ変調器510(第2ΔΣ変調器520)の構成の細部については、次の図6を併せ参照して詳述する。
図6における入力信号AはA1、A1′、A2、A2′、A3・・・の順に入力される。また、入力信号BはB1、B1′、B2、B2′、B3・・・の順に入力される。
次にアナログスイッチ制御信号φがLレベルのとき、入力信号サンプリング回路511のアナログスイッチSW101とSW103とが非導通状態となり、アナログスイッチSW102とSW104とが導通状態となる。この状態で、キャパシタC10に充電されていた電荷は、積分器512のオペアンプOP1に図示の如く接続されたコンデンサC13に転送される。即ち、この状態で積分動作が行われる。
この積分器512は、アナログスイッチ制御信号φがLレベルのときに積分状態となり、サンプリング回路511およびDAC514から転送される電荷を積分して出力する。また、アナログスイッチ制御信号φがHレベルのときにホールド状態となり、積分キャパシタC13に蓄積された電荷を保持して出力する。
第1ΔΣ変調器のDAC514は、量子化器513の量子化出力をDA変換するように動作する。
このDAC514では、入力信号サンプリング回路511の出力端部と第1基準電位+Vとの間に、アナログスイッチSW111、キャパシタC11、および、アナログスイッチSW114が上述の順に直列接続されている。更に、キャパシタC11のアナログスイッチSW111側の端部と接地点との間、および、キャパシタC11のアナログスイッチSW114側の端部と接地点との間に、それぞれ、アナログスイッチSW112およびSW113が設けられている。そして、これらアナログスイッチSW111〜SW114、および、キャパシタC11によって、スイッチトキャパシタ回路が構成されている。
そして、これらアナログスイッチSW121〜SW124、および、キャパシタC12によってスイッチトキャパシタ回路が構成されている。
更に、上述の両スイッチトキャパシタ回路におけるアナログスイッチSW111〜SW114、および、アナログスイッチSW121〜SW124を制御するスイッチ制御回路515が設けられている。
既述のように、第1ΔΣ変調器510および第2ΔΣ変調器520は、それらの構成および作用について同様である。
即ち、第1ΔΣ変調器510における各アナログスイッチSW101〜SW104、アナログスイッチSW111〜SW114、および、アナログスイッチSW121〜SW124に各対応して、第2ΔΣ変調器520では、各アナログスイッチSW201〜SW204、アナログスイッチSW211〜SW214、および、アナログスイッチSW221〜SW224が設けられている。
そして、上述のような各符号の割り当ては、図5および図6について同様である。
図6のタイミングチャートにおける時間区間(a)において、アナログスイッチ制御信号φがHレベルであり、第1ΔΣ変調器510の入力信号サンプリング回路511はキャパシタC10に入力信号Aの時間区間(a)の部分A1による電荷をサンプルする。
次に、時間区間(b)において、アナログスイッチ制御信号φがLレベルであり、第1ΔΣ変調器510の入力信号サンプリング回路511のキャパシタC10にサンプルされ入力信号Aの時間区間(a)の部分A1の電荷が、積分器512のキャパシタC13に転送され積分される。量子化器513は、積分器512の出力を量子化信号に変換し、出力する。
次に、時間区間(c)において、アナログスイッチ制御信号φがHレベルであり、第1ΔΣ変調器510の入力信号サンプリング回路511はキャパシタC10に入力信号A2による電荷をサンプルする。
積分器512は、前フェーズである時間区間(b)の積分結果を積分器のキャパシタC13にホールドしている。そして、量子化器513は、時間区間(b)の量子化器513の出力と同じ量子化信号を出力する。
DAC524の2つのサンプリング回路は、それぞれキャパシタC21に第1基準電位+Vによる電荷を、キャパシタC22に第2基準電位−Vによる電荷をサンプルする。
積分器522は、前フェーズの積分結果をそのキャパシタC23にホールドしており、量子化器523は、時間区間(b)における量子化器523の出力と同じ量子化信号を出力する。
DAC514の2つのサンプリング回路のそれぞれのキャパシタC11にサンプルされた第1基準電位+Vによる電荷と、C12にサンプルされた第2基準電位−Vによる電荷の何れかが、スイッチ制御回路515で選択され、積分器512のキャパシタC13に転送され積分される。
量子化器513は、積分器512の出力を量子化信号に変換し、出力する。
DAC524の2つのサンプリング回路のそれぞれのキャパシタC21にサンプルされた第1基準電位+Vによる電荷と、C22にサンプルされた第2基準電位−Vによる電荷の何れかが、スイッチ制御回路525で選択され、積分器522のキャパシタC23に転送され積分される。
次に、時間区間(e)において、アナログスイッチ制御信号φがHレベルであり、第1ΔΣ変調器510の入力信号サンプリング回路511はキャパシタC10に入力信号Aの時間区間(e)の部分A3による電荷をサンプルする。
DAC514の2つのサンプリング回路は、それぞれキャパシタC11に第1基準電位+Vによる電荷を、キャパシタC12に第2基準電位−Vによる電荷をサンプルする。
一方、第2ΔΣ変調器520の入力信号サンプリング回路521はキャパシタC20に入力信号B3による電荷をサンプルする。
DAC524の2つのサンプリング回路は、それぞれキャパシタC21に第1基準電位+Vによる電荷を、キャパシタC22に第2基準電位−Vによる電荷をサンプルする。
積分器522は、前フェーズの積分結果B2を積分器のキャパシタC23にホールドしており、量子化器523の出力は、時間区間(d)の量子化器523の出力と同じ量子化信号を出力する。
図5の従来の2チャネルADCにおけるように、第1ΔΣ変調器と第2ΔΣ変調器とをそれぞれ独立に設置した場合、チャネル数を増やすと、これに応じてΔΣ変調器の面積は略比例的に増大することになる。従って、チャネル数を増やすと、LSI上に占めるΔΣ変調器の面積が略比例的に大型化してしまうという不都合があった。
この特許文献1所載のΔΣ変調器は、第1のアナログ入力Aをサンプリングする第1のサンプリング回路と、第2のアナログ入力Bをサンプリングする第2のサンプリング回路と、第1のアナログ入力Aに対応した量子化器出力をDA変換する第1のDACと、第2のアナログ入力Bに対応した量子化器出力をDA変換する第2のDACと、第1のサンプリング回路出力と第1のDAC出力の積分と、第2のサンプリング回路出力と第2のDAC出力の積分とを時分割処理するスイッチ制御回路とを備える。
特許文献1所載の技術では、これにより、2チャネルの入力信号を処理するΔΣ変調器において、回路面積と消費電流を抑えることを可能としている。
また、第2のサンプリング回路が第2のアナログ入力の信号電荷をサンプリングしているとき、第1のサンプリング回路は第1のアナログ入力の信号電荷を転送している。そのため、各アナログ入力の取り込みタイミングに半周期の位相差があり、各アナログ入力間での信号の同時性は失われてしまう。即ち、特許文献1に記載のΔΣ変調器で構成される2チャネルのアナログ入力を処理する機能を有するAD変換器の場合、時間的に半位相ずれたタイミングでサンプリングされた2つのアナログ入力信号A、BをAD変換処理することになる課題がある。
特に、ΔΣ変調器を低いサンプリングレートで動作させる場合、サンプル・積分の周期が長くなることにより、サンプリングされたアナログ入力信号A、Bの同時性は大きく失われるため、上述した課題と問題はより顕在化する。
そこで、本発明の目的は、複数チャネルのアナログ入力を処理するΔΣ変調器を備えたAD変換器において、各アナログ入力間の信号の同時性を確保した信号処理することができ、且つ、実装面積の縮小化と消費電流の低減を図ることができるΔΣ変調器を提供することにある。
(1)複数チャネルのアナログ入力信号を処理するΔΣ変調器であって、
前記複数チャネルのアナログ入力信号を各チャンネル間で同期したタイミングでそれぞれ受けて積分する各対応する複数の積分器と、
前記複数の積分器からの出力信号を選択的に切替えて時分割出力信号として送出する信号セレクト回路と、
前記信号セレクト回路からの時分割出力信号を受け該時分割出力信号をAD変換した量子化信号を時分割的に出力する量子化器と、
前記量子化器により時分割的に出力された量子化信号をそれぞれ受け該量子化信号をDA変換した出力信号を各対応する前記積分器にフィードバックする複数のDA変換器と、
を備えたことを特徴とするΔΣ変調器。
上記(2)のΔΣ変調器では、(1)のΔΣ変調器において特に、前記複数の積分器は、それらの前段に設けられた各入力信号サンプリング回路によって前記複数チャネルのアナログ入力信号を各チャンネル間で同期したタイミングでそれぞれ受ける。
前記信号セレクト回路は、前記第1積分器および前記第2積分器の両積分器がそれらのアナログ入力信号をそれぞれ積分する積分期間では前記両積分器のうちの一方の出力を選択し、前記第1積分器および前記第2積分器がそれらによる各積分値をホールドするホールド期間では前記両積分器のうちの他方の出力を選択することを特徴とする(1)または(2)の何れかのΔΣ変調器。
上記(4)のΔΣ変調器では、(3)のΔΣ変調器において特に、前記量子化器は、前記第1積分器および前記第2積分器の両積分器のうちの一方の出力と他方の出力とを、前記積分期間および前記ホールド期間の切替わりに応じて順次交互に処理する。
上記(4)のΔΣ変調器では、(1)乃至(4)のいずれか一のΔΣ変調器において特に、前記量子化器は、N(Nは1以上の任意の自然数)ビットで構成されるマルチビットAD変換器である。
図1は、本発明の一つの実施の形態としてのΔΣ変調器によって構成される2チャネルADC100を表す機能ブロック図である。図1の2チャネルADC100は、第1ΔΣ変調器110と第2ΔΣ変調器120とで1つの量子化器220を共有する構成である。
そして、入力信号Aに対する第1ΔΣ変調器110は、フォワード経路の積分器112、フィードバックループの量子化器220、および、DAC114を含んで構成される。
更に、両積分器112および122の出力を受けて、これらの出力を時分割で量子化器220に供給する信号セレクト回路210が設けられている。そして、この量子化器220の出力がDAC114および124に供給されると共に、この2チャネルADC100の出力として外部に供給されように構成されている。
即ち、この2チャネルADC100では、第1ΔΣ変調器110および第2ΔΣ変調器120の各フィードバックループにおいて、両者に共通の量子化器220を適用した構成を採っている。
図2の2チャネルADC100における、第1ΔΣ変調器110および第2ΔΣ変調器120は、図1を参照してそれらの概要を説明したΔΣ変調器の構成を具体的に示したものである。
第1ΔΣ変調器110は、フォワード経路の入力信号サンプリング回路111、積分器112を有し、更に、フィードバックループ中に既述の信号セレクト回路210および共通の量子化器220、ならびに、量子化器220の出力をDA変換するDAC114を含んで構成される。このDAC114の出力が積分器112の入力にフィードバックされる。
更に、上述の第1ΔΣ変調器110におけるDAC114の両スイッチトキャパシタ回路におけるアナログスイッチSW111〜SW114、および、アナログスイッチSW121〜SW124を制御するスイッチ制御回路115が設けられている。
上述のスイッチ制御回路115およびスイッチ制御回路125は、それぞれ量子化器220の出力に応答して、各対応するアナログスイッチを制御するための制御信号を出力する。
図1を参照して既述の如く、量子化器220の出力がDAC114および124に供給されると共に、この2チャネルADC100の出力Qabとして外部に供給されように構成されている。
尚、図2における各量子化器220、ならびに、DAC114および124は、それぞれ1ビット構成であるが、これらはNビット以上のマルチビット構成を採り得る。
第1ΔΣ変調器110の入力信号サンプリング回路111では、アナログスイッチ制御信号φがHレベルのとき、アナログスイッチSW101とSW103とが導通状態となり、アナログスイッチSW102とSW104とが非導通状態となる。この状態で、キャパシタC10に入力信号Aによる電荷を充電するサンプリング動作が行われる。
次にアナログスイッチ制御信号φがLレベルのとき、入力信号サンプリング回路121のアナログスイッチSW201とSW203とが非導通状態となり、アナログスイッチSW202とSW204とが導通状態となる。この状態で、キャパシタC20に充電されていた電荷は、積分器122のオペアンプOP2に図示の如く接続されたコンデンサC23に転送される。即ち、この状態で積分動作が行われる。
同様に、積分器122は、アナログスイッチ制御信号φがLレベルのときに積分状態となり、入力信号サンプリング回路121およびDAC124から転送される電荷を積分して出力する。また、アナログスイッチ制御信号φがHレベルのときにホールド状態となり、キャパシタC23に蓄積された電荷を保持して出力する。
即ち、アナログスイッチ制御信号φがHレベルのとき、信号セレクト回路210を介して第2ΔΣ変調器120の積分器222の出力の正負を判定し、量子化出力する。次に、アナログスイッチ制御信号φがLレベルのとき、信号セレクト回路210を介して第1ΔΣ変調器110の積分器112の出力の正負を判定し、量子化出力する。
また、量子化器220は、Nビット量子化器として、第1ΔΣ変調器110の積分器112と第2ΔΣ変調器120の積分器122の出力をNビットの量子化信号に変換し出力するように構成してもよい。
例えば、アナログスイッチ制御信号φがHレベルのとき、アナログスイッチSW111とアナログスイッチSW113及び、アナログスイッチSW121とアナログスイッチSW123は導通状態となり、アナログスイッチSW112とアナログスイッチSW114、及びアナログスイッチSW122とアナログスイッチSW124は非導通状態となり、キャパシタC11に第1基準電位+Vによる電荷、及びキャパシタC12に第2基準電位−Vによる電荷を充電するサンプリング動作が行われる。
尚、DAC114はNビットDACとして、積分器112の出力に応じたNビット量子化器220の出力結果を、キャパシタC11、C12によってDA変換して出力するように構成してもよい。
即ち、アナログスイッチ制御信号φがHレベルのとき、アナログスイッチSW211とアナログスイッチSW213及び、アナログスイッチSW221とアナログスイッチSW223は導通状態となり、アナログスイッチSW212とアナログスイッチSW214、及びアナログスイッチSW222とアナログスイッチSW224は非導通状態となり、キャパシタC21に第1基準電位+Vによる電荷、及びキャパシタC22に第2基準電位−Vによる電荷を充電するサンプリング動作が行われる。
尚、DAC124はNビットDACとして、積分器122の出力に応じたNビット量子化器220による量子化出力を、キャパシタC21、C22によってDA変換するように構成してもよい。
次に、この図3を参照して、図2の2チャンネルADC100の動作、即ち、第1ΔΣ変調器および第2ΔΣ変調器の動作について説明する。
図3に示されたように、順次の時間区間(a)、(b)、(c)、(d)、(e)、(f)に各対応してアナログスイッチ制御信号φは、順次H、Lの状態が反転する。
そして、入力信号Aは、順次の時間区間(a)、(b)、(c)、(d)、(e)、(f)に各対応して、A1、A1′、A2、A2′、A3、A3′・・・の状態をとり、これが入力信号サンプリング回路111の入力端部に供給される。
時間区間(a)において、アナログスイッチ制御信号φがHレベルであり、第1ΔΣ変調器110の入力信号サンプリング回路111は、そのキャパシタC10に入力信号Aの時間区間(a)の部分A1よる電荷をサンプルする。
次に、時間区間(b)において、アナログスイッチ制御信号φがLレベルであり、第1ΔΣ変調器110の入力信号サンプリング回路111のキャパシタC10にサンプルされた入力信号Aの時間区間(a)の部分A1よる電荷が、積分器112のキャパシタC13に転送され積分される。
更に、時間区間(b)において、信号セレクト回路210は、第1ΔΣ変調器110の積分器112の出力を選択した状態となり、量子化器220は、積分器112の積分出力を量子化信号に変換し出力する。スイッチ制御回路115は、量子化器220から出力される量子化結果を保持する。
信号セレクト回路210は、第2ΔΣ変調器520の積分器122の出力を選択した状態となり、量子化器220は、積分器122のホールド出力を量子化信号に変換し出力する。スイッチ制御回路125は、量子化器220から出力される量子化結果を保持する。
更に、スイッチ制御回路125により、時間区間(c)において保持した量子化器220の量子化出力結果をDA変換するように、DAC124の2つのサンプリング回路のキャパシタC21にサンプルされた第1基準電位+Vの電荷と、C22にサンプルされた第2基準電位−Vの電荷のいずれかが選択され、積分器122のキャパシタC23に転送され積分される。
次に、時間区間(e)において、アナログスイッチ制御信号φがHレベルであり、第1ΔΣ変調器110の入力信号サンプリング回路111は、キャパシタC10に入力信号Aの時間区間(c)の部分A2による電荷をサンプルする。DAC114の2つのサンプリング回路は、それぞれキャパシタC11に第1基準電位+Vによる電荷を、キャパシタC12に第2基準電位−Vによる電荷をサンプルする。
信号セレクト回路210は、第2のΔΣ変調器120の積分器122の出力を選択した状態となり、量子化器220は、積分器122のホールド出力を量子化信号に変換し出力する。スイッチ制御回路125は、量子化器220から出力される量子化結果を保持する。
以上のように、本実施形態によれば、第1ΔΣ変調器110と第2のΔΣ変調器120は、入力信号サンプリング回路111および112と、DAC114および124が積分期間のとき、積分器112および122が積分期間であり、信号セレクト回路210は積分器112の出力を選択した状態となり、積分器112の出力は量子化器220で量子化信号に変換され、DAC114のスイッチ制御回路115で保持される。
即ち、第1ΔΣ変調器110および第2のΔΣ変調器120において、各アナログ入力の取り込みタイミングは同じ時間軸(同じ時間区間)で同期して実行され、且つ、このように双方の同時性を維持しながら取り込まれた信号を時分割的に量子化変換に附することによって、結果的に複数信号処理チャンネル間の信号の同時性を確保した信号処理をすることができる。
特に、各信号処理チャンネルにNビット以上のマルチビット構成の量子化器を設ける方式の従来のΔΣ変調器では、ADC回路全体の実装面積に対する量子化回路の占有率が50パーセントに及ぶような場合があったため、量子化回路数の削減による実装面積縮小化の効果は顕著である。
更にまた、上述のような回路構成の簡素化に伴って、消費電力を大幅に節減することができる。
即ち、量子化回路は、マルチビットのビット数に応じたコンパレータを備える必要がある回路であるため、ビット数の多い量子化回路の場合は特に消費電力も大きくなる傾向がある。しかしながら、本発明の場合は、複数の信号処理チャンネル間で量子化回路を共通化するものであるため、量子化回路の数が少なくなる。従って、各信号処理チャンネル毎に量子化器を設ける従来のΔΣ変調器に比し、消費電力を低減させることが可能になる。
また、上掲の実施の形態では、ΔΣ変調器として1次のΔΣ変調器を構成しているが、これに替えて2次以上のΔΣ変調器を構成する態様を採ることが可能である。
更に、ΔΣ変調器を構成する各回路部、例えばスイッチング素子、量子化器の種類、接続方法などは前述した実施の形態に限られない。
110,510………………………………第1ΔΣ変調器
111,121,511,521…………入力信号サンプリング回路
112,122,512,522…………積分器
114,124,514,524…………DAC
120,520………………………………第2ΔΣ変調器
115,125,515,525…………スイッチ制御回路
210…………………………………………信号セレクト回路
220,513,523……………………量子化器
Claims (5)
- 複数チャネルのアナログ入力信号を処理するΔΣ変調器であって、
前記複数チャネルのアナログ入力信号を各チャンネル間で同期したタイミングでそれぞれ受けて積分する各対応する複数の積分器と、
前記複数の積分器からの出力信号を選択的に切替えて時分割出力信号として送出する信号セレクト回路と、
前記信号セレクト回路からの時分割出力信号を受け該時分割出力信号をAD変換した量子化信号を時分割的に出力する量子化器と、
前記量子化器により時分割的に出力された量子化信号をそれぞれ受け該量子化信号をDA変換した出力信号を各対応する前記積分器にフィードバックする複数のDA変換器と、
を備えたことを特徴とするΔΣ変調器。 - 前記複数の積分器は、それらの前段に設けられた各入力信号サンプリング回路によって前記複数チャネルのアナログ入力信号を各チャンネル間で同期したタイミングでそれぞれ受けるように構成されていることを特徴とする請求項1に記載のΔΣ変調器。
- 前記複数の積分器は、第1ΔΣ変調器における第1積分器および第2ΔΣ変調器における第2積分器として各構成され、
前記信号セレクト回路は、前記第1積分器および前記第2積分器の両積分器がそれらのアナログ入力信号をそれぞれ積分する積分期間では前記両積分器のうちの一方の出力を選択し、前記第1積分器および前記第2積分器がそれらによる各積分値をホールドするホールド期間では前記両積分器のうちの他方の出力を選択することを特徴とする請求項1または請求項2に記載のΔΣ変調器。 - 前記量子化器は、前記第1積分器および前記第2積分器の両積分器のうちの一方の出力と他方の出力とを、前記積分期間および前記ホールド期間の切替わりに応じて順次交互に処理すること特徴とする請求項3に記載のΔΣ変調器。
- 前記量子化器は、N(Nは1以上の任意の自然数)ビットで構成されるマルチビットAD変換器であることを特徴とする請求項1乃至4のいずれか一項に記載のΔΣ変調器。
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