KR101466476B1

KR101466476B1 - 적응형 전류 조절을 수행하는 델타-시그마 변조기

Info

Publication number: KR101466476B1
Application number: KR1020130035585A
Authority: KR
Inventors: 권오경
Original assignee: 한양대학교 산학협력단
Priority date: 2013-04-02
Filing date: 2013-04-02
Publication date: 2014-12-03
Also published as: KR20140120407A

Abstract

더블 샘플링시 발생되는 전력소모를 최소화하기 위한 델타-시그마 변조기가 개시된다. 아날로그 신호는 처리과정을 통해 디지털 신호로 출력되며, 적응형 전류 조절부는 적분기들의 동작에 필요한 소모전력을 결정한다. 이를 위해 적분기의 파형상 출력의 변화가 가장 큰 구간에서 최대 전류가 공급되고, 나머지 구간에서는 공급 전류를 카운팅 동작에 따라 서서히 감소시키게 된다.

Description

적응형 전류 조절을 수행하는 델타-시그마 변조기{Delta-Sigma Modulator of performing Adaptive Current Control}

본 발명은 아날로그-디지털 변환기의 델타-시그마 변조기에 관한 것으로 더욱 상세하기는 적응형 전류 조절을 수행할 수 있는 델타-시그마 변조기에 관한 것이다.

입력을 한번 샘플링하여 분해하는 나이퀴스트 변환기와 달리 델타-시그마 변조기는 입력을 여러 번 반복하여 샘플링하는 오버-샘플링 동작을 수행한다. 통상 이 델타-시그마 변조기는 샘플링 한 입력과 변조기의 디지털 출력값의 차이를 연산하고, 이를 적분기에 누적시키는 동작을 수행한다. 또한, 이러한 과정은 반복적으로 수행되고, 변조기의 디지털 출력은 저역통과필터 등을 거쳐 최종적인 아날로그-디지털 변환값으로 산출된다.

특히, 적분기의 출력파형은 입력신호와 디지털 출력의 변환된 아날로그 값의 연산에 의해 그 차이가 누적된 결과이다. 이러한 누적된 결과인 적분기의 출력파형은 샘플링 동작이 발생하는 시점을 기준으로 증가 또는 감소되는 계단형의 전이가 발생된다.

적분기의 출력값의 계단형의 전이가 매우 큰 경우, 적분기의 출력을 형성하기 위해 적분기를 구성하는 연산증폭기는 큰 소모전력이 요구된다. 만일, 계단형의 전이에 상응하는 전력이 공급되지 않는 경우, 적분기를 구성하는 연산증폭기는 원하는 샘플링 시간 안에 정확한 적분값으로 안정화되지 못해 노이즈 성분을 출력하거나 비정상적인 동작을 수행하게 된다. 따라서, 설계자는 연산증폭기의 사용 전류의 설정 시, 가장 큰 계단형 전이가 발생하는 상태를 기준으로 바이어스 전류량을 설정한다. 따라서, 적분동작을 수행하는 적분기의 연산증폭기는 출력신호에서 계단형 전이가 가장 큰 상태를 기준으로 설정된다.

연산증폭기를 사용하는 적분기에서 계단형 전이는 다양한 양상으로 전개되며, 대부분의 경우, 낮은 수치의 계단형 전이를 보인다. 따라서, 계단형 전이가 가장 큰 상태를 기준으로 설정된 바이어스 전류는 연산증폭기에서 불필요한 전력의 소모를 유발한다.

상술한 문제점을 해결하기 위해 본 발명이 이루고자 하는 기술적 과제는 적응형 전류 제어 동작을 수행할 수 있는 델타-시그마 변조기를 제공하는데 있다.

상기 과제를 달성하기 위한 본 발명은, 제1 시간에서 인가되고, 샘플링된 입력신호를 홀딩하며, 상기 홀딩된 입력신호와 감산신호에 대해 감산하고, 감산된 값을 적분하여 제1 적분신호를 형성하기 위한 제1 적분부; 상기 제1 적분부의 출력을 수신하고, 샘플링된 제1 적분신호를 홀딩하고, 적분동작을 통해 제2 적분신호를 형성하기 위한 제2 적분부; 상기 샘플링된 입력신호, 샘플링된 제1 적분신호 및 제2 적분신호를 수신하여 가산동작을 수행하기 위한 가산부; 상기 가산부의 출력에 대해 양자화를 수행하고, 상기 제1 적분신호 또는 제2 적분신호의 최대 변동폭이 발생되면, 특정의 디지털값을 출력하기 위한 양자화부; 및 상기 양자화부의 출력에 따라 상기 제1 적분부의 제1 적분신호 또는 제2 적분부의 제2 적분신호의 최대 변동폭이 발생되면, 가장 높은 동작전류를 유도하여 상기 제1 시간보다 지연된 제2 시간에 입력되는 입력신호에 대해 제한 전류를 형성하기 위한 적응형 전류 조절부를 포함하고, 상기 적응형 전류 조절부는, 상기 양자화부의 출력신호에 따른 디지털 제어신호를 형성하기 위한 자동 전류 조절부; 상기 디지털 제어신호를 수신하여 상기 제1 적분부에 제1 제한전류를 공급하기 위한 제1 DAC; 및 상기 디지털 제어신호를 수신하여 상기 제2 적분부에 제2 제한전류를 공급하기 위한 제2 DAC를 포함하는 것을 특징으로 하는 델타-시그마 변환기를 제공한다.

또한, 본 발명의 상기 과제는, 제1 시간에 인가되고, 샘플링된 차동 형태의 입력신호를 제1 샘플링 신호에서 홀딩하여, 상기 제1 샘플링 신호와 상보적인 제2 샘플링 신호에서 감산신호와 감산하고 그 결과값에 대해 적분동작을 수행하며, 상기 제2 샘플링 신호에서 샘플링 된 차동형태의 상기 입력신호를 상기 제1 샘플링 신호에서 감산하고 적분동작을 수행하기 위한 제1 적분부; 상기 제1 적분부의 차동형태의 출력인 제1 적분신호가 상기 제1 샘플링 신호에서 샘플링 된 제1 샘플링 적분신호를 홀딩하고, 상기 제2 샘플링 신호에서 적분하고, 상기 제1 적분신호가 상기 제2 샘플링 신호에서 샘플링 된 제2 샘플링 적분신호를 홀딩하고, 상기 제1 샘플링 신호에서 적분하기 위한 제2 적분부; 상기 샘플링 된 차동 형태의 입력신호, 상기 제1 샘플링 적분신호, 상기 제2 샘플링 적분신호 및 상기 제2 적분부의 출력인 제2 적분신호에 대한 가산동작을 수행하기 위한 가산부; 상기 가산부의 출력을 양자화하고, 상기 제1 적분신호 또는 제2 적분신호의 최대 변동폭이 발생되면, 특정의 디지털값을 출력하기 위한 양자화부; 및 상기 디지털 출력에 따라 상기 제1 적분부의 제1 적분신호 또는 제2 적분부의 제2 적분신호의 최대 변동폭에서 가장 높은 동작전류를 유도하여 상기 제1 시간보다 지연된 제2 시간에 입력되는 입력신호에 대해 제한 전류를 형성하기 위한 적응형 전류 조절부를 포함하는 델타-시그마 변환기의 제공을 통해서도 달성된다.

상술한 본 발명에 따르면, 스위치드 커패시터 방식의 델타-시그마 변조기에서 샘플링 및 적분동작에 사용되는 신호들은 2개의 페이즈를 가진다. 또한, 오버 샘플링 구조에서 적응형 전류 조절부가 구비되어 각각의 적분기의 동작전류를 결정하는 제한전류는 적응형 전류 조절부를 통해 공급된다.

적응형 전류 조절부는 차동 신호의 형태로 형성되는 각각의 적분기의 변화가 가장 큰 구간에서 최대의 제한전류를 형성하고, 내부의 다운 카운팅을 통해 다른 구간에서의 제한전류는 서서히 감소시킨다. 따라서, 통상의 계단형 전이가 발생하는 경우에는 비교적 낮은 제한전류를 설정 받아 동작한다. 이를 통해 적분기들의 소모전력을 절감할 수 있다.

도 1은 본 발명의 바람직한 실시예에 따른 델타-시그마 변조기를 도시한 블록도이다.
도 2는 본 발명의 바람직한 실시예에 따라 상기 도 1의 제1 적분부를 도시한 회로도이다.
도 3은 본 발명의 바람직한 실시예에 따라 상기 도 2의 제1 적분부의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 바람직한 실시예에 따라 상기 도 1의 제2 적분부를 도시한 회로도이다.
도 5는 본 발명의 바람직한 실시예에 따라 상기 도 4의 제2 적분부의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 바람직한 실시예에 따라 상기 도 1의 가산부의 동작을 설명하기 위한 회로도이다.
도 7은 본 발명의 바람직한 실시예에 따라 도 1의 제1 DAC 또는 제2 DAC를 도시한 회로도이다.
도 8은 상기 도 7의 회로도의 동작을 설명하기 위한 타이밍도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

실시예

도 1은 본 발명의 바람직한 실시예에 따른 델타-시그마 변조기를 도시한 블록도이다.

도 1을 참조하면, 본 실시예의 델타-시그마 변조기는 제1 적분부(100), 제2 적분부(200), 가산부(300), 양자화부(400) 및 적응형 전류 조절부(500)를 가진다.

제1 적분부(100), 제2 적분부(200), 가산부(300) 및 양자화부(400)는 샘플링 신호에 따른 스위칭 동작에 따라 동작한다. 샘플링 신호는 제1 샘플링 신호 p1 및 제2 샘플링 신호 p2로 구성된다. 또한, 제1 샘플링 신호 p1과 제2 샘플링 신호 p2는 상호 상보적인 관계임이 바람직하다. 다만, 각각의 샘플링 신호들의 활성화와 비활성화에 따라 발생하는 스위칭 노이즈를 줄이고 오동작을 방지하기 위해 각각의 샘플링 신호는 다소 지연된 상태로 상승 에지를 가지거나 하강 에지를 가진다.

따라서, 제1 샘플링 신호 p1은 제1 정규 샘플링 신호 p1s 및 제1 지연 샘플링 신호 p1d를 가진다. 상기 2개의 제1 샘플링 신호 p1s, p1d의 상승 구간은 동일하게 설정되어 동일 시점에서 활성화되나, 제1 지연 샘플링 신호 p1d가 다소 지연된 상태에서 하강 에지를 가진다.

또한, 제2 샘플링 신호 p2는 제2 정규 샘플링 신호 p2s 및 제2 지연 샘플링 신호 p2d를 가진다. 2종의 제2 샘플링 신호들 p2s, p2d는 동일한 시점에서의 상승 에지를 가지므로 동일 시점에서 활성화된다. 다만, 하강 에지는 제2 지연 샘플링 신호 p2d에서 지연된다.

특히, 제1 지연 샘플링 신호 p1d의 하강 에지에서 소정의 기간이 경과한 다음에 제2 샘플링 신호들 p2s, p2d가 상승 에지를 가진다. 또한, 제2 지연 샘플링 신호 p2d가 하강 에지를 가진 후 소정의 시간이 경과된 후에 제1 샘플링 신호들 p1s, p1d가 상승 에지를 가진다.

따라서, 본 실시예에서 이상적인 경우에는 제1 샘플링 신호 p1 및 제2 샘플링 신호 p2가 서로 상보적인 파형을 가지고 동작할 것이나, 실제 소자의 동작을 위해서는 상술한 4개의 샘플링 신호들이 사용됨이 바람직하다.

제1 적분부(100)는 제1 홀딩/감산부(110) 및 제1 적분기(120)를 가진다.

제1 홀딩/감산부(110)는 인가되는 샘플링 신호에 따라 입력신호 Vin에 대한 샘플링 및 홀딩 동작을 수행하고, 인가되는 샘플링 신호에 따라 샘플링된 입력신호에 대한 감산동작을 수행한다.

또한, 제1 적분기(120)는 샘플링 및 감산 동작이 수행된 신호에 대한 적분동작을 수행한다. 적분동작의 수행시, 출력의 양상에 따라 적분동작에 소모되는 전류량은 제한된다. 이를 통해 제1 적분신호 out1이 형성된다.

예컨대, 제1 적분부(100)는 제1 샘플링 신호 p1의 활성화 구간에서 샘플링동작 및 홀딩동작을 수행하고, 제2 샘플링 신호 p2가 활성화 되는 구간에서 감산 및 적분동작을 수행하는 경로를 가진다. 또한, 제2 샘플링 신호 p2의 활성화 구간에서 샘플링동작 및 홀딩동작을 수행하고, 제1 샘플링 신호 p1의 활성화 구간에서 감산동작 및 적분동작을 수행하는 경로를 가진다.

제2 적분부(200)는 제2 홀딩부(210) 및 제2 적분기(220)를 가진다.

제2 적분부(200)는 제1 적분신호 out1을 수신하고, 샘플링 및 적분동작을 수행한다. 샘플링 및 적분동작의 수행은 샘플링 신호에 동기되어 수행된다.

제2 홀딩부(210)는 제1 적분신호 out1을 수신하고, 샘플링 신호에 동기하여 제1 적분신호 out1의 샘플링 및 홀딩 동작을 수행한다. 또한, 샘플링 동작 이후 상보적인 샘플링 신호가 인가되는 경우, 제2 적분기(220)는 홀딩된 신호에 대한 적분동작을 수행한다. 또한, 적분동작의 수행 시 소모되는 전류량은 제어된다. 이를 통해 제2 적분부(200)는 제2 적분신호 out2를 생성한다.

가산부(300)는 샘플링된 입력신호 V1, V2, 샘플링된 제1 적분신호 f1, f2 및 제2 적분신호 out2를 수신하고, 소정의 연산동작으로 이를 가산한다. 가산된 결과값은 양자화부(400)에 입력된다.

양자화부(400)는 가산된 결과값을 양자화하고, 양자화 신호를 형성한다. 또한, 양자화 신호는 먹싱 과정을 통해 디지털 신호로 출력된다. 입력신호 Vin이 차동신호의 양상을 가지는 경우, 양자화부(400)는 제1 양자화기(410), 제2 양자화기(420) 및 출력조합부(430)를 가진다.

출력된 디지털 신호 d는 적응형 전류 조절부(500)에 입력된다. 적응형 전류 조절부(500)는 제1 적분신호 out1 및 제2 적분신호 out2에서 나타나는 신호의 양상에 따라 제1 적분부(100) 및 제2 적분부(200)의 동작에 필요한 소모 전력을 결정한다. 예컨대, 제1 적분부(100) 및 제2 적분부(200)에서 출력신호의 변화가 가장 큰 구간에서는 적응형 전류 조절부(500)는 가장 큰 기준 전류를 각각의 적분부들(100, 200)에 공급한다. 또한, 적분부들(100, 200)의 출력신호의 변화가 미미한 구간에서는 작은 기준 전류를 각각의 적분부들에 공급한다.

이를 위해 상기 적응형 전류 조절부(500)는 자동전류 제어부(510), 제1 DAC(520) 및 제2 DAC(530)를 가진다.

상기 자동전류 제어부(510)는 순차적으로 출력되는 디지털 형태의 출력 d를 수신하고, 소정의 카운팅 동작을 통해 다수의 비트를 가진 디지털 제어신호를 형성한다.

제1 DAC(510)는 디지털 제어신호를 수신하여 이를 제1 제한전류 Iref1로 변환한다. 제1 적분기(120)에 공급되는 제1 제한전류 Iref1은 제1 적분기(120)의 동작에 필요한 바이어스 전류를 결정한다.

또한, 제2 DAC(520)는 디지털 제어신호를 수신하여 이를 제2 제한전류 Iref2로 변환한다. 제2 적분기(220)에 공급되는 제2 제한전류 Iref2는 제2 적분기(220)의 동작에 필요한 바이어스 전류를 결정한다.

도 2는 본 발명의 바람직한 실시예에 따라 상기 도 1의 제1 적분부를 도시한 회로도이다.

도 2를 참조하면, 입력신호 Vin은 차동 신호의 형태로 제공된다. 따라서, 입력신호는 양의 입력신호 Vinp와 음의 입력신호 Vinn으로 구분된다. 또한, 감산동작을 위해 감산신호 Vref는 양의 감산신호 Vrefp와 음의 감산신호 Vrefn으로 구분된다. 감산신호 Vrefp, Vrefn에 대한 샘플링 동작은 상기 도 1에서 양자화기들(410, 420)의 출력신호 d1, d2에 의해 수행된다. 상기 양자화기(410, 420)의 출력신호 d1, d2는 양의 양자화신호 d1p, d2p 및 음의 양자화 신호 d1n, d2n으로 구분된다. 상기 도 2에서는 제1 양의 양자화신호 d1p, 제1 음의 양자화신호 d1n, 제2 양의 양자화신호 d2p 및 제2 음의 양자화신호 d2n이 감산동작을 위한 샘플링 신호로 사용된다.

상기 제1 적분부(100)는 제1 홀딩/감산부(110) 및 제1 적분기(120)를 가진다.

제1 홀딩/감산부(110)는 제1 홀딩/감산회로(111) 및 제2 홀딩/감산회로(112)를 가진다.

제1 홀딩/감산회로(111)는 차동 신호 형태를 가지는 입력신호인 양의 입력신호 Vinp 및 음의 입력신호 Vinn이 제1 지연 샘플링 신호 p1d에서 샘플링된 신호를 홀딩하고, 홀딩 된 신호에 대해 제2 지연 샘플링 신호 p2d에서 감산동작을 수행한다.

또한, 제2 홀딩/감산회로(112)는 제2 지연 샘플링 신호 p2d에서 샘플링된 입력신호에 대한 홀딩동작을 수행하고, 홀딩 된 신호에 대해 제1 지연 샘플링 신호 p1d에서 감산동작을 수행한다.

또한, 각각의 홀딩/감산회로에 입력되기 이전에 샘플링된 신호는 상기 도 1의 가산부(300)에 입력된다. 예컨대, 제1 지연 샘플링 신호 p1d에서 샘플링된 양의 입력신호 및 음의 입력신호는 가산부(300)에 입력되는 신호 V1을 구성하는 바, 샘플링된 양의 입력신호는 V1p로 명명되고, 샘플링된 음의 입력신호는 V1n으로 명명된다. 마찬가지로 제2 지연 샘플링 신호에서 샘플링된 입력신호는 V2로 명명되는바, 샘플링된 양의 입력신호는 V2p로 명명되고, 음의 입력신호는 V2n으로 명명된다.

또한, 제1 홀딩/감산회로(111)는 제1 양의 홀딩/감산회로(113) 및 제1 음의 홀딩/감산회로(115)를 가지고, 제2 홀딩/감산회로(112)는 제2 양의 홀딩 감산회로(114) 및 제2 음의 홀딩 감산회로(116)를 가진다.

제1 홀딩/감산회로(111)는 제1 지연 샘플링 신호 p1d를 통해 샘플링된 차동 입력신호를 홀딩한다. 또한, 제2 지연 샘플링 신호 p2d가 활성화 된 구간에서는 제1 양자화 신호 d1의 양상에 따라 감산동작이 수행된다. 계속해서 이어지는 제2 정규 샘플링 신호 p2s의 활성화 구간에서는 홀딩 및 감산된 신호는 제1 적분기(120)로 입력되고 적분동작이 수행된다. 제1 적분기(120)는 제2 정규 샘플링 신호 p2s가 활성화된 구간에서 제1 적분신호 out1을 형성한다. 상기 제1 적분신호 out1은 차동신호의 형태로 제공되고, 제1 양의 적분신호 out1p 및 제1 음의 적분신호 out1n을 형성한다.

제2 홀딩/감산회로(112)는 제2 지연 샘플링 신호 p2d를 통해 샘플링된 차동 입력신호를 홀딩하고, 감산동작을 수행한다. 먼저, 제2 지연 샘플링 신호 p2d가 활성화된 구간에서는 양의 입력신호 및 음의 입력신호는 샘플링되고, 커패시터에 그 정보가 저장된다. 이어서, 제1 지연 샘플링 신호 p1d가 활성화된 구간에서 제2 양자화 신호 d2의 양상에 따라 감산동작이 수행된다. 이어지는 제1 정규 샘플링 신호 d1s의 활성화 구간에서는 홀딩 및 감산된 신호는 제1 적분기(110)로 입력되고 차동 신호의 형태인 제1 적분신호 out1을 형성한다.

도 3은 본 발명의 바람직한 실시예에 따라 상기 도 2의 제1 적분부의 동작을 설명하기 위한 타이밍도이다.

도 2 및 도 3을 참조하면, 제1 정규 샘플링 신호 p1s 및 제1 지연 샘플링 신호 p1d는 동시에 활성화된다. 제1 샘플링 신호 p1의 활성화에 따라 양의 입력신호 Vinp는 샘플링되고 커패시터에 그 정보가 저장된다. 또한, 제1 샘플링 신호 p1이 활성화되는 시점에서 제2 샘플링 신호 p2는 비활성화 상태이므로 제1 적분기(120)로의 입력동작 및 감산동작은 발생하지 않는다. 이는 제1 홀딩/감산 회로(111)에서 발생된다.

이어서, 제1 정규 샘플링 신호 p1s가 비활성화되면, 제1 홀딩/감산회로(111)의 커패시터 일측에 연결된 바이어스는 오픈된다. 계속해서 제1 지연 샘플링 신호가 비활성화된다. 따라서, 입력신호들 Vinp, Vinn에 대한 샘플링 동작은 중지되고, 커패시터에는 입력신호 Vin과 감산신호 Vref 사이의 전압차가 저장된다.

이어서, 제2 샘플링 신호 p2s, p2d가 활성화된다. 제2 정규 샘플링 신호 p2s의 활성화에 의해 제1 홀딩/감산회로(111)의 커패시터에 저장된 정보는 제1 적분기(120)의 입력단에 입력되고, 적분동작이 수행된다. 따라서, 제1 적분기(120)는 차동신호인 제1 양의 적분신호 out1p 및 제1 음의 적분신호 out1n을 형성한다. 또한, 제2 지연 샘플링 신호 p2d가 활성화되면, 제1 양자화 신호 d1의 양상에 따라 감산신호가 커패시터에 연결되고, 커패시터에 저장된 정보에 대한 감산동작이 수행된다. 또한, 상기 도 2에서 제1 양의 양자화 신호 d1p 및 제1 음의 양자화 신호 d1n은 상호 반전된 양상을 가진다. 이는 제2 양자화 신호 d2에도 동일하게 적용된다.

또한, 제2 샘플링 신호 p2가 활성화되면, 입력신호들 Vinp, Vinn은 샘플링되고, 제2 홀딩/감산회로(112)에서의 홀딩동작이 수행된다. 예컨대 제2 지연 샘플링 신호 p2d가 활성화되면, 양의 입력신호 Vinp 및 음의 입력신호 Vinn은 샘플링된다. 샘플링된 양의 입력신호는 제2 양의 홀딩/감산회로(114)의 커패시터에 홀딩되고, 샘플링된 음의 입력신호 Vinn는 제2 음의 홀딩/감산회로(116)의 커패시터에 홀딩된다. 또한, 제2 지연 샘플링 신호 p2d의 활성화와 동시에 제2 정규 샘플링 신호 p2s가 활성화되면, 홀딩전압 Vcm은 각각의 커패시터의 일측단에 바이어싱되고, 커패시터들은 이에 상응하는 전압차를 저장한다.

계속해서 제2 정규 샘플링 신호 p2s가 하강하여 비활성화되면, 홀딩전압 Vcm은 커패시터의 일측단에 바이어싱이 단절된다. 이어서, 제2 지연 샘플링 신호 p2d가 하강하여 비활성화되면, 입력신호들에 대한 샘플링 동작이 중지된다.

이어서, 제1 정규 샘플링 신호 p1s 및 제1 지연 샘플링 신호 p1d가 동시에 활성화된다. 제1 샘플링 신호들 p1s, p1d의 활성화에 의해 제2 홀딩/감산회로(112)에 홀딩된 신호들은 제1 적분기(120)로 입력되고, 적분동작이 수행된다. 또한, 제2 홀딩/감산회로(112)에 홀딩된 신호들의 적분과 함께, 입력신호들 Vinp, Vinn에 대한 샘플링 동작이 수행되고, 샘플링된 입력신호들은 제1 홀딩/감산회로(111)에서 홀딩된다.

상기 도 2 및 도 3에서 제1 샘플링 신호들 p1s, p1d가 활성화되는 구간에서는 제1 홀딩/감산회로(111)에서는 샘플링된 입력신호에 대한 홀딩 동작이 수행된다. 또한, 제2 홀딩/감산회로(112)에 홀딩된 신호는 감산되고, 제1 적분기(120)로 입력되어 적분된다. 이를 통해 차동 신호 형태의 제1 적분신호 out1p, out1n이 출력된다.

이어서, 제1 샘플링 신호 p1s, p1d가 비활성화되고, 제2 샘플링 신호 p2s, p2d가 활성화되면, 제1 홀딩/감산회로(111)에서 홀딩된 신호는 감산되고, 제1 적분기(120)로 입력된다. 또한, 제2 홀딩/감산회로(112)를 통한 제1 적분기(120)로의 입력은 중지되고, 입력신호 Vinp, Vinn에 대한 샘플링 및 홀딩 동작이 수행된다.

특히, 상기 도 2 및 도 3에서 제1 적분기(120)의 동작 전류는 제1 DAC(520)에서 설정된 제1 제한전류 Iref1에 따라 설정된다. 만일, 제1 적분기(120)의 차동 신호형태의 출력인 제1 양의 적분신호 out1p와 제1 음의 적분신호 out1n의 차이가 가장 큰 경우에는 제1 제한전류 Iref1은 가장 높은 전류를 형성하고, 다른 사이클에서는 제1 제한전류 Iref1의 양은 서서히 감소한다. 이는 상기 도 1에서 제1 적분기(120)의 출력이 제2 적분부(200)를 바이패스하여 가산부(300)에 입력되고, 제1 적분기(120)의 제1 적분신호 out1의 변화가 최종 출력값에 영향을 미치는데 기인한다. 즉, 제1 적분신호 out1의 변화는 가산부(300) 및 양자화부(400)에 반영되고, 적응형 전류 조절부(500)를 통해 제1 제한전류 Iref1를 설정하는데 기여한다.

도 4는 본 발명의 바람직한 실시예에 따라 상기 도 1의 제2 적분부를 도시한 회로도이다.

도 4를 참조하면, 제2 적분부(200)는 제2 홀딩부(210) 및 제2 적분기(220)를 가진다.

또한, 제2 홀딩부(210)는 제1 홀딩회로(211) 및 제2 홀딩회로(212)로 구성되며, 제1 홀딩회로(211)는 제1 양의 홀딩회로(213) 및 제1 음의 홀딩회로(215)를 가지고, 제2 홀딩회로(212)는 제2 양의 홀딩회로(214) 및 제2 음의 홀딩회로(216)를 가진다.

제1 홀딩회로(211)에서 제1 샘플링 신호들 p1s, p1d가 활성화되는 구간에서 제1 적분신호들 out1p, out1n은 샘플링된다. 샘플링된 제1 적분신호들 f1p, f1n은 제1 홀딩회로에서 홀딩되고, 출력단으로 바이패스된다. 홀딩은 커패시터에 제1 적분신호들 out1p, out1n과 홀딩전압 Vcm 사이의 전압차를 저장함을 통해 달성된다.

또한, 제1 샘플링 신호들 p1s, p1d가 활성화된 구간에서 제2 홀딩회로(212)에 홀딩된 정보들은 제2 적분기(220)로 인가되어 적분동작이 수행된다.

또한, 제2 샘플링 신호들 p2s, p2d가 활성화되는 구간에서 제1 적분신호들 out1p, out1n은 샘플링되고 제2 홀딩회로(212)에서 홀딩된다. 또한, 제1 홀딩회로(211)에서 저장된 정보는 제2 샘플링 신호들 p2s, p2d가 활성화되는 구간에서 감산되고, 제2 적분기(220)로 인가되어 적분동작이 수행된다.

이를 통해 제2 적분기(220)는 제2 적분신호 out2인 제2 양의 적분신호 out2p 및 제2 음의 적분신호 out2n을 형성한다.

또한, 제1 샘플링 신호들 p1s, p1d가 활성화 된 구간에서 샘플링된 제1 양의 적분신호 및 제1 음의 적분신호는 제1 샘플링 적분신호를 형성하는바, 각각 제1 양의 샘플링 적분신호 f1p 및 제1 음의 샘플링 적분신호 f1n를 형성하고, 제2 샘플링 신호들 p2s, p2d가 활성화된 구간에서 샘플링된 제1 양의 적분신호 및 제1 음의 적분신호는 제2 샘플링 적분신호를 형성하는바, 각각 제2 양의 샘플링 적분신호 f2p 및 제2 음의 샘플링 적분신호 f2n를 형성한다.

도 5는 본 발명의 바람직한 실시예에 따라 상기 도 3의 제2 적분부의 동작을 설명하기 위한 타이밍도이다.

도 5를 참조하면, 제2 양의 적분신호 out2p와 제2 음의 적분신호 out2의 차이가 가장 크게 나타나는 구간에서 제2 DAC는 가장 높은 값의 제2 제한전류 Iref2를 제공한다. 이는 제2 적분신호 out2의 변화에 대해 가산부가 이를 가산동작을 통해 양자화부에 반영하고, 적응형 전류 조절부로 피드백하여 제2 DAC를 통해 제2 제한전류 Iref2를 형성함에 따른 결과이다.

상기 도 4 및 도 5에서 제2 적분기(220)에 공급되는 제2 제한전류 Iref2의 양상은 제2 적분기(220)의 제2 양의 적분신호 out2p와 제2 음의 적분신호 out2n의 차이가 가장 큰 구간에서 최대치를 가진다. 또한, 제2 양의 적분신호 out2p와 제2 음의 적분신호 out2n의 차이가 적은 구간에서는 제2 제한전류 Iref2의 값은 낮게 설정된다.

도 6은 본 발명의 바람직한 실시예에 따라 상기 도 1의 가산부의 동작을 설명하기 위한 회로도이다.

도 6을 참조하면, 가산부(300)는 입력 샘플링부(310) 및 가산회로(320)를 가진다.

입력 샘플링부(310)는 샘플링된 입력신호 V1p, Vin, 샘플링된 제1 적분기의 출력신호 f1p, f1n, 및 제2 적분기의 출력신호 out2p, out2n이 입력된다.

가산회로(320)는 입력 샘플링부(310)에서 샘플링된 신호들에 대한 연산동작을 수행한다. 이를 위해 가산회로(320)는 제1 가산기(321), 제2 가산기(322) 및 제3 가산기(323)를 가진다. 특히, 상기 가산회로(320)는 양의 전원전압 VDD에 연결된 바이어스부(330)와 접지에 연결된 바이어스 트랜지스터 Qb 사이에 연결된다.

제1 가산기(321)를 구성하는 트랜지스터의 게이트 단자들에는 입력신호의 샘플링된 신호 V1p, V1n이 공급된다. 또한, 제2 가산기(322)를 구성하는 트랜지스터들의 게이트 단자들에는 제2 적분기의 출력신호들 out2p, out2n이 인가되고, 제3 가산기(323)를 구성하는 트랜지스터들의 게이트 단자들에는 제1 적분기의 샘플링된 출력신호들 f1p, f1n이 인가된다.

먼저, 제1 가산기(321)에서 입력신호들의 샘플링된 값들 V1p, V1n의 차이가 발생하는 경우, 이는 제1 가산기(321)를 구성하는 트랜지스터들의 각각을 흐르는 드레인-소스 전류의 변화를 유발한다. 이는 제1 노드 N1 및 제2 노드 N2의 전압의 차이를 유발한다. 특히, 제1 내지 제3 가산기(321, 322, 323)를 구성하는 소스 단자들은 바이어스 트랜지스터 Qb에 공통 연결된 상태이며, 바이어스 트랜지스터 Qb는 기준전류 트랜지스터 Qr과 전류미러를 형성한다. 따라서, 기준전류 트랜지스터 Qr에 공급되는 기준전류 Iss는 바이어스 트랜지스터 Qb의 소스-드레인 전류와 동일한 값을 가진다. 이는 제1 내지 제3 가산기(321, 322, 323)를 흐르는 바이어스 전류의 합은 Iss값으로 일정함을 의미한다.

다만, 각각의 가산기들을 구성하는 트랜지스터들의 게이트 전압에 따라 가산기를 흐르는 바이어스 전류들은 결정되고, 이에 따라 제1 노드 N1 및 제2 노드 N2의 전압은 결정된다.

또한, 제2 가산기(322)를 구성하는 트랜지스터들의 W/L은 다른 가산기들(321, 323)을 구성하는 각각의 트랜지스터의 W/L에 비해 2개의 값을 가짐이 바람직하다. 이를 통해 제2 가산기(322)는 게이트 단자의 전압차이에 상응하는 바이어스 전류를 다른 가산기에 비해 2배의 크기를 가질 수 있다. 즉, 동일한 게이트 단자들의 전압차에도 제2 가산기(322)에는 2배의 바이어스 전류가 배정된다. 이는 제2 적분기(220)의 출력신호가 가산부(300)의 동작에 주도적 역할을 함을 의미한다.

또한, 각각의 가산기(321, 322, 323)에서 제1 노드 N1의 바이어스 전압을 결정하는 트랜지스터들의 게이트 단자에는 특정 양상의 신호가 인가된다. 즉, 제1 노드 N1의 바이어스 전압의 결정을 위해 제1 가산기(321)에는 양의 입력신호가 샘플링된 값 V1p이 인가된다. 또한, 제1 노드 N1의 바이어스 전압의 결정을 위해 제2 가산기(322)에는 제2 양의 적분신호 out2p가 입력되고, 제3 가산기(323)에는 제1 적분기의 제1 양의 샘플링 적분신호 f1p가 인가된다.

또한, 각각의 가산기에서 제2 노드 N2의 바이어스 전압을 결정하는 트랜지스터들의 게이트 단자들에는 V1n, out2n 및 f1n이 인가된다.

따라서, 각각의 가산기에는 동종의 차동 신호들이 인가되고, 차동신호에 따라 발생되는 바이어스 전류의 변화의 합은 제1 노드 N1과 제2노드 N2의 전압차로 나타난다. 제1 노드 N1 및 제2 노드 N2의 전압은 양자화부(400)의 제1 양자화기(410)에 인가된다. 제1 양자화기(410)는 수신되는 입력에 대한 비교연산을 통해 제1 양자화 신호 d1p, d1n을 형성한다.

또한, 상기 도 6의 가산부는 제2 샘플링 신호들에서 샘플링된 입력신호 V2p, V2n, 제2 샘플링 신호에서 샘플링된 제1 적분기의 출력 f2p, f2n 및 제2 적분기의 출력 out2p, out2n에 대한 연산동작을 수행할 수 있는 별도의 회로를 구비할 수 있다. 회로의 양상은 도 6과 동일하나, 샘플링되는 신호는 제2 샘플링 신호에서 샘플링된 값으로 대체되며, 스위칭 동작을 통한 샘플링은 p1d 대신 p2d가 사용되고, p2d 대신 p1d가 사용될 수 있다. 제2 샘플링 신호에서 샘플링된 값들 및 제2 적분기의 출력에 대한 연산결과는 제2 양자화기로 입력된다.

도 7은 본 발명의 바람직한 실시예에 따라 도 1의 제1 DAC 또는 제2 DAC를 도시한 회로도이다.

도 8은 상기 도 7의 회로도의 동작을 설명하기 위한 타이밍도이다.

도 7 및 도 8을 참조하면, 자동 전류 제어부는 양자화부로부터 디지털 형태의 출력값을 수신한다. 제1 적분신호 또는 제2 적분신호의 변화가 큰 구간에서 양자화기는 디지털값 1을 출력한다. 예컨대, 각각의 양자화기는 제1 적분신호와 제2 적분신호의 차이에 대한 기준값이 설정될 수 있다. 설정된 기준값 이상의 차이가 제1 적분신호와 제2 적분신호에서 발생하면 각각의 양자화기들은 디지털값 1을 출력한다.
또한, 2개의 양자화기들은 출력조합부에 연결되고, 출력조합부는 양자화기들의 출력들을 번갈아가며 선택하여 출력한다. 따라서, 특정영역에서 디지털값 1이 연속되어 나타나면, 자동 전류 제어부는 제1 적분신호 및 제2 적분신호의 변화가 가장 큰 구간으로 판단하고, 최대치를 출력할 수 있다.
자동 전류 제어부의 출력인 디지털 제어신호가 4비트인 경우, 이를 fafbfcfd로 표기한다. MSB는 fa이며, LSB는 fd이다. 따라서, 제1 적분신호 및 제2 적분신호의 변화가 가장 큰 것으로 판단되면 자동 전류 제어부는 디지털값 1111을 출력할 수 있다. 또한, 다운 컨버팅을 통해 디지털 신호의 값은 순차적으로 감소하는 양상을 가진다.
또한, 자동 전류 제어부에서 출력되는 디지털 제어신호는 제1 시간에서 입력되고 샘플링된 입력신호에 대한 값에 해당한다. 제1 시간의 입력에서 추출된 디지털 제어신호는 제1 시간 이후의 제2 시간에 입력되고 샘플링되는 입력신호에 대해 최대 동작전류를 제한할 수 있다.

또한, DAC를 구성하는 트랜지스터들은 각각이 활성영역에서 동작하는 경우, 흐르는 전류의 가중치를 가진다. 예컨대, Q1은 전류 Ist와 동일하고, Q2는 전류 Ist의 2배의 값을 가지고, Q3은 4배의 값 및 Q4는 8배의 값을 가진다.

따라서, 디지털 제어신호의 양상에 따라 DAC는 제한전류 Iref값을 다양하게 변경할 수 있다. 다만, 제1 적분신호의 변동폭이 가장 큰 구간에서 Iref값은 가장 큰 값을 가지며, 이후에는 순차적으로 감소하는 디지털 제어신호의 양상에 따라 Iref값은 감소하는 양상을 가진다.

상기 도 8에서는 제1 적분신호의 변동폭에 대해서만 개시된 상태이나, 제2 적분신호도 제1 적분신호의 변동폭이 최대인 구간에서 최대의 변동폭을 나타낸다. 이는 상기 도 1에서 신호 V1 및 V2가 제2 적분부를 바이패스하는 현상에 기인한다.

또한, 본 실시예에서는 DAC의 출력인 제한전류들이 적분기들의 동작전류인 것으로 기술되나, 적분기의 동작에 필요한 동작전류들은 제한전류 Iref에 상응하여 설정될 수 있다. 다만, Iref의 변화에 비례하여 동작전류들이 설정된다. 즉, DAC의 제한전류를 수신하는 제1 적분기 또는 제2 적분기는 별도의 바이어스 회로를 구비하여 수신되는 제한전류에 상응하는 동작전류를 설정할 수 있다.

상술한 본 발명에서는 차동신호 형태의 제1 적분신호 및 제2 적분신호가 가지는 최대 변동폭은 출력신호에 반영되고, 적응형 전류 조절부는 최대 변동폭에서 최대 제한전류를 제1 적분부 및 제2 적분부에 공급한다. 이에 따라 제1 적분부 및 제2 적분부는 최대 동작전류를 형성하고, 최대 변동폭에 상응하는 동작을 수행한다. 또한, 적응형 전류 조절부는 최대 제한전류가 발생된 이후에는 순차적으로 낮은 레벨의 제한전류를 형성한다. 따라서, 제1 적분부 및 제2 적분부의 동작전류도 감소하는 경향을 가진다.

따라서, 적분신호들의 최대 변동폭에만 기준이 맞추어지고, 동작전류가 설정된 상황에서 발생되는 적분부의 전력소모는 최소화된다.

100 : 제1 적분부 200 : 제2 적분부
300 : 가산부 400 : 양자화부
500 : 적응형 전류 조절부

Claims

제1 시간에서 인가되고, 샘플링된 입력신호를 홀딩하며, 상기 홀딩된 입력신호와 감산신호에 대해 감산하고, 감산된 값을 적분하여 제1 적분신호를 형성하기 위한 제1 적분부;
상기 제1 적분부의 출력을 수신하고, 샘플링된 제1 적분신호를 홀딩하고, 적분동작을 통해 제2 적분신호를 형성하기 위한 제2 적분부;
상기 샘플링된 입력신호, 샘플링된 제1 적분신호 및 제2 적분신호를 수신하여 가산동작을 수행하기 위한 가산부;
상기 가산부의 출력에 대해 양자화를 수행하고, 상기 제1 적분신호 또는 제2 적분신호의 최대 변동폭이 발생되면, 특정의 디지털값을 출력하기 위한 양자화부; 및
상기 양자화부의 출력에 따라 상기 제1 적분부의 제1 적분신호 또는 제2 적분부의 제2 적분신호의 최대 변동폭이 발생되면, 가장 높은 동작전류를 유도하여 상기 제1 시간보다 지연된 제2 시간에 입력되는 입력신호에 대해 제한 전류를 형성하기 위한 적응형 전류 조절부를 포함하고,
상기 적응형 전류 조절부는,
상기 양자화부의 출력신호에 따른 디지털 제어신호를 형성하기 위한 자동 전류 조절부;
상기 디지털 제어신호를 수신하여 상기 제1 적분부에 제1 제한전류를 공급하기 위한 제1 DAC; 및
상기 디지털 제어신호를 수신하여 상기 제2 적분부에 제2 제한전류를 공급하기 위한 제2 DAC를 포함하는 것을 특징으로 하는 델타-시그마 변환기.
제1항에 있어서, 상기 제1 적분부는,
상기 샘플링 된 입력신호를 홀딩하고, 감산동작을 수행하기 위한 제1 홀딩/감산부; 및
상기 제1 홀딩/감산부로부터 감산된 신호를 적분하기 위한 제1 적분기를 포함하는 것을 특징으로 하는 델타-시그마 변환기.
제1항에 있어서, 상기 제2 적분부는,
상기 샘플링 된 제1 적분신호를 홀딩하기 위한 제1 홀딩부; 및
상기 제1 홀딩부의 출력을 적분하기 위한 제2 적분기를 포함하는 것을 특징으로 하는 델타-시그마 변환기.
제1항에 있어서, 상기 가산부는,
상기 샘플링 된 입력신호, 상기 샘플링 된 제1 적분신호 및 상기 제2 적분신호를 샘플링하기 위한 입력 샘플링 부; 및
상기 입력 샘플링부에서 샘플링 된 신호들에 대한 가산동작을 수행하기 위한 가산회로를 포함하는 것을 특징으로 하는 델타-시그마 변환기.
제4항에 있어서, 상기 가산회로는,
상기 샘플링된 입력신호에서 샘플링된 양의 입력신호와 샘플링된 음의 입력신호의 차이에 따른 전압차를 유도하기 위한 제1 가산기;
상기 제2 적분신호를 구성하는 제2 양의 적분신호와 제2 음의 적분신호의 차이에 따른 전압차를 유도하기 위한 제2 가산기; 및
차동신호의 형태로 제공되는 샘플링된 제1 적분신호를 수신하고, 상기 차동신호의 차이에 따른 전압차를 유도하기 위한 제3 가산기를 포함하는 것을 특징으로 하는 델타-시그마 변환기.
제5항에 있어서, 상기 제1 가산기, 상기 제2 가산기 및 상기 제3 가산기는 양의 전원전압에 연결된 바이어스부와 접지에 연결된 바이어스 트랜지스터 사이에 연결되고, 바이어스 트랜지스터를 통해 기준전류가 흐르며, 상기 각각의 가산기들의 게이트 단자에 인가되는 전압에 따른 전압차를 발생시키는 것을 특징으로 하는 델타-시그마 변환기.
삭제
제1항에 있어서, 상기 제1 제한전류는 상기 제1 적분부의 출력의 변화가 가장 큰 구간에서 최대치를 가지는 것을 특징으로 하는 델타-시그마 변환기.
제1항에 있어서, 상기 제2 제한전류는 상기 제2 적분부의 출력의 변화가 가장 큰 구간에서 최대치를 가지는 것을 특징으로 하는 델타-시그마 변환기.
제1 시간에 인가되고, 샘플링된 차동 형태의 입력신호를 제1 샘플링 신호에서 홀딩하여, 상기 제1 샘플링 신호와 상보적인 제2 샘플링 신호에서 감산신호와 감산하고 그 결과값에 대해 적분동작을 수행하며, 상기 제2 샘플링 신호에서 샘플링 된 차동형태의 상기 입력신호를 상기 제1 샘플링 신호에서 감산하고 적분동작을 수행하기 위한 제1 적분부;
상기 제1 적분부의 차동형태의 출력인 제1 적분신호가 상기 제1 샘플링 신호에서 샘플링 된 제1 샘플링 적분신호를 홀딩하고, 상기 제2 샘플링 신호에서 적분하고, 상기 제1 적분신호가 상기 제2 샘플링 신호에서 샘플링 된 제2 샘플링 적분신호를 홀딩하고, 상기 제1 샘플링 신호에서 적분하기 위한 제2 적분부;
상기 샘플링 된 차동 형태의 입력신호, 상기 제1 샘플링 적분신호, 상기 제2 샘플링 적분신호 및 상기 제2 적분부의 출력인 제2 적분신호에 대한 가산동작을 수행하기 위한 가산부;
상기 가산부의 출력을 양자화하고, 상기 제1 적분신호 또는 제2 적분신호의 최대 변동폭이 발생되면, 특정의 디지털값을 출력하기 위한 양자화부; 및
상기 디지털 출력에 따라 상기 제1 적분부의 제1 적분신호 또는 제2 적분부의 제2 적분신호의 최대 변동폭에서 가장 높은 동작전류를 유도하여 상기 제1 시간보다 지연된 제2 시간에 입력되는 입력신호에 대해 제한 전류를 형성하기 위한 적응형 전류 조절부를 포함하는 델타-시그마 변환기.
제10항에 있어서, 상기 적응형 전류 조절부는,
상기 디지털 출력에 따른 디지털 제어신호를 형성하기 위한 자동 전류 조절부;
상기 디지털 제어신호를 수신하여 상기 제1 적분부에 제1 제한전류를 공급하기 위한 제1 DAC; 및
상기 디지털 제어신호를 수신하여 상기 제2 적분부에 제2 제한전류를 공급하기 위한 제2 DAC를 포함하는 것을 특징으로 하는 델타-시그마 변환기.
제11항에 있어서, 상기 제1 제한전류는 상기 제1 적분부의 출력의 변화가 가장 큰 구간에서 최대치를 가지는 것을 특징으로 하는 델타-시그마 변환기.
제12항에 있어서, 상기 제1 제한전류의 최대치에서 상기 제1 적분부의 동작전류는 최대인 것을 특징으로 하는 델타-시그마 변환기.
제11항에 있어서, 상기 제2 제한전류는 상기 제2 적분부의 출력의 변화가 가장 큰 구간에서 최대치를 가지는 것을 특징으로 하는 델타-시그마 변환기.
제14항에 있어서, 상기 제2 제한전류의 최대치에서 상기 제2 적분부의 동작전류는 최대인 것을 특징으로 하는 델타-시그마 변환기.