KR20040082767A - 동적 범위가 향상된 시그마-델타 변조기 - Google Patents

Abstract

본 발명은 적분기의 동작 범위를 향상시키고 출력의 포화를 방지하여 높은 SNR을 얻는 것을 목적으로 한다. 또한, 높은 샘플링 주파수를 사용하지 않고서도 SNR을 증가시키는 것을 목적으로 한다.

상기 목적을 달성하기 위하여, 본 발명은 두가지 아이디어를 안출한다. 그 하나는 적분기의 포화 문제를 개선하기 위한 피드-포워드 기술이다. 다른 하나는, 샘플링 주파수의 증가없이 신호대 잡음비를 증가시키 위한 이중 위상(dual phase) 비교법이다. 본 발명의 시그마-델타 변조기는 제 1 적분기와 제 2 적분기를 포함하며, 입력신호는 제 1 이득회로를 거쳐 제 2 적분기의 입력과 비교기의 입력에 피드포워딩되며 비교기의 출력은 제 1 적분기와 제 2 적분기에 네거티브 피드백된다. 또한 상기 비교기는 두 개의 래치형 비교기 요소로 구성될 수 있다.

Description

동적 범위가 향상된 시그마-델타 변조기{Dynamic range enhanced Sigma-delta modulator}

본 발명은 동적 범위(dynamic range)가 향상된 시그마-델타 변조기에 관한 것이다. 더욱 구체적으로는, 동적 범위를 향상시키고 신호대 잡음비를 증가시킨 스위치형 파워 증폭기를 위한 2차 시그마-델타 변조기에 관한 것이다.

1954년 커틀러(Cutler)에 의해 제안된 시그마-델타 변조 이론은, 높은 분해능과 동적범위를 가지는 아날로그/디지탈변환 시스템을 요구하는 분야에서 널리 사용되고 있다.

종래의 아날로그/디지털 변환기(이하, ADC라 칭함)에서는, 분해능은 내부 비교기의 수와 내부 디지털/아날로그 변환기(이하, DAC라 칭함)의 분해능에 의존하였다. 비교기의 수를 줄이기 위하여, 파이프 라인 ADC, 폴딩 ADC, 보간 ADC 및 서브 레인징 형태의 ADC와 같은 많은 아키텍쳐가 개발되어졌다. 이러한 기술은 높은 분해능을 얻기 위해 비약적으로 비교기의 수를 줄이고 있다. 그러나, 구성요소가 감소함에도 불구하고, 이러한 기술들은 특히 에러증폭기 및 비교기와 같은 아날로그 회로들의 동작의 정확도를 요구하고 있다.

그러나, 시그마-델타 변조 기술에 있어서, 분해능 문제는 샘플링 주파수와 잡음 성형 기술을 통해 해결된다. 따라서, 시그마-델타 변조는 아날로그 부분에서의 정확도의 문제에 의해 장애가 발생하지는 않는다. 매우 첨예한 트랜지션 대역과 매우 높은 저지 대역 감쇠를 갖는 디지털 저역 필터를 사용한 시그마-델타 변조를 이용하면, 높은 분해능을 얻는 것이 가능하다. 또한, 시그마-델타 기술은 모터 구동기, 스위치형 파워 증폭기 및 직류/직류 변환기와 같은 일부의 불연속 시간 시스템에서 사용되어진다.

시그마-델타 변조 기술은 당업자들에게 널리 알려진 것이므로, 이하 도면을 참조하여 간략히 설명한다.

도 1의 블록도(a)는 1차 시그마-델타 변조기의 블록도를 도시한 것이다.

일반적으로 상기 변조기는, 적분기와 비교기의 두 개의 블록으로 이루어져 있다. 특히, 적분기의 개수는 시그마-델타 변조기의 차수를 결정한다.

도 1의 블록도(b)는 시그마 델타 변조기의 소신호 선형 모델을 도시한 것이다. 도 1의 블록도(b)에 도시된 바와 같이 전압(Vin), 전압(Vo) 및 전압(Vn)은 각각 비교기의 입력 신호, 출력 신호 및 양자화 노이즈를 나타낸다. 여기서, 양자화 노이즈(Vn)는 입력신호와 비상관(uncorrelated)인 것으로 가정하고, 상기 루프 방정식을 풀면 수학식 1과 같은 전달 함수를 구할 수 있다.

수학식 1에서 알수 있듯, 네거티브 피드백 루프 및 적분기에 때문에 상기 입력 신호는 저역 통과되며, 반면에 노이즈 신호는 고역 통과된다. 그러므로, 만약 저역 통과 필터를 사용한다면, 출력부에서 높은 분해능 또는 높은 신호대 잡음비(SNR)를 얻을 수 있을 것이다. 일반적으로, SNR 은 차수, 샘플링 주파수 및 ADC의 비트수에 비례한다. 상기 SNR은 수학식 2에서 구해질 수 있다.

수학식 2에서, n은 비교기의 비트수이며, k는 차수, M은 샘플링 주파수와 나이퀴스트 샘플링 주파수의 비를 나타내는 오버 샘플링률이다.

전술한 바와 같이, SNR은 적분기의 수에 비례하여 개선된다. 그러나, 고차 시스템에서, 과도한 위상 천이는 전체 시스템을 불안정(unstable)하게 만든다. 고차 시스템을 위한 해결책이 연구되고 있다하여도, 이러한 안정성 문제는 여전히 고차 시스템에서의 문제점으로 고려되고 있다. 큰 입력 신호가 인가되었을 때, 비교기의 이득은 감소되고 상기 SNR은 감소한다. 따라서, 스위치형 파워 증폭기 장치에서, 고차 시스템은 입출력의 동적 범위(dynamic range)를 제한한다. 낮은 전압의 응용기기에서, 낮은 동적 범위의 문제는 매우 심각한 것이다. 여기서, 동적 범위란최고 신호와 최저 신호의 비로써 데시벨(dB) 단위로 나타낼 수 있다.

2차 시스템에 있어서, 적분기 출력은 입력 신호를 따른다. 따라서, 높은 입력 신호에서 적분기 출력은 포화된다. 적분기는 과거와 현재의 정보를 가지고 있다. 따라서, 손실 정보는 왜곡의 증가와 신호대 잡음비의 감소를 발생시킨다.

2차 시스템에서 높은 신호대 잡음비를 얻기 위해서는, 1차 시스템 보다 더 높은 샘플링 주파수가 차수의 부족을 보상하기 위하여 필요하다. 그러나, 전력 증폭기에서는, 고주파 동작은 대형 출력 트랜지스터를 요구하며, 스위치 손실과 열 손실을 증가시킨다. 그러므로, 좀더 완화된 샘플링 주파수를 가지고 구동시키는 것은 매우 중요하다. 신호대 잡음비를 증가시키는 또 다른 방법은 수학식 2에서 도출되는 단일 비트 비교기 대신에 다중 비트 ADC를 이용하는 것이다. 그러나, 출력 트랜지스터들이 하이 및 로우 상태의 단지 2-레벨만을 나타내기 때문에 이는 디지털 증폭기에서는 허용되지 않는다.

그러므로, 본 발명은, 전술한 종래 기술의 문제점을 해결하기 위하여, 새로운 2차 시스템의 설계를 제안한다. 즉, 본 발명은 적분기의 동적범위를 향상시키고 출력의 포화를 방지하여 높은 SNR을 얻는 것을 목적으로 한다. 또한, 높은 샘플링 주파수를 사용하지 않고서도 SNR을 증가시키는 것을 목적으로 한다.

상기 목적을 달성하기 위하여, 본 발명은 두 가지 아이디어를 안출한다.

그 하나는 적분기의 포화 문제를 개선하기 위한 피드-포워드 기술이다.

다른 하나는, 샘플링 주파수의 증가없이 신호대 잡음비를 증가시키 위한 이중 위상(dual phase) 비교법이다.

도 1은 종래 기술의 시그마 델타 변조기의 개략적인 블록도이다.

도 2는 본 발명의 실시예 따른 피드 포워드 기술을 적용한 2 차 시스템을 도시한 블록도이다.

도 3은 본 발명의 실시예와 종래 기술과의 적분기의 출력을 비교한 그래프도 이다.

도 4는 5V 전원에서 피크 전압 4Vpp의 입력 신호를 가지고 본 발명의 실시예의 적분기 출력을 도시한 그래프도이다.

도 5는 본 발명의 실시예에 따른 비교기를 도시한 도이다.

도 6은 본 발명의 실시예에 따른 비교기의 동작을 도시한 신호도이다.

도 7은 본 발명의 실시예에 따른 시그마-델타 변조기의 설계를 도시한 회로도이다.

도 8은 연산 증폭기를 이용하여 구현된 본 발명의 실시예를 도시한 회로도이다.

도 9는 트랜스컨덕터 이용하여 구현된 본 발명의 실시예를 도시한 회로도이다.

도 10a는 도 9에 도시된 회로에서 5V 전원으로 4 옴(ohm)의 부하를 가지고 시뮬레이션한 결과를 도시한 그래프도이다.

도 10b는 종래 기술의 시그마 델타 변조기에서 5V 전원으로 4 옴(ohm)의 부하를 가지고 시뮬레이션한 결과를 도시한 그래프도이다.

도 11은 본 발명의 실시예와 종래 기술의 신호대 잡음비를 비교한 그래프도이다.

전술한 본 발명의 과제를 해결하기 위한 본 발명의 한 특징에 따른 시그마-델타 변조기는, 제 1 신호를 적분하는 제 1 적분기; 제 2 신호를 적분하는 제 2 적분기; 적분된 제 2 신호와 제 3 신호의 크기를 비교하여 제 4 신호로서 출력하는 비교기; 입력 신호에 제 1 이득값을 곱하여 제 5 신호로서 출력하는 제 1 이득회로; 및 입력 신호에 제 2 이득값을 곱하여 상기 제 3 신호로서 출력하는 제 2 이득 회로를 포함한다. 여기서 상기 제 1 신호는 상기 입력 신호로부터 피드백된 상기 제 4 신호를 차분한 신호이며, 상기 제 2 신호는 적분된 제 1 신호와 상기 제 5 신호의 합으로부터 피드백된 상기 제 4 신호를 차분한 신호이다.

또한, 본 발명의 또 다른 특징에 따른 시그마-델타 변조기의 상기 비교기는 서로 반전된 위상을 갖는 클럭으로 구동되는 제 1 비교기 요소와 제 2 비교기 요소를 포함한다. 상기 제 1 비교기 요소와 제 2 비교기 요소는 각각 상기 적분된 제 2 신호와 제 3 신호의 비교하여 각각 제 6 신호와 제 7 신호로서 출력한다.

또한, 상기 제 1 비교기 요소와 제 2 비교기 요소는 래치형 비교기일 수 있다.

여기서, 상기 제 1 및 제 2 적분기는 스위치형 커패시터 적분기로 구현되거나, 트랜스컨덕터로 구현 될 수 있다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. (어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다.)

이제 본 발명의 실시예에 따른 에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 2는 본 발명의 실시예 따른 피드 포워드 기술을 적용한 2 차 시스템을 도시하고 있다.

도 2에 도시된 바와 같이, 본 발명의 실시예에는 직렬로 연결된 제 1 적분기(100), 제 2 적분기(110), 두 개의 피드 포워드 경로와 두 개의 이득 회로(120, 130)를 비교기(160)를 포함한다.

입력 신호(Vin)는 피드포워드 이득회로(120)를 거쳐 1 차 적분기(100)의 출력과 가산기(150)에서 가산된다. 또한, 상기 입력 신호(Vin)는 비교기(160)에서 피드백된 신호와 차감되어 제 1 적분기에 입력된다. 또한 상기 입력 신호(Vin)는 피드 포워드 이득회로(130)를 거쳐 비교기로 입력된다.

피드 포워드 이득회로(120)의 이득(FA)은 제 1 적분기의 스윙(swing)을 감소시키도록 돕는다. 제 2 적분기 스윙은 이득(FB)에 의해 제한된다. 상기 제 1적분기의 출력에서, 입력 신호 정보는 적분기의 과거정보 및 피드백된 신호와 섞이게 된다. 출력 신호의 절대값은 입력 신호와 비례한다. 따라서, 입력신호를 제 2 적분기에 공급하고, 이득(FA)을 가진 추가적인 피드 포워드 경로를 이용하여, 제 1 적분기의 입력 요소는 크게 감소하게된다. 피드 포워드 신호는 제 2 적분기에 의해 증폭된다. 따라서, 상기 제 2 적분기 출력은 상기 입력 신호의 영향을 받게된다.

입력 요소를 보상하기 위하여, 피드 포워드 신호는 비교기의 또 다른 핀(예를 들어, 비교기의 네거티브 입력)에 인가된다. 일반적으로, 상기 네거티브 입력 핀은 일정한 전압에 바이어싱된다. 그러나, 본 발명의 실시예에 따른 회로에 있어서, 일정한 전압대신 가변 신호가 상기 네거티브 입력에 인가된다. 따라서, 비교기의 플러스 핀 스윙은 상대적으로 감소된다. 그 결과, 제 2 적분기의 출력 스윙의 최대값은 입력 신호에 거의 무관하게 된다.

도 3은 본 발명의 실시예를 적용하기 전후의 적분기의 출력을 도시하고 있다. 여기서 출력(A)은 종래의 변조기에 있어서의 제 2 적분기의 출력을 나타낸 것이며, 출력(B)은 본 발명의 실시예의 제 2 적분기의 출력을 나타낸 것이다. 또한, 출력(C)은 종래의 변조기에 있어서의 제 1 적분기의 출력을 나타낸 것이며, 출력(D)은 본 발명의 실시예의 제 1 적분기의 출력을 나타낸 것이다. 도 3에서 용이하게 파악할 수 있듯 본 발명의 실시예에 의하여 제 1 적분기 및 제 2 적분기의 출력의 종래 기술보다 일정하게 유지되게 된다.

도 4는 5V 전원에서 피크 전압 4Vpp의 입력 신호를 가지고 본 발명의 실시예의 적분기 출력을 도시하고 있다.

도 4에서 출력(E)은 제 2 적분기의 출력이며, 출력(F)은 제 1 적분기의 출력이다. 최대 +/- 5V 신호 스윙 범위를 고려하여 볼 때, 제 1 적분기 및 제 2 적분기의 스윙은 2Vpp 와 5Vpp를 각각 초과하지 않는 것을 확인할 수 있다.

도 5는 본 발명의 실시예에 따른 비교기를 도시하고 있다.

비교기A(210) 및 비교기B(220)는 래치형(latched) 비교기이다. 상기 비교기는 클럭(CLK)의 하이레벨동안 비교기로서 동작하고, 그 밖의 경우에는 래치로서 동작한다.

인버터로 구성된 동상(in-phase) 및 이상(out-of-phase) 클럭이 비교기 A,B 에 각각 인가된다. 비교기A의 출력(VOA)과 비교기B의 출력(VOB)간의 전압차는 비교기의 최종 출력(Vo)이 된다.

도 6은 본 발명의 실시예에 따른 비교기의 동작을 도시한 신호도이다.

도 6에 도시된 바와 같이, 비교기A(210)의 출력(VOA) 트랜지션은 클럭의 하강 에지에서 발생한다. 반면에, 비교기B(220)의 출력(VOB) 트랜지션은 클럭의 상승 에지에서 발생한다. 여기서 구간(T1)동안은 비교기A는 비교 모드에 있으며 비교기B는 래치 모드가 된다. 또한 구간(T2)동안은 비교기A는 래치 모드가 되며, 비교기B는 비교 모드가 된다. 따라서, 1 클럭 주기(T1+T2)동안, 출력들은 두 번의 트랜지션을 겪게된다.

이하, 표 1을 통해 한 주기(T1+T2)동안의 출력(Vo)의 상태를 나타내었다.

VOA	VOB	VO
0	0	0
0	VDD	-VDD
VDD	0	VDD
VDD	VDD	0

상기 표 1에 나타난 바와 같이, 출력(Vo)은 세개의 신호레벨을 갖게 된다. 본 발명의 실시예에 따른 비교기는 신호대 잡음비와 입력의 동적 범위를 향상시킨다.

도 7은 본 발명의 실시예에 따른 시그마-델타 변조기의 설계를 도시한 블록도이다.

본 발명의 실시예에 따른 시그마-델타 변조기는 차동 적분기(101, 102)와 피드 포워드 이득 회로를 포함한다. 또한, 도 6에 도시된 이중 위상 비교기(230, 240)을 포함한다.

전술한 이득(FA, FB)은 각각 1과 0.5로 선택되어질 수 있다. 차동 적분기인 제 1 및 제 2 적분기(101, 102)가 본 발명의 실시예 구현에 사용된다.

제 1 적분기(101)는 두 개의 입력을 갖는다. 하나는 신호 입력을 위한 것이며, 다른 하나는 피드백 입력을 위한 것이다. 이러한 신호들은 차분되어 적분된다.

제 2 적분기는 추가적인 피드-포워드 입력을 필요로 하기 때문에 제 3 차동 입력을 갖는다. 제 1 적분기와 제 2 적분기를 경유하는 국부적인 피드 백 루프를 아우르는 전체 피드백 루프는 안정적인 동작을 만족시키기 위하여 네거티브 피드 백 루프로 이뤄져야 한다.

한편, 시그마-델타 변조기는 출력에서 샘플링된 데이터를 취급하기 때문에 적분기에서 스위치형 커패시터(switched capacitor) 적분기를 사용하는 것이 바람직하다. 또한, 스위치형 커패시터 적분기의 단일 이득 주파수는 스위칭 주파수에 의해 적응적으로 제어된다. 따라서, 입력 대역폭이 변하는 경우에도, 변조기가 단지 샘플링 주파수만을 변화시킴으로써 동일한 신호대 잡음비를 나타내는 것이 가능하다.

그러나, 아날로그 저역 통과 필터가 주파수 영역에서 에일리어싱(aliasing)을 막기 위해 요구된다. 한편, 스위치형 커패시터 적분기에서 사용되는 연산 증폭기는 높은 대역폭과, 높은 슬루율(slew rate)과 높은 이득을 요구한다. 따라서, 연속적인 시간 적분기는 고정된 대역폭을 가진 일부 기기에서 효과적이라 할 수 있다.

도 8과 도 9는 연산 증폭기와 트랜스컨덕터(transconductor)를 이용하여 구현된 디지털 증폭기들을 각각 도시하고 있다.

도 8에 있어서, 제 1 적분기와 제 2 적분기는 연산 증폭기의 형태로 구현된다.

저항 (R11 및 R12)은 전체 네거티브 피드백을 형성하기 위해 이용된다. 저항 (R3, R4, R5, R6)은 피드 포워드 동작을 위한 것이다. 각각의 저항값은 0.5R 이기 때문에, 피드 포워드 이득(FA, FB)은 각각 1 과 0.5 가 된다. 상기 비교기들의 출력들은 게이트 구동기(300, 310)에 의해 출력 트랜지스터들을 구동하기 위해 이용된다.

피드백 신호는 도 7에 도시된 바와 같이 비교기의 출력부가 아니라 전력 트랜지스터의 출력부에서 감지된다. 따라서, 왜곡은 출력 PMOS에서 기인한 왜곡은 상기 네거티브 피드백 루프에 의해 보상된다. 평활 필터(smoothing filter)(L1, L2, C5, C6)는 스피커에서의 평활 가청 신호를 재구성하는 것을 돕는다.

상기 회로에서 연산 증폭기를 이용하기 위해서는, 커패시터와 저항등을 이용하는 네거티브 피드백이 일반적으로 필요하다. 따라서, 높은 이득 뿐 아니라 높은 대역폭을 갖는 연산 증폭기의 이용이 바람직하다.

그러나, 상기 두 가지 요구를 모두 만족하는 것은 매우 어렵다. 따라서, 디자인 효율을 고려한다면, 도 9에 도시된 것과 같이 트랜스컨덕터와 커패시터로 이루어진 gm-C형 적분기를 선택하는 것이 바람직하다. 상기 gm-C형 적분기는, 네거티브 피드백 방법 없이 구현되므로, 구성상 단순함과 낮은 전력 소모의 요구를 만족시킨다. 제 1 적분기는 두 개의 적분 입력 트랜스컨덕터(GM1, GM2)를 이용한다. 여기서 트랜스컨덕턴스는 GM으로 한다. 따라서, 따라서, 출력 전류는 GM에 비례한다. 그 결과, 도 7에서 트랜스컨덕터는 마치 저항과 같이 동작한다. 제 2 트랜스 컨덕터(GM2)는 피드 포워드 입력을 얻기 위해 3개의 적분 입력을 갖는다. 제 3 트랜스 컨덕터(GM3)는 이득(FB)을 만들기 위해 저항(R1)을 가지고 이용된다. 이러한 경우에는, 저항값(R1)은 1/GM의 반이 된다. 따라서, 이득(FB)은 0.5로 설정된다. 따라서, 도 8에 도시된 회로와 동일한 이득 회로 구현이 가능하게 된다.

도 10a는 도 9에 도시된 회로에서 5V 전원으로 4 옴(ohm)의 부하를 가지고 시뮬레이션한 결과를 도시하고 있다.

도 10b는, 종래의 2차 시스템의 출력을 도시하고 있다.

도 10a와 도 10b에서 L-C 필터를 이용하여 재구성된 파형을 비교하면, 본 발명의 실시예에 따른 것이 종래 기술보다 동적 범위가 크다는 것을 확인 할 수 있다.

도 11은 본발명의 실시예와 종래기술의 신호대 잡음비를 비교한 그래프이다.

여기서 신호대 잡음비(SNR1)는 종래 기술의 신호대 잡음비를 도시한 것이며, 신호대 잡음비(SNR2)는 본 발명의 실시예에서의 신호대 잡음비를 도시하고 있다.

도 11에서 확인할 수 있듯이, 본 발명의 실시예에서는 종래 기술에 비하여 약 10dB 정도 신호대 잡음비를 증가시킬 수 있다.

따라서, 본 발명의 실시예에 있어서 동적 범위는 종래 기술에 비해서 약 12dB 정도 넓다. 클럭 주파수는 2MHz이며, 신호 대역폭은 20khz 이다. 이 경우에는 전체 샘플링율은 50이 된다. 따라서, 본 발명의 실시예에서는 완화된 샘플링률에도 불구하고 높은 신호대 잡음비를 얻을 수 있게된다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

전술한 본 발명의 구성에 의하여, 종래 기술보다 동적 범위가 향상된 시그마-델타 변조기의 구현이 가능하며, 완화된 샘플링 주파수로써 신호대 잡음비를 증가 시킬 수 있다.

Claims (7)

1. 시그마-델타 변조기에 있어서:

   제 1 신호를 적분하는 제 1 적분기;

   제 2 신호를 적분하는 제 2 적분기;

   적분된 제 2 신호와 제 3 신호의 크기를 비교하여 제 4 신호로서 출력하는 비교기;

   입력 신호에 제 1 이득값을 곱하여 제 5 신호로서 출력하는 제 1 이득회로; 및

   입력 신호에 제 2 이득값을 곱하여 상기 제 3 신호로서 출력하는 제 2 이득 회로를 포함하고,

   상기 제 1 신호는 상기 입력 신호로부터 피드백된 상기 제 4 신호를 차분한 신호이며,

   상기 제 2 신호는 적분된 제 1 신호와 상기 제 5 신호의 합으로부터 피드백된 상기 제 4 신호를 차분한 신호인 시그마-델타 변조기.
2. 제 1 항에 있어서,

   상기 비교기는 서로 반전된 위상을 갖는 클럭으로 구동되는 제 1 비교기 요소와 제 2 비교기 요소를 포함하고,

   상기 제 1 비교기 요소와 제 2 비교기 요소는 각각 상기 적분된 제 2 신호와제 3 신호의 비교하여 각각 제 6 신호와 제 7 신호로서 출력하는 시그마-델타 변조기.
3. 제 2 항에 있어서,

   상기 제 1 비교기 요소와 제 2 비교기 요소는 래치형 비교기인 시그마-델타 변조기.
4. 제 2 항에 있어서, 상기 제 1 이득값은 1 이며, 상기 제 2 이득값은 0.5인 시그마-델타 변조기
5. 제 3 항에 있어서 상기 제 1 적분기 및 제 2 적분기는 완전 차동형 연산 증폭기와 제 1 및 제 2 커패시터를 포함하는 적분기인 시그마-델타 변조기.
6. 제 3 항에 있어서,

   상기 제 1 적분기는, 동일한 제 1 컨덕턴스를 가지는 제 1 트랜스 컨덕터 및 제 2 트랜스 컨덕터와, 상기 제 1 트랜스 컨덕터와 제 2 트랜스 컨덕터의 출력에 각각 병렬로 접속된 제 2 커패시터 및 제 3 커패시터를 포함하고,

   상기 제 2 적분기는 상기 제 1 컨덕턴스를 가지는 제 3 트랜스 컨덕터를 포함하고,

   상기 제 3 컨덕턴스 출력단에 병렬로 접속된 제 1 저항은 상기 트랜스컨덕턴스의 역수값의 1/2인 시그마-델타 변조기.
7. 시그마-델타 변조 방법에 있어서:

   차동 입력 신호를 입력하는 단계;

   제 1 차동 신호를 적분하는 단계;

   제 2 차동 신호를 적분하는 단계;

   차동 입력 신호에 각각 제 1 이득값을 곱하여 생성된 제 5 차동 신호를 상기 적분된 제 1 차동 신호에 가산하는 단계;

   차동 입력 신호에 각각 제 2 이득값을 곱하여 생성된 제 3 차동 신호를 상기 적분된 제 2 차동 신호와 비교하는 단계;

   제 1, 제2 래치형 비교기를 서로 반전된 위상으로 구동함으로써 출력 신호인 제6 신호와 제 7신호의 차가 3가지 상태의 값을 갖도록 하는 단계;

   상기 출력 신호를 피드백하여, 입력신호와 차분한 제 1 차동 신호를 생성하고, 상기 제 3 차동 신호와 상기 적분된 제 1 차동 신호의 합과 차분한 제 2 차동 신호를 생성하는 단계를 포함하는 시그마-델타 변조 방법.