KR20100052110A - 액티브 필터 및 이를 포함하는 델타-시그마 변조기 - Google Patents

액티브 필터 및 이를 포함하는 델타-시그마 변조기 Download PDF

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KR20100052110A
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Abstract

액티브 필터는 제1 필터 및 제2 필터를 포함한다. 제1 필터는 입력 신호를 수신하고, 입력 신호를 필터링하여 제1 출력 신호를 생성한다. 제2 필터는 상기 제1 출력 신호를 수신하고, 제1 필터의 시상수 변화를 보상하도록 제1 필터의 시상수 변화에 따라 제1 출력 신호를 수신하는 시간을 조절하며, 수신된 제1 출력 신호를 필터링하여 제2 출력 신호를 생성한다.

Description

액티브 필터 및 이를 포함하는 델타-시그마 변조기{ACTIVE FILTER AND DELTA-SIGMA MODULATOR INCLUDING THE SAME}
본 발명은 집적 회로에 관한 것으로서, 더욱 상세하게는 적분 시간 후 조절(post integration time control) 기법을 활용한 액티브 필터(active filter) 및 이를 포함하는 델타-시그마 변조기(delta-sigma modulator)에 관한 것이다.
액티브 필터는 저항, 커패시터 등의 수동 소자와 함께 연산 증폭기 등의 능동 소자로 구현된 회로로서, 특정 주파수 대역을 통과시키거나 저지시키는 기능을 수행한다. 액티브 필터는 수동 소자만으로 구성된 패시브 필터에 비하여 인덕터 없이도 필터의 응답을 용이하게 성형할 수 있고, 높은 입력 임피던스 및 낮은 출력 임피던스를 가지는 연산 증폭기를 사용하여 액티브 필터와 연결된 전원, 부하와 같은 소자들과 서로 영향을 받지 않고 동작할 수 있는 장점을 가진다.
델타-시그마 변조기는 루프 필터(loop filter)로서 액티브 필터를 채용할 수 있다. 델타-시그마 변조기는 아날로그 신호를 디지털 신호로 변환하는 과정에서 필수적으로 발생하는 양자화 잡음을 필요한 저주파 대역에서 최소화 할 수 있는 회로로서 아날로그 디지털 변조기로 광범위하게 사용되고 있는 회로이다. 이러한 델타- 시그마 변조기는 루프 필터의 종류에 따라 이산 시간 델타-시그마 변조기(discrete-time delta-sigma modulator)와 연속 시간 델타-시그마 변조기(continuous-time delta sigma modulator)로 구분된다.
이산 시간 델타-시그마 변조기는 스위치드 커패시터 회로를 사용함으로써 필터 계수의 변화가 작고 주파수 확장성이 좋은 장점이 있으나, 전력 소모가 크고, 입력단에서 스위칭 노이즈가 발생하며, 고해상도 신호를 저해상도로 표현할 때 발생하는 알리아싱을 최소화하기 위한 안티-알리아싱(anti-aliasing) 필터를 부가적으로 사용해야 하는 단점이 있다. 연속 시간 시그마-델타 변조기는 고유한 안티-알리아싱 기능을 제공하나, 공정 변화, 온도 등에 따른 수동 소자의 변화에 따라 필터 특성이 달라지는 문제가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 적분 시간 후 조절(post integration time control) 기법을 활용하여 수동 소자 변화를 보상하고, 입력단에서 스위칭 노이즈가 발생하지 않는 액티브 필터를 제공하는 것이다.
본 발명의 다른 목적은 적분 시간 후 조절 기법을 활용하여 시상수의 변화를 보상하고, 안티-알리아싱 필터링(anti-aliasing filtering, AAF) 특성을 유지하며, 입력 신호와 적분 시간 조절 신호의 변조로 인한 잡음을 감소시킬 수 있는 델타-시그마 변조기를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 액티브 필터는 제1 필터 및 제2 필터를 포함한다.
상기 제1 필터는 입력 신호를 수신하고, 상기 입력 신호를 필터링하여 제1 출력 신호를 생성한다. 상기 제2 필터는 상기 제1 출력 신호를 수신하고, 상기 제1 필터의 시상수 변화를 보상하도록 상기 제1 필터의 시상수 변화에 따라 상기 제1 출력 신호를 수신하는 시간을 조절하며, 상기 수신된 제1 출력 신호를 필터링하여 제2 출력 신호를 생성한다.
일 실시예에서, 상기 제1 필터는, 일단에서 상기 입력 신호를 수신하고, 타단이 제1 노드에 연결된 제1 저항, 일단이 상기 제1 노드에 연결되고, 타단이 제2 노드에 연결된 제1 커패시터, 및 입력단자가 상기 제1 노드에 연결되고, 출력단자가 상기 제2 노드에 연결된 제1 연산 증폭기를 포함할 수 있다.
일 실시예에서, 상기 제2 필터는, 일단이 상기 제2 노드에 연결되고, 타단이 제3 노드에 연결된 제2 저항, 일단이 상기 제3 노드에 연결되고, 타단이 제4 노드에 연결되며, 상기 제1 필터의 시상수 변화에 따라 턴-온 시간이 조절되는 스위치, 일단이 상기 제4 노드에 연결되고, 타단이 제5 노드에 연결된 적어도 하나의 제2 커패시터, 및 입력단자가 상기 제4 노드에 연결되고, 출력단자가 상기 제5 노드에 연결된 제2 연산 증폭기를 포함할 수 있다.
다른 실시예에서, 상기 제2 필터는, 일단이 상기 제2 노드에 연결되고, 타단이 제3 노드에 연결되며, 상기 제1 필터의 시상수 변화에 따라 턴-온 시간이 조절되는 스위치, 일단이 상기 제4 노드에 연결되고, 타단이 제4 노드에 연결된 제2 저 항, 일단이 상기 제4 노드에 연결되고, 타단이 제5 노드에 연결된 적어도 하나의 제2 커패시터, 및 입력단자가 상기 제4 노드에 연결되고, 출력단자가 상기 제5 노드에 연결된 제2 연산 증폭기를 포함할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 델타-시그마 변조기는 액티브 필터, 양자화기 및 디지털-아날로그 변환부를 포함한다.
상기 액티브 필터는 입력 신호와 피드백 신호를 수신한다. 상기 양자화기는 상기 액티브 필터의 출력 신호를 수신하고, 상기 액티브 필터의 출력 신호에 상응하는 디지털 출력 신호를 생성한다. 상기 디지털-아날로그 변환부는 상기 디지털 출력 신호를 아날로그 신호로 변환하여 상기 피드백 신호를 생성한다. 상기 액티브 필터는, 상기 입력 신호 및 상기 피드백 신호를 수신하고, 상기 입력 신호와 상기 피드백 신호의 차를 적분하여 제1 적분 신호를 생성하는 제1 적분기, 및 상기 제1 적분 신호 및 상기 피드백 신호를 수신하고, 상기 제1 적분기의 시상수 변화를 보상하도록 상기 제1 적분기의 시상수 변화에 따라 상기 제1 적분 신호를 수신하는 시간을 조절하고, 상기 수신된 제1 적분 신호와 상기 피드백 신호의 차를 적분하여 제2 적분 신호를 생성하는 제2 적분기를 포함한다.
일 실시예에서, 상기 제1 적분기는, 일단에서 상기 입력 신호를 수신하고, 타단이 제1 노드에 연결된 제1 저항, 일단이 상기 제1 노드에 연결되고, 타단이 제2 노드에 연결된 제1 커패시터, 및 입력단자가 상기 제1 노드에 연결되고, 출력단자가 상기 제2 노드에 연결된 제1 연산 증폭기를 포함하고, 상기 제2 적분기는, 일단이 상기 제2 노드에 연결되고, 타단이 제3 노드에 연결된 제2 저항, 일단이 상기 제3 노드에 연결되고, 타단이 제4 노드에 연결되며, 상기 제1 적분기의 시상수 변화에 따라 턴-온 시간이 조절되는 스위치, 일단이 상기 제4 노드에 연결되고, 타단이 제5 노드에 연결된 적어도 하나의 제2 커패시터, 및 입력단자가 상기 제4 노드에 연결되고, 출력단자가 상기 제5 노드에 연결된 제2 연산 증폭기를 포함할 수 있다.
상기 디지털-아날로그 변환부는, 입력단자가 상기 양자화기의 출력단자에 연결되고, 출력단자가 상기 제1 노드에 연결된 제1 디지털-아날로그 변환기, 및 입력단자가 상기 양자화기의 출력단자에 연결되고, 출력단자가 상기 제4 노드에 연결된 제2 디지털-아날로그 변환기를 포함할 수 있다.
일 실시예에서, 상기 델타-시그마 변조기는 상기 제1 적분기의 시상수 변화에 따라 듀티 비(duty ratio)가 조절되는 제어 클록 신호를 생성하는 제어 신호 생성부를 더 포함하고, 상기 제2 적분기는 상기 제어 클록 신호에 응답하여 상기 제1 적분 신호를 수신하는 시간을 조절할 수 있다.
상기 제어 신호 생성부는, 제1 기준 전압 및 제2 기준 전압을 생성하는 기준 전압 생성부, 상기 제1 기준 전압에 기초하여 상기 제1 적분기의 시상수 변화에 상응하는 전류를 생성하는 전류 생성부, 상기 전류 생성부에서 생성된 전류에 기초하여 상기 제1 적분기의 시상수 변화에 상응하는 전압을 생성하는 전압 생성부, 및 상기 제2 기준 전압과 상기 전압 생성부에서 생성된 전압을 비교하여 상기 제어 클록 신호를 생성하는 비교부를 포함할 수 있다.
상기 전압 생성부는, 상기 제어 클록 신호에 기초하여 상기 전류 생성부에서 생성된 전류를 입력받는 시간을 조절하는 제1 스위치, 상기 전류 생성부에서 생성된 전류에 기초하여 전하를 축적하는 커패시터, 및 상기 커패시터에 병렬로 연결되어 상기 커패시터에 축적된 전하를 주기적으로 방전하는 제2 스위치를 포함할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 액티브 필터 및 이를 포함하는 델타-시그마 변조기는 적분 시간 후 조절(post integration time control) 기법을 활용하여 수동 소자 변화 또는 시상수의 변화를 보상함으로써 스위칭 노이즈를 감소시키고, 신호대 양자화 잡음비(signal-to-quantization noise ratio, SQNR)을 향상시킬 수 있다.
또한 본 발명의 실시예들에 따른 액티브 필터 및 이를 포함하는 델타-시그마 변조기는 적분 시간 후 조절 기법을 활용하여 추가적인 안티-알리아싱(anti-aliasing) 필터가 필요 없고, 수동 소자의 크기를 감소시킴으로써 회로 면적을 줄일 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지 다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 액티브 필터를 나타내는 블록도이다.
도 1을 참조하면, 액티브 필터(100)는 제1 필터(110) 및 제2 필터(120)를 포함한다.
제1 필터(110)는 입력 신호(VIN)를 수신하고, 입력 신호(VIN)를 필터링하여 제1 출력 신호(VOUT1)를 생성한다. 일 실시예에서, 제1 필터(110)는 저항, 커패시터 등의 수동 소자 및 연산 증폭기 등의 능동 소자로 구현될 수 있다. 예를 들어, 제1 필터(110)는 저역 통과 필터(low-pass filter), 고역 통과 필터(high-pass filter), 대역 통과 필터(band-pass filter), 대역 저지 필터(band-rejection filter) 등일 수 있다.
제2 필터(120)는 제1 출력 신호(VOUT1)를 수신하고, 제1 출력 신호(VOUT1)를 필터링하여 제2 출력 신호(VOUT2)를 생성한다. 일 실시예에서, 제2 필터(120)는 저항, 커패시터 등의 수동 소자 및 연산 증폭기 등의 능동 소자로 구현될 수 있다. 예를 들어, 제2 필터(120)는 저역 통과 필터, 고역 통과 필터, 대역 통과 필터, 대역 저지 필터 등일 수 있다.
제2 필터(120)는 제1 필터(110)의 시상수(time constant)의 변화를 보상하도록 제1 출력 신호(VOUT1)를 수신하는 시간을 조절한다. 제1 필터(110)의 저항, 커패시터 등의 수동 소자의 소자 값은 공정 변수, 온도 등에 의해 설계된 소자 값과 다를 수 있고, 이에 따라 시상수 및 필터 계수가 변할 수 있다. 이러한 제1 필터(110)의 시상수 변화에 의한 필터 특성의 열화를 방지하도록 제2 필터(120)는 제1 필터(110)의 제1 출력 신호(VOUT1)를 수신하는 시간을 조절한다. 예를 들어, 제1 필터(110)의 시상수가 설계된 시상수 보다 증가한 경우, 제2 필터(120)는 제1 출력 신호(VOUT1)를 수신하는 시간을 증가시킴으로써 제1 필터(110)의 시상수 변화를 보상할 수 있다. 또한, 제1 필터(110)의 시상수가 설계된 시상수 보다 감소한 경우, 제2 필터(120)는 제1 출력 신호(VOUT1)를 수신하는 시간을 감소시킴으로써 제1 필터(110)의 시상수 변화를 보상할 수 있다. 이와 같이, 제1 필터(110)의 수동 소자의 소자 값 변화를 제1 필터(110)의 출력단에서 보상함으로써, 노이즈를 감소시킬 수 있다.
도 2는 본 발명의 일 실시예에 따른 액티브 필터를 나타내는 회로도이다.
도 2를 참조하면, 액티브 필터(200)는 제1 필터(210) 및 제2 필터(220)를 포함한다.
제1 필터(210)는 제1 저항(211), 제1 커패시터(212) 및 제1 연산 증폭기(213)를 포함할 수 있다. 제1 저항(211)은 일단에서 입력 신호(VIN)를 수신하고, 제1 저항(211)의 타단은 제1 노드(N1)에 연결될 수 있다. 제1 커패시터(212)의 일단은 제1 노드(N1)에 연결되고, 제1 커패시터(212)의 타단은 제2 노드(N2)에 연결될 수 있다. 제1 연산 증폭기(213)의 제1 입력단자는 제1 노드(N1)에 연결되고, 제1 연산 증폭기(213)의 제2 입력단자는 전원 전압(VSS), 예를 들어 접지 전압에 연결되고, 제1 연산 증폭기(213)의 출력단자는 제2 노드(N2)에 연결될 수 있다. 일 실시예에서, 제1 필터(210)는, 도 2에 도시된 바와 같이, 연산 증폭기(213), 연산 증폭기(213)의 입력 단자에 연결된 저항(211), 및 연산 증폭기(213)의 입력 단자 및 출력 단자 사이에 연결된 커패시터(212)를 포함하고, 저역 통과 필터(low-pass filter)로 동작하는 적분기(integrator)일 수 있다. 즉, 제1 필터(210)는 입력 신호(VIN)를 적분하여 제1 출력 신호(VOUT1a)를 생성한다.
제2 필터(220)는 제2 저항(221), 스위치(222), 적어도 하나의 제2 커패시터(223) 및 제2 연산 증폭기(224)를 포함할 수 있다. 제2 저항(221)의 일단은 제2 노드(N2)에 연결되고, 제2 저항(221)의 타단은 제3 노드(N3)에 연결될 수 있다. 스위치(222)의 일단은 제3 노드(N3)에 연결되고, 스위치(222)의 타단은 제4 노드(N4)에 연결되며, 제1 필터(210)의 시상수 변화에 따라 스위치(222)의 턴-온 시간이 조 절될 수 있다. 예를 들어, 스위치(222)의 턴-온 시간은 제어 클록 신호(CTRL_CLK)에 응답하여 조절될 수 있다. 제2 커패시터(223)의 일단은 제4 노드(N4)에 연결되고, 제2 커패시터(223)의 타단은 제5 노드(N5)에 연결될 수 있다. 제2 연산 증폭기(224)의 제1 입력단자는 제4 노드(N4)에 연결되고, 제2 연산 증폭기(224)의 제2 입력단자는 전원 전압(VSS), 예를 들어 접지 전압에 연결되고, 제2 연산 증폭기(224)의 출력단자는 제5 노드(N5)에 연결될 수 있다. 일 실시예에서, 제2 필터(224)는, 도 2에 도시된 바와 같이, 저역 통과 필터(low-pass filter)로 동작하는 적분기(integrator)일 수 있다. 실시예에 따라, 제2 필터(220)의 수동 소자들(221, 223)의 소자 값 변화는, 다음 단에 연결된 필터에 의해 보상될 수 있고, 도 2에 도시된 바와 같이 병렬로 연결된 커패시터(223)의 커패시턴스를 조절하여 제2 필터(220)의 시상수를 조정할 수 있다. 예를 들어, 커패시터(223)의 커패시턴스는 외부에서 소자 값 변화를 측정하여 적절한 개수의 커패시터(223)가 연결되도록 퓨징(fusing)할 수 있다. 또한, 제4 노드(N4)와 커패시터(223) 중 적어도 하나의 커패시터 사이에 연결된 적어도 하나의 스위치를 통하여 각 커패시터(223)의 연결을 제어함으로써 시상수 변화를 보상할 수 있다.
제1 필터(210)의 제1 저항(211), 제1 커패시터(212) 등의 수동 소자의 소자 값은 공정 변수, 온도 등에 의해 설계된 소자 값과 다를 수 있고, 이에 따라 시상수 및 필터 계수가 변할 수 있다. 예를 들어, 제1 저항(211)의 레지스턴스가 증가하거나, 제1 커패시터(212)의 커패시턴스가 증가하는 경우, 제1 필터(210)의 시상수가 감소하고, 제1 출력 신호(VOUT1a)의 상승 또는 감소 속도가 증가할 수 있다. 또한, 제1 저항(211)의 레지스턴스가 감소하거나, 제1 커패시터(212)의 커패시턴스가 감소하는 경우, 제1 필터(210)의 시상수가 증가하고, 제1 출력 신호(VOUT1a)의 상승 또는 감소 속도가 감소할 수 있다. 이에 따라, 제1 출력 신호(VOUT1a)의 값이 원하는 값과 다를 수 있다.
제2 필터(220)는 제1 필터(210)의 시상수 변화를 보상하도록 스위치(222)를 통하여 제1 출력 신호(VOUT1a)를 수신하는 시간을 조절한다. 예를 들어, 제1 필터(210)의 시상수가 감소한 경우, 스위치(222)의 턴-온 시간을 감소시킴으로써, 제4 노드(N4)에는 제1 필터(210)의 시상수 변화가 보상된 제1 필터(210)의 출력 신호(VOUT1b)가 전달될 수 있다. 또한, 제1 필터(210)의 시상수가 증가한 경우, 스위치(222)의 턴-온 시간을 증가시킴으로써, 제4 노드(N4)에는 제1 필터(210)의 시상수 변화가 보상된 제1 필터(210)의 출력 신호(VOUT1b)가 전달될 수 있다. 이와 같이, 제1 필터(210)의 수동 소자의 소자 값 변화를 제1 필터(210)의 출력단에서 보상함으로써, 입력 신호와 스위치 제어 신호 사이에 변조로 인한 노이즈가 발생하지 않고, 제1 필터(210)의 안티-알리아싱 필터링(anti-aliasing filtering, AAF) 특성이 유지될 수 있다.
도 3은 본 발명의 일 실시예에 따른 액티브 필터를 나타내는 회로도이다.
도 3을 참조하면, 액티브 필터(300)는 제1 필터(310) 및 제2 필터(320)를 포함한다. 제1 필터(310)는 제1 저항(311), 제1 커패시터(312) 및 제1 연산 증폭기(313)를 포함할 수 있다. 도 3의 제1 필터(310)는 도 2의 제1 필터(210)와 동일한 구조를 가지므로, 이에 대한 설명은 생략한다.
제2 필터(220)는 스위치(321), 제2 저항(322), 적어도 하나의 제2 커패시터(323) 및 제2 연산 증폭기(324)를 포함할 수 있다. 스위치(321)의 일단은 제2 노드(N2)에 연결되고, 스위치(321)의 타단은 제3 노드(N3)에 연결되며, 제1 필터(310)의 시상수 변화에 따라 스위치(321)의 턴-온 시간이 조절될 수 있다. 예를 들어, 스위치(321)의 턴-온 시간은 제어 클록 신호(CTRL_CLK)에 응답하여 조절될 수 있다. 일 실시예에서, 제어 클록 신호(CTRL_CLK)는 외부 회로로부터 제공될 수 있다. 다른 실시예에서, 액티브 필터(300)는 제어 클록 신호(CTRL_CLK)를 생성하는 도 7의 제어 신호 생성부(700)를 더 포함할 수 있다. 제2 저항(322)의 일단은 제3 노드(N3)에 연결되고, 제2 저항(322)의 타단은 제4 노드(N4)에 연결될 수 있다. 제2 커패시터(323)의 일단은 제4 노드(N4)에 연결되고, 제2 커패시터(323)의 타단은 제5 노드(N5)에 연결될 수 있다. 제2 연산 증폭기(324)의 제1 입력단자는 제4 노드(N4)에 연결되고, 제2 연산 증폭기(324)의 제2 입력단자는 전원 전압(VSS), 예를 들어 접지 전압에 연결되고, 제2 연산 증폭기(324)의 출력단자는 제5 노드(N5)에 연결될 수 있다.
스위치(321)와 제2 저항(322)의 위치를 제외하고, 도 3의 제2 필터(320)는 도 2의 제2 필터(220)와 유사한 구조를 가진다. 이에 따라, 도 3의 제2 필터(320)는 도 2의 제2 필터(220)와 같이, 제1 필터(310)의 시상수 변화를 보상하도록 스위치(321)를 통하여 제1 출력 신호(VOUT1a)를 수신하는 시간을 조절한다. 이에 따라, 제4 노드(N4)에는 제1 필터(310)의 시상수 변화가 보상된 제1 필터(310)의 출력 신호(VOUT1b)가 전달될 수 있다. 이와 같이, 제1 필터(310)의 수동 소자의 소자 값 변화를 제1 필터(310)의 출력단에서 보상함으로써, 입력 신호와 스위치 제어 신호 사이에 변조로 인한 노이즈가 발생하지 않고, 제1 필터(310)의 안티-알리아싱 필터링 특성이 유지될 수 있다.
도 4는 본 발명의 일 실시예에 따른 액티브 필터의 신호들을 나타내는 타이밍도이다.
도 4에서, VIN은 도 2 또는 도 3의 입력 신호를 나타내고, VOUT1a는 도2 또는 도3의 제2 노드(N2)의 전압을 나타내며, VOUT1b는 도 2의 제4 노드(N4) 또는 도 3의 제3 노드(N3)의 전압을 나타내고, CTRL_CLK은 도 2 또는 도 3의 스위치(222, 321)를 제어하는 신호를 나타낸다.
도 2 내지 도 4를 참조하면, 도 4에는 입력 신호(VIN)로서 펄스 신호가 인가된 경우의 예가 도시되어 있다. 제1 필터(210, 310)는 입력 신호(VIN)를 적분하여 출력 신호(VOUT1a)를 생성한다. 예를 들어, 제1 필터(210, 310)의 수동 소자(211, 212, 311, 312)의 소자 값 증가로 인하여 제1 필터(210, 310)의 시상수가 감소하는 경우, 출력 신호(VOUT1a)의 상승 속도가 증가한다. 이에 따라, 한 주기(T)가 지났을 때, 제1 필터(210, 310)는 시상수의 변화가 없는 경우의 전압(411)보다 높은 레벨을 가지는 전압(413)을 출력한다. 또한, 제1 필터(210, 310)의 수동 소자(211, 212, 311, 312)의 소자 값 감소로 인하여 제1 필터(210, 310)의 시상수가 증가하는 경우, 출력 신호(VOUT1a)의 상승 속도가 감소한다. 이에 따라, 한 주기(T)가 지났을 때, 제1 필터(210, 310)는 시상수의 변화가 없는 경우의 전압(411)보다 낮은 레벨을 가지는 전압(412)을 출력한다.
제2 필터(220, 320)는 이러한 제1 필터(210, 310)의 시상수 변화를 보상하도록 제어 클록 신호(CTRL_CLK)에 응답하여 턴-온 시간이 조절되는 스위치(222, 312)를 통하여 제1 출력 신호(VOUT1a)를 수신하는 시간을 조절한다. 예를 들어, 제1 필터(210, 310)의 시상수가 감소한 경우, 시상수의 변화가 없는 경우의 제어 클록 신호(431) 보다 작은 듀티 비(duty ratio)를 가지는 제어 클록 신호(433)를 스위치(222, 312)에 인가한다. 즉, 시상수의 변화가 없는 경우의 클록 하이 시간(t0에서 t2) 보다 짧은 클록 하이 시간(t0에서 t1)을 가진 제어 클록 신호(CTRL_CLK)를 스위치(222, 312)에 인가한다. 이에 따라, 시상수의 변화가 없는 경우의 전압(421)보다 상승 속도가 증가된 전압(423)이 스위치(222, 312)에 인가되더라도, 스위치(222, 312)의 턴-온 시간을 감소시킴으로써 원하는 레벨의 전압(420)이 출력될 수 있다. 또한, 제1 필터(210, 310)의 시상수가 증가한 경우, 시상수의 변화가 없는 경우의 제어 클록 신호(431) 보다 큰 듀티 비(duty ratio)를 가지는 제어 클록 신호(432)를 스위치(222, 312)에 인가한다. 즉, 시상수의 변화가 없는 경우의 클록 하이 시간(t0에서 t2) 보다 긴 클록 하이 시간(t0에서 t3)을 가진 제어 클록 신호(CTRL_CLK)를 스위치(222, 312)에 인가한다. 이에 따라, 시상수의 변화가 없는 경우의 전압(421)보다 상승 속도가 감소된 전압(422)이 스위치(222, 312)에 인가되더라도, 스위치(222, 312)의 턴-온 시간을 증가시킴으로써 원하는 레벨의 전압(420)이 출력될 수 있다.
이와 같이, 제1 필터(210, 310)의 수동 소자의 소자 값이 변화하더라도, 제2 필터(220, 320)의 제2 연산 증폭기(224, 324)는 일정한 레벨의 전압을 제공받을 수 있다. 따라서, 공정 변수, 온도 등에 의해 제1 필터(210, 310)의 수동 소자의 소자 값이 변화하여 제1 필터(210, 310)의 시상수가 변경되더라도, 제1 필터(210, 310)의 필터 특성을 유지할 수 있다. 또한, 제1 필터(210, 310)의 출력단에서 보상함으로써, 입력 신호 와 스위치 제어 신호 사이에 변조로 인한 노이즈가 발생하지 않고, 제1 필터(210, 310)의 안티-알리아싱 필터링 특성이 유지될 수 있다.
도 5는 본 발명의 일 실시예에 따른 델타-시그마 변조기를 나타내는 블록도이다.
도 5를 참조하면, 델타-시그마 변조기(500)는 액티브 필터(510), 양자화기(520) 및 디지털-아날로그 변환부(530)를 포함한다.
액티브 필터(510)는 제1 필터(511) 및 제2 필터(512)를 포함할 수 있다. 일 실시예에서, 제1 필터(511)는 제1 적분기(511)이고, 제2 필터(512)는 제2 적분기(512)일 수 있다. 일 실시예에서, 제1 적분기(511) 및 제2 적분기(512) 각각은 저항, 커패시터 등의 수동 소자 및 연산 증폭기 등의 능동 소자로 구현될 수 있다. 제1 적분기(511)는 입력 신호(VIN) 및 피드백 신호(FEED)를 수신하고, 입력 신호(VIN)와 피드백 신호(FEED)의 차를 적분하여 제1 적분 신호(VOUT1)를 생성할 수 있다. 제2 적분기(512)는 제1 적분 신호(VOUT1) 및 피드백 신호(FEED)를 수신하고, 제1 적분 신호(VOUT1)와 상기 피드백 신호(FEED)의 차를 적분하여 제2 적분 신호(VOUT2)를 생성할 수 있다.
양자화기(520)는 액티브 필터(510)의 출력 신호, 즉 제2 적분 신호(VOUT2)를 수신한다. 양자화기(520)는 제2 적분 신호(VOUT2)에 상응하는 디지털 출력 신 호(VOUT)를 생성한다. 실시예에 따라, 디지털 출력 신호(VOUT)는 단일 비트, 또는 다중 비트의 신호일 수 있다. 또한, 디지털 출력 신호(VOUT)가 다중 비트의 신호인 경우, 디지털 출력 신호(VOUT)의 비트로 표현할 수 있는 모든 레벨들을 활용할 수 있고, 일부 레벨들만 활용할 수 있다. 예를 들어, 디지털 출력 신호(VOUT)가 2 비트 신호인 경우, 디지털 출력 신호(VOUT)는 4-레벨 신호일 수 있고, 3-레벨 신호일 수 있다.
디지털-아날로그 변환부(530)는 디지털 출력 신호(VOUT)를 아날로그 신호로 변환하여 피드백 신호(FEED)를 생성한다. 디지털-아날로그 변환부(530)는 제1 디지털-아날로그 변환기(531) 및 제2 디지털-아날로그 변환기(532)를 포함할 수 있다. 제1 디지털-아날로그 변환기(531)는 디지털 출력 신호(VOUT)를 수신하고, 디지털 출력 신호(VOUT)에 상응하는 피드백 신호(FEED)를 제1 적분기(511)에 제공할 수 있다. 제2 디지털-아날로그 변환기(532)는 디지털 출력 신호(VOUT)를 수신하고, 디지털 출력 신호(VOUT)에 상응하는 피드백 신호(FEED)를 제2 적분기(512)에 제공할 수 있다.
액티브 필터(510)는 입력 신호(VIN)에 대해서는 저역 통과 필터로 작용하나, 노이즈, 또는 양자화 에러(quantization error)에 대해서는 고역 통과 필터로 작용한다. 이에 따라, 델타-시그마 변조기(500)는 노이즈 형상화(noise shaping)을 통하여 양자화 노이즈를 높은 주파수로 이동시킴으로써 노이즈를 제거할 수 있다.
제2 적분기(512)는 제1 적분기(511)의 시상수의 변화를 보상하도록 제1 적분 신호(VOUT1)를 수신하는 시간을 조절한다. 제1 적분기(511)의 저항, 커패시터 등의 수동 소자의 소자 값은 공정 변수, 온도 등에 의해 설계된 소자 값과 다를 수 있고, 이에 따라 시상수 및 필터 계수가 변할 수 있다. 이러한 적분기(511)의 시상수 변화에 의한 필터 특성의 열화를 방지하도록 제2 적분기(512)는 제1 적분기(511)의 제1 적분 신호(VOUT1)를 수신하는 시간을 조절한다. 예를 들어, 제1 적분기(511)의 시상수가 설계된 시상수 보다 증가한 경우, 제2 적분기(512)는 델타-시그마 변조기(500)의 한 주기에서 제1 적분 신호(VOUT1)를 수신하는 시간을 증가시킴으로써 제1 적분기(511)의 시상수 변화를 보상할 수 있다. 이와 같이, 제1 적분기(511)의 수동 소자의 소자 값 변화를 제1 적분기(511)의 출력단에서 보상한다. 이에 따라, 제1 적분기(511)의 안티-알리아싱 필터링 특성이 유지됨으로써, 안티-알리아싱 필터의 추가가 필요하지 않아 델타-시그마 변조기(500)의 회로 크기가 감소될 수 있다.
도 6은 본 발명의 일 실시예에 따른 델타-시그마 변조기를 나타내는 회로도이다.
도 6을 참조하면, 델타-시그마 변조기(600)는 액티브 필터(611, 612), 양자화기(620), 및 디지털-아날로그 변환부(631, 632)를 포함한다. 일 실시예에서, 델타-시그마 변조기(600)는 제어 신호 생성부(640)를 더 포함할 수 있다.
액티브 필터(611, 612)는 제1 적분기(611) 및 제2 적분기(612)를 포함할 수 있다. 실시예에 따라, 액티브 필터(611, 612)는 세 개 이상의 적분기들(611, 612)을 포함할 수 있다. 또한, 도 6에는 적분기들(611, 612)이 직렬 연결된 단일 루프 형태의 델타-시그마 변조기(600)가 개시되어 있으나, 델타-시그마 변조기(600)는 다중 루프 구조를 가질 수 있다.
제1 적분기(611)는 제1 저항(R1), 제1 커패시터(C1) 및 제1 연산 증폭기(OP1)를 포함할 수 있다. 제1 저항(R1)은 일단에서 입력 신호(VIN)를 수신하고, 제1 저항(R1)의 타단은 제1 노드(N1)에 연결될 수 있다. 제1 커패시터(C1)의 일단은 제1 노드(N1)에 연결되고, 제1 커패시터(C1)의 타단은 제2 노드(N2)에 연결될 수 있다. 제1 커패시터(C1)는 일단에서 제1 저항(R1)을 통하여 입력 신호(VIN)를 수신함과 동시에 제1 디지털-아날로그 변환기(631)로부터 피드백 신호(FEED)를 수신할 수 있다. 일 실시예에서, 피드백 신호(FEED)는 디지털 출력 신호(VOUT)의 레벨에 반비례하는 레벨을 가질 수 있고, 입력 신호(VIN)와 피드백 신호(FEED)가 합산된 신호, 즉 입력 신호(VIN)에서 디지털 출력 신호(VOUT)에 상응하는 아날로그 신호가 제1 커패시터(C1)에 인가될 수 있다. 다른 실시예에서, 피드백 신호(FEED)는 디지털 출력 신호(VOUT)의 레벨에 비례하는 레벨을 가질 수 있고, 제1 적분기(611)는 입력 신호(VIN)와 피드백 신호(FEED)의 반전 신호를 합산하는 가산기를 더 포함할 수 있다. 이에 따라, 입력 신호(VIN)에서 디지털 출력 신호(VOUT)에 상응하는 아날로그 신호, 즉 피드백 신호(FEED)가 감산된 신호가 제1 커패시터(C1)에 인가될 수 있다. 제1 연산 증폭기(OP1)의 제1 입력단자는 제1 노드(N1)에 연결되고, 제1 연산 증폭기(OP1)의 제2 입력단자는 전원 전압(VSS), 예를 들어 접지 전압에 연결되고, 제1 연산 증폭기(OP1)의 출력단자는 제2 노드(N2)에 연결될 수 있다. 제1 적분기(611)는 입력 신호(VIN)와 디지털 출력 신호(VOUT)에 상응하는 아날로그 신호, 즉 피드백 신호(FEED)의 차를 적분하여 제1 적분 신호를 생성할 수 있다.
제2 적분기(612)는 제2 저항(R2), 스위치(S1), 적어도 하나의 제2 커패시터(C2) 및 제2 연산 증폭기(OP2)를 포함할 수 있다. 제2 저항(R2)의 일단은 제2 노드(N2)에 연결되고, 제2 저항(R2)의 타단은 제3 노드(N3)에 연결될 수 있다. 스위치(S1)의 일단은 제3 노드(N3)에 연결되고, 스위치(S1)의 타단은 제4 노드(N4)에 연결되며, 제1 적분기(611)의 시상수 변화에 따라 스위치(S1)의 턴-온 시간이 조절될 수 있다. 예를 들어, 스위치(S1)의 턴-온 시간은 제어 클록 신호(CTRL_CLK)에 응답하여 조절될 수 있다. 실시예에 따라, 제2 저항(R2)과 스위치(S1)의 위치는 상호 변경될 수 있다. 제2 커패시터(C2)의 일단은 제4 노드(N4)에 연결되고, 제2 커패시터(C2)의 타단은 제5 노드(N5)에 연결될 수 있다. 제2 커패시터(C2)는 일단에서 스위치(S1)를 통하여 제1 적분기(611)의 출력 신호인 상기 제1 적분 신호를 수신함과 동시에 제2 디지털-아날로그 변환기(632)로부터 피드백 신호(FEED)를 수신할 수 있다. 일 실시예에서, 피드백 신호(FEED)는 디지털 출력 신호(VOUT)의 레벨에 반비례하는 레벨을 가질 수 있고, 상기 제1 적분 신호와 피드백 신호(FEED)가 합산된 신호, 즉 상기 제1 적분 신호에서 디지털 출력 신호(VOUT)에 상응하는 아날로그 신호가 제2 커패시터(C2)에 인가될 수 있다. 다른 실시예에서, 피드백 신호(FEED)는 디지털 출력 신호(VOUT)의 레벨에 비례하는 레벨을 가질 수 있고, 제2 적분기(612)는 상기 제1 적분 신호와 피드백 신호(FEED)의 반전 신호를 합산하는 가산기를 더 포함할 수 있다. 이에 따라, 상기 제1 적분 신호에서 디지털 출력 신호(VOUT)에 상응하는 아날로그 신호, 즉 피드백 신호(FEED)가 감산된 신호가 제2 커패시터(C2)에 인가될 수 있다. 제2 연산 증폭기(OP2)의 제1 입력단자는 제4 노 드(N4)에 연결되고, 제2 연산 증폭기(OP2)의 제2 입력단자는 전원 전압(VSS), 예를 들어 접지 전압에 연결되고, 제2 연산 증폭기(OP2)의 출력단자는 제5 노드(N5)에 연결될 수 있다. 제2 적분기(612)는 상기 제1 적분 신호와 피드백 신호(FEED)의 차를 적분하여 제2 적분 신호를 생성한다.
실시예에 따라, 제2 적분기(612)의 수동 소자들(R2, C2)의 소자 값 변화는, 다음 단에 연결된 적분기에 의해 보상될 수 있고, 도 6에 도시된 바와 같이 병렬로 연결된 커패시터(C2)의 커패시턴스를 조절하여 제2 적분기(612)의 시상수를 조정할 수 있다. 예를 들어, 커패시터(C2)의 커패시턴스는 외부에서 소자 값 변화를 측정하여 커패시터(C2) 중 적절한 개수가 제4 노드(N4)와 제5 노드(N5) 사이에 연결되도록 퓨징(fusing)할 수 있다. 또한, 제4 노드(N4)와 커패시터(C2) 중 적어도 하나의 커패시터 사이에 연결된 적어도 하나의 스위치를 통하여 각 커패시터(C2)의 연결을 제어함으로써 시상수 변화를 보상할 수 있다.
양자화기(520)는 액티브 필터(611, 612)의 출력 신호인 상기 제2 적분 신호를 수신한다. 양자화기(520)는 상기 제2 적분 신호에 상응하는 디지털 출력 신호(VOUT)를 생성한다.
디지털-아날로그 변환부(631, 632)는 제1 디지털-아날로그 변환기(631) 및 제2 디지털-아날로그 변환기(632)를 포함할 수 있다. 제1 디지털-아날로그 변환기(631) 및 제2 디지털-아날로그 변환기(632) 각각은 디지털 출력 신호(VOUT)를 아날로그 신호로 변환하여 피드백 신호(FEED)를 생성한다. 도 6에서는 제1 디지털-아날로그 변환기(631) 및 제2 디지털-아날로그 변환기(632)는 모두 입력으로서 디지 털 출력 신호(VOUT)를 수신하는 예가 도시되어 있으나, 실시예에 따라, 제1 디지털-아날로그 변환기(631) 또는 제2 디지털-아날로그 변환기(632)는 입력 신호(VIN), 상기 제1 적분 신호, 또는 상기 제2 적분 신호를 입력받을 수 있다. 일 실시예에서, 제1 디지털-아날로그 변환기(631)는 디지털 출력 신호(VOUT)를 수신하고, 디지털 출력 신호(VOUT)에 상응하는 피드백 신호(FEED)를 제1 적분기(611)에 제공할 수 있다. 제2 디지털-아날로그 변환기(632)는 디지털 출력 신호(VOUT)를 수신하고, 디지털 출력 신호(VOUT)에 상응하는 피드백 신호(FEED)를 제2 적분기(612)에 제공할 수 있다.
제1 적분기(611)의 제1 저항(R1), 제1 커패시터(C1) 등의 수동 소자의 소자 값은 공정 변수, 온도 등에 의해 설계된 소자 값과 다를 수 있고, 이에 따라 시상수 및 필터 계수가 변할 수 있다. 예를 들어, 제1 저항(R1)의 레지스턴스가 증가하거나, 제1 커패시터(C1)의 커패시턴스가 증가하는 경우, 제1 적분기(611)의 시상수가 감소하고, 상기 제1 적분 신호의 레벨 변화 속도가 증가할 수 있다. 또한, 제1 저항(R1)의 레지스턴스가 감소하거나, 제1 커패시터(C1)의 커패시턴스가 감소하는 경우, 제1 적분기(611)의 시상수가 증가하고, 상기 제1 적분 신호의 레벨 변화 속도가 감소할 수 있다. 이에 따라, 상기 제1 적분 신호의 값이 원하는 값과 다를 수 있다.
제2 적분기(612)는 제1 적분기(611)의 시상수 변화를 보상하도록 스위치(S1)를 통하여 상기 제1 적분 신호를 수신하는 시간을 조절한다. 예를 들어, 제1 적분기(611)의 시상수가 감소한 경우, 스위치(S1)의 턴-온 시간을 감소시킴으로써, 제4 노드(N4)에는 제1 적분기(611)의 시상수 변화가 보상된 신호가 전달될 수 있다. 또한, 제1 적분기(611)의 시상수가 증가한 경우, 스위치(S1)의 턴-온 시간을 증가시킴으로써, 제4 노드(N4)에는 제1 적분기(611)의 시상수 변화가 보상된 신호가 전달될 수 있다. 이와 같이, 제1 적분기(611)의 수동 소자의 소자 값 변화를 제1 적분기(611)의 출력단에서 보상함으로써, 입력 신호와 스위치 제어 신호 사이에 변조로 인한 노이즈가 발생하지 않고, 제1 적분기(611)의 안티-알리아싱 필터링(anti-aliasing filtering, AAF) 특성이 유지될 수 있다.
스위치(S1)의 턴-온 시간은 제어 클록 신호(CTRL_CLK)에 응답하여 제어될 수 있다. 일 실시예에서, 델타-시그마 변조기(600)는 외부 회로로부터 제어 클록 신호(CTRL_CLK)를 제공받을 수 있다. 다른 실시예에서, 델타-시그마 변조기(600)는 스위치(S1)를 제어하기 위한 제어 클록 신호(CTRL_CLK)를 생성하는 제어 신호 생성부(640)를 더 포함할 수 있다.
도 7은 도 6의 델타-시그마 변조기에 포함된 제어 신호 생성부를 나타내는 회로도이다.
도 7을 참조하면, 제어 신호 생성부(700)는 기준 전압 생성부(710), 전류 생성부(720), 전압 생성부(730) 및 비교부(740)를 포함한다.
기준 전압 생성부(710)는 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2)을 생성한다. 일 실시예에서, 기준 전압 생성부(710)는 제1 전원 전압(VDD)과 제2 전원 전압(VSS) 사이에 연결된 전압 분배기일 수 있다. 예를 들어, 기준 전압 생성부(710)는 직렬로 연결된 저항들(711, 712, 713)을 포함할 수 있다. 기준 전압 생 성부(710)는, 저항들(711, 712, 713)의 저항 비에 따라, 노드(N6)에서 일정한 레벨을 가지는 제1 기준 전압(VREF1)을 생성하고, 노드(N8)에서 제2 기준 전압(VREF2)을 생성할 수 있다.
전류 생성부(720)는 제1 기준 전압(VREF1)에 기초하여 도 5 또는 도 6의 제1 적분기(511, 611)의 시상수 변화에 상응하는 전류를 생성할 수 있다. 전류 생성부(720)는 제1 저항(721), 연산 증폭기(722) 및 NMOS 트랜지스터(723)를 포함할 수 있다. 제1 저항(721)은 노드(N7)와 제2 전원 전압(VSS) 사이에 연결되고, 연산 증폭기(722)는 노드(N6) 및 노드(N7)에 각각 연결된 입력 단자들 및 MOS 트랜지스터(723)의 게이트에 연결된 출력단자를 가질 수 있다. 연산 증폭기(722)의 높은 DC 이득에 의하여, 노드(N7)의 전압은 제1 기준 전압(VREF1)과 실질적으로 동일한 레벨을 가진다. 이에 따라, 제1 저항(721)의 저항 값이 변하지 않은 경우, 전류 생성부(720)는 일정한 전류를 생성한다.
전압 생성부(730)는 전류 생성부(720)에서 생성된 전류에 기초하여 도 5 또는 도 6의 제1 적분기(511, 611)의 시상수 변화에 상응하는 전압(VX)을 생성한다. 전압 생성부(730)는 제1 커패시터(731), 리셋 스위치(733) 및 피드백 스위치(732)를 포함할 수 있다. 제1 커패시터(731)는 제1 전원 전압(VDD)과 노드(N9) 사이에 연결되고, 리셋 스위치(733)는 제1 커패시터(731)와 병렬로 연결되며, 피드백 스위치(732)는 노드(N9)와 전류 생성부(720)의 출력 사이에 연결된다. 제1 커패시터(731)는 전류 생성부(720)에서 생성된 전류에 기초하여 전하를 축적함으로써 전류 생성부(720)에서 생성된 전류에 상응하는 전압을 생성한다. 리셋 스위치(733)는 제1 커패시터(731)에 축적된 전하를 주기적으로 방전한다. 예를 들어, 리셋 스위치(733)는 제어 신호로서 도 5 또는 도 6의 델타-시그마 변조기(500, 600)의 동작 주파수와 동일한 주파수로 활성화되는 리셋 신호(RST)를 수신할 수 있다. 피드백 스위치(732)는 제어 신호로서 제어 클록 신호(CTRL_CLK)를 수신한다. 일 실시예에서, 피드백 스위치(732)는 제어 클록 신호(CTRL_CLK)가 로직 로우 레벨일 때 턴-온될 수 있다. 피드백 스위치(732)는, 턴-온될 때 전류 생성부(720)에서 생성된 전류를 제1 커패시터(731)에 제공하고, 턴-오프될 때 전류 생성부(720)에서 생성된 전류를 제1 커패시터(731)에 제공되는 것을 차단한다.
비교부(740)는 전압 생성부(730)에서 생성된 전압(VX)을 제2 기준 전압(VREF2)과 비교하여 제어 클록 신호(CTRL_CLK)를 생성한다.
전류 생성부(720)는 제1 저항(721)의 저항 값이 변하지 않은 이상 일정한 전류를 생성한다. 초기 상태에서, 리셋 스위치(733)가 턴-온되어 제1 커패시터(731)가 방전되고, 전압 생성부(730)에서 생성된 전압(VX)은 제1 전원 전압(VDD)과 동일한 레벨을 가지며, 비교부(740)는 로직 로우 레벨의 제어 클록 신호(CTRL_CLK)를 생성한다. 리셋 스위치(733)가 턴-오프되고, 피드백 스위치(732)가 턴-온되면, 제1 커패시터(731)에는 전류 생성부(720)에서 생성된 전류에 기초하여 전하를 축적한다. 이에 따라, 제1 커패시터(731) 양단간의 전압은 상승하고, 전압 생성부(730)에서 생성된 전압(VX)은 낮아진다. 전압 생성부(730)에서 생성된 전압(VX)이 제2 기준 전압(VREF2) 보다 낮아지면, 비교부(740)는 로직 하이 레벨의 제어 클록 신호(CTRL_CLK)를 생성한다. 로직 하이 레벨의 제어 클록 신호(CTRL_CLK)를 수신한 피드백 스위치(732)는 턴-오프된다. 리셋 신호(RST)는 도 5 또는 도 6의 델타-시그마 변조기(500, 600)의 동작 주파수와 동일한 주파수로 활성화될 수 있다. 리셋 스위치(733)가 로직 하이 레벨의 리셋 신호(RST)를 수신하면, 리셋 스위치(733)는 턴-온되고, 제1 커패시터(731)가 방전된다. 이에 따라, 전압 생성부(730)에서 생성된 전압(VX)은 제1 전원 전압(VDD)과 동일한 레벨을 가지며, 비교부(740)는 다시 로직 로우 레벨의 제어 클록 신호(CTRL_CLK)를 생성한다. 리셋 신호(RST)가 로직 로우 레벨이 되면, 제1 커패시터(731)는 다시 충전되고, 전압(VX)은 낮아진다. 이와 같은 방식으로 제어 클록 신호(CTRL_CLK)가 생성될 수 있다.
제1 저항(721)의 레지스턴스가 증가하면, 전류 생성부(720)에서 생성되는 전류의 크기가 감소한다. 전류 생성부(720)에서 생성되는 전류의 크기가 감소하면, 제1 커패시터(731)에서 전하가 충전되는 속도가 감소하며, 전압 생성부(730)에서 생성된 전압(VX)이 낮아지는 속도가 감소한다. 이에 따라, 제어 클록 신호(CTRL_CLK)는 한 주기 동안 로직 로우 레벨을 유지하는 시간이 증가하고, 로직 하이 레벨을 유지하는 시간이 감소한다. 즉, 제어 클록 신호(CTRL_CLK)의 듀티 비가 감소한다.
제1 저항(721)의 레지스턴스가 감소하면, 전류 생성부(720)에서 생성되는 전류의 크기가 증가한다. 전류 생성부(720)에서 생성되는 전류의 크기가 증가하면, 제1 커패시터(731)에서 전하가 충전되는 속도가 증가하며, 전압 생성부(730)에서 생성된 전압(VX)이 낮아지는 속도가 증가한다. 이에 따라, 제어 클록 신호(CTRL_CLK)는 한 주기 동안 로직 로우 레벨을 유지하는 시간이 감소하고, 로직 하이 레벨을 유지하는 시간이 증가한다. 즉, 제어 클록 신호(CTRL_CLK)의 듀티 비가 증가한다.
제1 커패시터(731)의 커패시턴스가 증가하면, 제1 커패시터(731)의 양단간 전압의 증가 속도가 감소하고, 전압 생성부(730)에서 생성된 전압(VX)이 낮아지는 속도가 감소한다. 이에 따라, 제어 클록 신호(CTRL_CLK)는 한 주기 동안 로직 로우 레벨을 유지하는 시간이 증가하고, 로직 하이 레벨을 유지하는 시간이 감소한다. 즉, 제어 클록 신호(CTRL_CLK)의 듀티 비가 감소한다.
제1 커패시터(731)의 커패시턴스가 감소하면, 제1 커패시터(731)의 양단간 전압의 증가 속도가 증가하고, 전압 생성부(730)에서 생성된 전압(VX)이 낮아지는 속도가 증가한다. 이에 따라, 제어 클록 신호(CTRL_CLK)는 한 주기 동안 로직 로우 레벨을 유지하는 시간이 감소하고, 로직 하이 레벨을 유지하는 시간이 증가한다. 즉, 제어 클록 신호(CTRL_CLK)의 듀티 비가 증가한다.
이와 같이, 제어 클록 신호(CTRL_CLK)는 제1 저항(721) 또는 제1 커패시터(731)의 소자 값 변화에 따라 듀티 비가 조절된다. 일 실시예에서, 제1 저항(721)의 레지스턴스와 제1 커패시터(731)의 커패시턴스의 곱이 도 6의 제1 저항(R1)의 레지스턴스와 도 6의 제1 커패시터(C1)의 커패시턴스의 곱에 상응하도록 제1 저항(721) 및 제1 커패시터(731)를 구현함으로써, 제어 신호 생성부(700)는 도 6의 제1 적분기(611)의 시상수 변화에 상응하는 제어 클록 신호(CTRL_CLK)를 생성할 수 있다. 예를 들어, 제1 저항(721)의 레지스턴스와 제1 커패시터(731)의 커패시턴스의 곱은 도 6의 제1 저항(R1)의 레지스턴스와 도 6의 제1 커패시터(C1)의 커 패시턴스의 곱과 실질적으로 동일하거나, 비례할 수 있다. 일 실시예에서, 제1 저항(721)은 도 6의 제1 저항(R1)에 상응하도록 구현될 수 있고, 제1 커패시터(731)는 도 6의 제1 커패시터(C1)에 상응하도록 구현될 수 있다. 도 6의 제1 저항(R1) 또는 도 6의 제1 커패시터(C1)의 소자 값이 공정 변화, 온도 등에 따라 변화되는 경우, 제1 저항(721) 또는 제1 커패시터(731)의 소자 값이 변화하여, 도 6의 제1 적분기(611)의 시상수 변화에 상응하는 제어 클록 신호(CTRL_CLK)를 생성할 수 있고, 도 6의 제1 적분기(611)의 시상수 변화가 효과적으로 보상될 수 있다.
도 8은 본 발명의 일 실시예에 따른 델타-시그마 변조기를 나타내는 회로도이다.
도 8을 참조하면, 델타-시그마 변조기(800)는 제1 적분기(811), 제2 적분기(812), 제3 적분기(813), 양자화기(820), 제1 디지털-아날로그 변환기(831), 제2 디지털-아날로그 변환기(832) 및 제3 디지털-아날로그 변환기(833)를 포함한다.
델타-시그마 변조기(800)는 3차 액티브 필터(811, 812, 813)를 포함한다. 도 8의 제1 적분기(811)는 도 6의 제1 적분기(611)와 유사한 구성을 가진다. 도 8의 제2 적분기(812)는 도 6의 제2 적분기(612)와 유사한 구성을 가진다. 도 8의 제2 적분기(812)는 커패시터(C2a)와 이에 병렬로 연결되고, 스위치(S2)에 의해 연결 여부가 결정되는 커패시터(C2b)를 포함한다. 제2 적분기(812)는 커패시터(C2b)의 연결 여부를 제어하여 커패시턴스를 조절함으로써, 시상수 변화를 보상할 수 있다. 한편, 제2 적분기(812)는 제1 적분기(811)에 비하여 작은 커패시턴스를 필요로 하므로, 제2 적분기(812)가 병렬로 연결된 커패시터(C2b)를 이용하여 시상수 변화를 보상하더라도 회로 면적 증가가 크지 않다. 제3 적분기(813)는 스위치드 커패시터(C3, S3a, S3b, S3c, S3d)를 포함한다. 즉, 제3 적분기(813)는 이산 시간 루프 필터일 수 있다. 제3 적분기는 스위치드 커패시터(C3, S3a, S3b, S3c, S3d)의 계수가 커패시터 비에 의해 결정되어 공정 변화 등에 둔감한 특성을 가질 수 있다. 한편, 제3 적분기(813)가 이산 시간 루프 필터이더라도, 제1 적분기(811)가 안티-알리아싱 필터링 특성을 유지하여 추가적인 안티-알리아싱 필터가 불필요하다.
양자화기(820)는 3-레벨 디지털 출력 신호를 생성할 수 있다. 제1 내지 제3 디지털-아날로그 변환기들(831, 832, 833) 각각은 3-레벨 디지털 출력 신호를 수신하여 피드백 신호를 생성할 수 있다. 제1 내지 제3 디지털-아날로그 변환기들(831, 832, 833) 각각은 고전원 전압(Vtop), 전원 전압(Vc) 및 저전원 전압(Vbot)에 각각 연결된 세 개의 스위치들과, 저항(RF1, RF2) 또는 스위치드 커패시터(CF3, SF3)를 포함할 수 있다. 일 실시예에서, 제1 내지 제3 디지털-아날로그 변환기들(831, 832, 833) 각각은 디지털 출력 신호 레벨과 반비례하는 레벨을 가진 피드백 신호를 생성할 수 있다. 예를 들어, 제1 내지 제3 디지털-아날로그 변환기들(831, 832, 833) 각각은 높은 레벨의 디지털 출력 신호를 수신한 경우, 저전원 전압(Vbot)에 연결된 스위치를 턴-온할 수 있다.
제2 적분기(812)는 제1 적분기(811)의 시상수 변화를 보상하도록 스위치(S1)를 통하여 제1 적분기(811)의 출력 신호를 수신하는 시간을 조절한다. 즉, 제2 적분기(812)가 제1 적분기(811)의 적분 시간(integration time)을 조절한다. 이에 따라, 제1 적분기(811)의 수동 소자의 소자 값 변화를 제1 적분기(811)의 입력단에서 보상하지 않음으로써, 입력 신호와 스위치 제어 신호 사이에 변조로 인한 노이즈가 발생하지 않고, 제1 적분기(811)의 안티-알리아싱 필터링 특성이 유지될 수 있다.
도 9는 본 발명의 일 실시예에 따른 델타-시그마 변조기를 나타내는 회로도이다.
도 9의 델타-시그마 변조기(900)는 도 8의 델타-시그마 변조기(800)와 유사한 구성을 가진다. 다만, 도 9의 델타-시그마 변조기(900)는 차동 입력 신호(VIN+, VIN-)를 수신하는 차동 회로로 구현된다.
도 9를 참조하면, 델타-시그마 변조기(900)는 제1 적분기(911), 제2 적분기(912), 제3 적분기(913), 양자화기(920), 제1 적분기(911)와 연결된 제1 및 제2 디지털-아날로그 변환기(931a, 931b), 제2 적분기(912)와 연결된 제3 및 제4 디지털-아날로그 변환기(932a, 932b), 및 제3 적분기(913)와 연결된 제5 및 제6 디지털-아날로그 변환기(933a, 933b)를 포함한다.
도 10은 본 발명의 일 실시예에 따른 델타-시그마 변조기에서 적분 시간 후 조절 기법을 적용 여부에 따른 시뮬레이션 결과를 나타내는 그래프이다.
도 10에서, 1010a, 1010b 및 1010c는 각각 적분 시간 후 조절 기법을 적용하지 않았을 때 수동 소자의 소자 값이 증가한 경우, 수동 소자의 소자 값이 변경되지 않은 경우, 및 수동 소자의 소자 값이 감소한 경우의 시뮬레이션 결과를 나타내고, 1020a, 1020b 및 1020c는 각각 적분 시간 후 조절 기법을 적용하였을 때 수동 소자의 소자 값이 증가한 경우, 수동 소자의 소자 값이 변경되지 않은 경우, 및 수동 소자의 소자 값이 감소한 경우의 시뮬레이션 결과를 나타낸다.
도 10을 참조하면, 적분 시간 후 조절 기법을 적용하지 않고, 델타-시그마 변조기에 포함된 저항의 레지스턴스가 20% 증가하고, 커패시터의 커패시턴스가 20% 증가한 경우(1010a), 신호대 양자화 잡음비(signal-to-quantization noise ratio, SQNR)는 124 dB이다. 적분 시간 후 조절 기법을 적용하지 않고, 델타-시그마 변조기에 포함된 저항의 레지스턴스가 10% 감소하고, 커패시터의 커패시턴스가 10% 감소한 경우(1010c), SQNR의 측정이 곤란할 정도로 결과 신호가 발진한다.
적분 시간 후 조절 기법을 적용하고, 델타-시그마 변조기에 포함된 저항의 레지스턴스가 20% 증가하고, 커패시터의 커패시턴스가 20% 증가한 경우(1020a), SQNR은 128 dB이다. 적분 시간 후 조절 기법을 적용하고, 델타-시그마 변조기에 포함된 저항의 레지스턴스가 20% 감소하고, 커패시터의 커패시턴스가 20% 감소한 경우(1020c), SQNR은 128 dB이다.
이와 같이, 적분 시간 후 조절 기법을 적용한 경우, 델타-시그마 변조기에 포함된 수동 소자의 소자 값이 변경(1020a, 1020c)되더라도 신호대 양자화 잡음비가 수동 소자의 소자 값이 변경되지 않은 경우(1020b)의 신호대 양자화 잡음비와 실질적으로 동일하다.
도 11은 본 발명의 일 실시예에 따른 델타-시그마 변조기를 포함하는 시스템을 나타내는 블록도이다.
도 11을 참조하면, 시스템(1100)은 아날로그 회로(1110), 델타-시그마 변조기(1120) 및 디지털 신호 처리기(1130)를 포함한다.
일 실시예에서, 델타-시그마 변조기(1120)는 아날로그 회로(1110)로부터 아 날로그 신호를 수신하고, 오버샘플링 및 노이즈 형상화를 수행하여 디지털 신호 처리기(1130)에 디지털 신호를 출력하는 델타-시그마 아날로그-디지털 변환기일 수 있다. 예를 들어, 시스템(1100)은, 아날로그 회로(1110)가 수신된 무선 신호를 필터링하고, 디지털 신호 처리기(1130)가 델타-시그마 변조기(1120)에서 디지털 신호로 변환된 무선 신호를 수신하여 데이터 처리하는 무선 통신 수신기일 수 있다.
다른 실시예에서, 델타-시그마 변조기(1120)는 디지털 신호 처리기(1130)로부터 디지털 신호를 수신하고, 오버샘플링 및 노이즈 형상화를 수행하여 아날로그 회로(1110)에 아날로그 신호를 출력하는 델타-시그마 디지털-아날로그 변환기일 수 있다. 예를 들어, 시스템(1100)은, 델타-시그마 변조기(1120)가 디지털 신호 처리기(1130)로부터 입력된 디지털 음성 신호를 아날로그 신호로 변환하고, 아날로그 회로(1110)에서 이를 음성으로 출력하는 음성 시스템일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 액티브 필터 및 이를 포함하는 델타-시그마 변조기는 적분 시간 후 조절(post integration time control) 기법을 활용하여 수동 소자 변화 또는 시상수의 변화를 보상함으로써, 스위칭 노이즈를 감소시키고, 입력 신호와 스위치 제어 신호 사이에 변조로 인한 노이즈가 발생하지 않아 신호대 잡음비를 향상시킬 수 있다. 또한, 본 발명의 일 실시예에 따른 액티브 필터 및 이를 포함하는 델타-시그마 변조기는 적분 시간 후 조절 기법을 활용하여 수동 소자 변화 또는 시상수의 변화를 보상함으로써, 추가적인 안티-알리아싱 필터가 필요 없고, 수동 소자의 크기가 감소되어 회로 면적을 줄일 수 있다.
본 발명은 고정밀 및 고해상도 신호 변환이 요구되는 장치 및 시스템에 유용하게 이용될 수 있다. 본 발명은 무선 통신 장치 및 시스템, 오디오 장치 및 시스템, 정밀 측정 장치 및 시스템, 방송 장치 및 시스템 등에 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
도 1은 본 발명의 일 실시예에 따른 액티브 필터를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 액티브 필터를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 액티브 필터를 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 액티브 필터의 신호들을 나타내는 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 델타-시그마 변조기를 나타내는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 델타-시그마 변조기를 나타내는 회로도이다.
도 7은 도 6의 델타-시그마 변조기에 포함된 제어 신호 생성부를 나타내는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 델타-시그마 변조기를 나타내는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 델타-시그마 변조기를 나타내는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 델타-시그마 변조기에서 적분 시간 후 조절 기법을 적용 여부에 따른 시뮬레이션 결과를 나타내는 그래프이다.
도 11은 본 발명의 일 실시예에 따른 델타-시그마 변조기를 포함하는 시스템을 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200, 300, 510: 액티브 필터
110, 210, 310, 511, 611, 811, 911: 제1 필터
120, 220, 320, 512, 612, 812, 912: 제2 필터
500, 600, 800, 900, 1120: 델타-시그마 변조기
520, 620, 820, 920: 양자화기
530: 디지털-아날로그 변환부
700: 제어 신호 생성부

Claims (10)

  1. 입력 신호를 수신하고, 상기 입력 신호를 필터링하여 제1 출력 신호를 생성하는 제1 필터; 및
    상기 제1 출력 신호를 수신하고, 상기 제1 필터의 시상수 변화를 보상하도록 상기 제1 필터의 시상수 변화에 따라 상기 제1 출력 신호를 수신하는 시간을 조절하며, 상기 수신된 제1 출력 신호를 필터링하여 제2 출력 신호를 생성하는 제2 필터를 포함하는 액티브 필터.
  2. 제1 항에 있어서, 상기 제1 필터는,
    일단에서 상기 입력 신호를 수신하고, 타단이 제1 노드에 연결된 제1 저항;
    일단이 상기 제1 노드에 연결되고, 타단이 제2 노드에 연결된 제1 커패시터; 및
    입력단자가 상기 제1 노드에 연결되고, 출력단자가 상기 제2 노드에 연결된 제1 연산 증폭기를 포함하는 것을 특징으로 하는 액티브 필터.
  3. 제2 항에 있어서, 상기 제2 필터는,
    일단이 상기 제2 노드에 연결되고, 타단이 제3 노드에 연결된 제2 저항;
    일단이 상기 제3 노드에 연결되고, 타단이 제4 노드에 연결되며, 상기 제1 필터의 시상수 변화에 따라 턴-온 시간이 조절되는 스위치;
    일단이 상기 제4 노드에 연결되고, 타단이 제5 노드에 연결된 적어도 하나의 제2 커패시터; 및
    입력단자가 상기 제4 노드에 연결되고, 출력단자가 상기 제5 노드에 연결된 제2 연산 증폭기를 포함하는 것을 특징으로 하는 액티브 필터.
  4. 제2 항에 있어서, 상기 제2 필터는,
    일단이 상기 제2 노드에 연결되고, 타단이 제3 노드에 연결되며, 상기 제1 필터의 시상수 변화에 따라 턴-온 시간이 조절되는 스위치;
    일단이 상기 제4 노드에 연결되고, 타단이 제4 노드에 연결된 제2 저항;
    일단이 상기 제4 노드에 연결되고, 타단이 제5 노드에 연결된 적어도 하나의 제2 커패시터; 및
    입력단자가 상기 제4 노드에 연결되고, 출력단자가 상기 제5 노드에 연결된 제2 연산 증폭기를 포함하는 것을 특징으로 하는 액티브 필터.
  5. 입력 신호와 피드백 신호를 수신하는 액티브 필터;
    상기 액티브 필터의 출력 신호를 수신하고, 상기 액티브 필터의 출력 신호에 상응하는 디지털 출력 신호를 생성하는 양자화기; 및
    상기 디지털 출력 신호를 아날로그 신호로 변환하여 상기 피드백 신호를 생성하는 디지털-아날로그 변환부를 포함하고,
    상기 액티브 필터는,
    상기 입력 신호 및 상기 피드백 신호를 수신하고, 상기 입력 신호와 상기 피드백 신호의 차를 적분하여 제1 적분 신호를 생성하는 제1 적분기; 및
    상기 제1 적분 신호 및 상기 피드백 신호를 수신하고, 상기 제1 적분기의 시상수 변화를 보상하도록 상기 제1 적분기의 시상수 변화에 따라 상기 제1 적분 신호를 수신하는 시간을 조절하고, 상기 수신된 제1 적분 신호와 상기 피드백 신호의 차를 적분하여 제2 적분 신호를 생성하는 제2 적분기를 포함하는 것을 특징으로 하는 델타-시그마 변조기.
  6. 제5 항에 있어서,
    상기 제1 적분기는,
    일단에서 상기 입력 신호를 수신하고, 타단이 제1 노드에 연결된 제1 저항;
    일단이 상기 제1 노드에 연결되고, 타단이 제2 노드에 연결된 제1 커패시터; 및
    입력단자가 상기 제1 노드에 연결되고, 출력단자가 상기 제2 노드에 연결된 제1 연산 증폭기를 포함하고,
    상기 제2 적분기는,
    일단이 상기 제2 노드에 연결되고, 타단이 제3 노드에 연결된 제2 저항;
    일단이 상기 제3 노드에 연결되고, 타단이 제4 노드에 연결되며, 상기 제1 적분기의 시상수 변화에 따라 턴-온 시간이 조절되는 스위치;
    일단이 상기 제4 노드에 연결되고, 타단이 제5 노드에 연결된 적어도 하나의 제2 커패시터; 및
    입력단자가 상기 제4 노드에 연결되고, 출력단자가 상기 제5 노드에 연결된 제2 연산 증폭기를 포함하는 것을 특징으로 하는 델타-시그마 변조기.
  7. 제6 항에 있어서, 상기 디지털-아날로그 변환부는,
    입력단자가 상기 양자화기의 출력단자에 연결되고, 출력단자가 상기 제1 노드에 연결된 제1 디지털-아날로그 변환기; 및
    입력단자가 상기 양자화기의 출력단자에 연결되고, 출력단자가 상기 제4 노드에 연결된 제2 디지털-아날로그 변환기를 포함하는 것을 특징으로 하는 델타-시그마 변조기.
  8. 제5 항에 있어서,
    상기 제1 적분기의 시상수 변화에 따라 듀티 비(duty ratio)가 조절되는 제어 클록 신호를 생성하는 제어 신호 생성부를 더 포함하고,
    상기 제2 적분기는 상기 제어 클록 신호에 응답하여 상기 제1 적분 신호를 수신하는 시간을 조절하는 것을 특징으로 하는 델타-시그마 변조기.
  9. 제8 항에 있어서, 상기 제어 신호 생성부는,
    제1 기준 전압 및 제2 기준 전압을 생성하는 기준 전압 생성부;
    상기 제1 기준 전압에 기초하여 상기 제1 적분기의 시상수 변화에 상응하는 전류를 생성하는 전류 생성부;
    상기 전류 생성부에서 생성된 전류에 기초하여 상기 제1 적분기의 시상수 변화에 상응하는 전압을 생성하는 전압 생성부; 및
    상기 제2 기준 전압과 상기 전압 생성부에서 생성된 전압을 비교하여 상기 제어 클록 신호를 생성하는 비교부를 포함하는 것을 특징으로 하는 델타-시그마 변조기.
  10. 제9 항에 있어서, 상기 전압 생성부는,
    상기 제어 클록 신호에 기초하여 상기 전류 생성부에서 생성된 전류를 입력받는 시간을 조절하는 제1 스위치;
    상기 전류 생성부에서 생성된 전류에 기초하여 전하를 축적하는 커패시터; 및
    상기 커패시터에 병렬로 연결되어 상기 커패시터에 축적된 전하를 주기적으로 방전하는 제2 스위치를 포함하는 것을 특징으로 하는 델타-시그마 변조기.
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