KR20150094906A - 2차 루프 필터 및 그것을 포함하는 다차 델타 시그마 변조기 - Google Patents
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Abstract
본 발명의 실시 예에 따른 2차 루프 필터는 제 1 입력단, 제 1 입력단의 차동 입력을 수신하는 제 2 입력단 및 출력단을 포함하는 연산 증폭기; 연산 증폭기의 출력단으로부터 출력되는 신호를 반전하여 출력하는 반전 회로; 제 1 입력단 및 제 1 노드 사이에 연결된 제 1 저항; 연산 증폭기의 출력단 및 제 1 노드 사이에 연결된 제 2 저항; 제 1 입력단 및 입력 신호 사이에 연결된 제 3 저항; 제 2 입력단 및 제 1 노드 사이에 연결된 제 1 캐패시터; 연산 증폭기의 출력단 및 반전 회로의 출력단 사이에 연결된 제 2 캐패시터; 및 연산 증폭기의 출력단 및 제 1 입력단 사이에 연결된 제 3 캐패시터를 포함하고, 제 2 입력단은 접지 전압과 연결된다.
Description
본 발명은 신호 변조기(Siganl Modulator)에 관한 것으로, 더욱 상세하게는 2차 루프 필터 및 그것을 포함하는 다차 델타-시그마 변조기에 관한 것이다.
연속 시간 델타-시그마 변조기(Continuous time Delta-Sigma Modulator)는 안티 에일리어징(anti-aliasing) 특성, 높은 신호 대 잡음비(SNR; Signal to Noise Ratio) 특성과 같은 장점을 갖는다. 이러한 특성으로 인하여 연속 시간 델타-시그마 변조기는 3GPP(3rd Generation Partnership Project) LTE(Long Term Evolution), WIMAX(Worldwide Interoperability for Microwave Access) 등과 같은 무선 통신 시스템에서 널리 사용된다.
최근에는 반도체 제조 기술이 향상됨에 따라 감소된 전력을 소비하는 델타-시그마 변조기에 대한 다양한 연구가 개발되고 있다. 일 예로서, 델타-시그마 변조기의 차수가 증가함에 따라 적분기가 증가하는 종래의 구성과 달리, 다차 루프 필터(LF; Loop Filter)를 사용하여 전체 회로의 전력 소모를 감소시키는 다차 델타-시그마 변조기가 제공되고 있다. 다차 루프 필터가 정상적으로 동작하기 위해서는 다차 루프 필터의 전달 함수가 특정 조건을 만족하여야 한다. 이러한 조건을 만족시키기 위해서는 다차 루프 필터에 포함된 소자들의 특성(예를 들어, 저항값, 캐패시턴스 등) 제어가 요구된다. 그러나 공정 변이(PVT variation)로 인하여 제조 공정상에서 소자들의 특성이 변하기 때문에 다차 루프 필터의 동작 조건을 만족하도록 소자의 특성 제어가 어려운 문제점이 있다. 또는 다차 루프 필터의 동작 조건을 만족시키기 위하여, 소자들의 특성의 제어 범위(control range)가 증가할 수 있다.
본 발명의 목적은 감소된 전력 소비 및 감소된 소자 제어 범위를 갖는 다차 루프 필터 및 그것을 포함하는 다차 델타-시그마 변조기를 제공하는 데 있다.
본 발명의 실시 예에 따른 2차 루프 필터는 제 1 입력단, 상기 제 1 입력단의 차동 입력을 수신하는 제 2 입력단 및 출력단을 포함하는 연산 증폭기; 상기 연산 증폭기의 출력단으로부터 출력되는 신호를 반전하여 출력하는 반전 회로; 상기 제 1 입력단 및 제 1 노드 사이에 연결된 제 1 저항; 상기 연산 증폭기의 출력단 및 상기 제 1 노드 사이에 연결된 제 2 저항; 상기 제 1 입력단 및 입력 신호 사이에 연결된 제 3 저항; 상기 제 2 입력단 및 상기 제 1 노드 사이에 연결된 제 1 캐패시터; 상기 연산 증폭기의 출력단 및 상기 반전 회로의 출력단 사이에 연결된 제 2 캐패시터; 및 상기 연산 증폭기의 출력단 및 상기 제 1 입력단 사이에 연결된 제 3 캐패시터를 포함하고, 상기 제 2 입력단은 접지 전압과 연결된다.
실시 예로서, 상기 제 1 내지 제 3 캐패시터들은 가변 캐패시터들 이거나 또는 상기 제 1 내지 제 3 저항들은 가변 저항들이다.
실시 예로서, 상기 제 1 캐패시터와 병렬 연결된 제 4 저항을 더 포함한다.
실시 예로서, 상기 제 1 및 제 3 캐패시터들의 캐패시턴스 값들은 상기 2차 루프 필터가 로우 패스 필터 동작을 수행하도록 조절된다.
실시 예로서, 상기 2차 루프 필터의 전달 함수의 분모의 1차항이 0이 되도록, 상기 제 2 또는 상기 제 3 캐패시터가 조절된다.
실시 예로서, 상기 연산 증폭기는 연산 상호컨덕턴스 증폭기(OTA; Operational Transconductance Amplifier)이다.
실시 예로서, 상기 제 1 노드에서 발생된 기생 캐패시턴스는 상기 제 1 캐패시터에 의해 조절된다.
본 발명의 다른 실시 예에 따른 2차 루프 필터는 제 1 입력단, 제 2 입력단, 제 1 출력단, 및 제 2 출력단을 포함하는 연산 증폭기; 상기 제 1 입력단 및 제 1 노드 사이에 연결된 제 1 저항; 상기 제 1 출력단 및 상기 제 1 노드 사이에 연결된 제 2 저항; 상기 제 1 입력단 및 제 1 입력 신호 사이에 연결된 제 3 저항; 상기 제 2 입력단 및 제 2 노드 사이에 연결된 제 4 저항; 상기 제 2 출력단 및 상기 제 2 노드 사이에 연결된 제 5 저항; 상기 제 2 입력단 및 제 2 입력 신호 사이에 연결된 제 6 저항; 상기 제 1 노드 및 상기 제 2 노드 사이에 연결된 제 1 캐패시터; 상기 제 2 출력단 및 상기 제 1 노드 사이에 연결된 제 2 캐패시터; 상기 제 1 입력단 및 상기 제 1 출력단 사이에 연결된 제 3 캐패시터; 상기 제 1 출력단 및 상기 제 2 노드 사이에 연결된 제 4 캐패시터; 및 상기 제 2 입력단 및 상기 제 2 출력단 사이에 연결된 제 5 캐패시터를 포함하고, 상기 제 1 및 제 2 입력단들은 서로 차동 입력단들이고, 상기 제 1 및 제 2 출력단들은 서로 차동 출력단들이고, 상기 제 1 및 제 2 입력 신호들은 서로 차동 입력 신호들이다.
실시 예로서, 상기 제 1 내지 상기 제 1 내지 제 5 캐패시터들이거나 또는 상기 제 1 내지 제 6 저항들은 가변 저항들이다.
실시 예로서, 상기 제 1 캐패시터와 병렬 연결된 제 7 저항을 더 포함한다.
본 발명의 또 다른 실시 예에 따른 다차 델타 시그마 변조기는 입력 신호 및 아날로그 신호의 차이를 적분하여 출력하는 2차 루프 필터; 상기 2차 루프 필터로부터 출력된 신호를 양자화 하여 출력 신호를 출력하는 양자화기; 및 상기 양자화기로부터 출력된 신호를 디지털 아날로그 변환하여 상기 아날로그 신호를 출력하는 디지털 아날로그 컨버터를 포함하고, 상기 2차 루프 필터는 제 1 입력단, 상기 제 1 입력단의 차동 입력을 수신하는 제 2 입력단 및 출력단을 포함하는 연산 증폭기; 상기 연산 증폭기의 출력단으로부터 출력되는 신호를 반전하여 출력하는 반전 회로; 상기 제 1 입력단 및 제 1 노드 사이에 연결된 제 1 저항; 상기 연산 증폭기의 출력단 및 상기 제 1 노드 사이에 연결된 제 2 저항; 상기 제 1 입력단 및 입력 신호 사이에 연결된 제 3 저항; 상기 제 2 입력단 및 상기 제 1 노드 사이에 연결된 제 1 캐패시터; 상기 연산 증폭기의 출력단 및 상기 반전 회로의 출력단 사이에 연결된 제 2 캐패시터; 상기 연산 증폭기의 출력단 및 상기 제 1 입력단 사이에 연결된 제 3 캐패시터를 포함하고, 상기 제 2 입력단은 접지 전압과 연결된다.
실시 예로서, 상기 제 1 내지 제 3 캐패시터들은 가변 캐패시터들이거나 또는 상기 제 1 내지 제 3 저항들은 가변 저항들이다.
실시 예로서, 상기 입력 신호 및 상기 2차 루프 필터의 입력단 사이에 제공되는 적분기를 더 포함하고, 상기 적분기는 상기 입력 신호 및 상기 아날로그 신호의 차이를 적분하여 상기 2차 루프 필터로 전송한다.
실시 예로서, n(n은 0보다 큰 자연수)개의 루프 필터들을 더 포함하고, 상기 n개의 루프 필터들 및 상기 2차 루프 필터는 직렬 연결되며, 상기 직렬 연결된 상기 n개 루프 필터들 및 상기 2차 루프 필터로부터 최종 출력된 신호를 양자화하여 상기 출력 신호를 출력한다.
실시 예로서, 상기 n의 크기가 커질수록 상기 다차 델타 시그마 변조기의 잡음 전달 함수(NFT)의 크기가 단계적으로 증가한다.
본 발명에 따르면, 2차 델타 시그마 변조기가 하나의 2차 루프 필터 및 하나의 DAC를 사용하여 구현될 수 있다. 따라서, 감소된 면적 및 감소된 소비 전력을 갖는 2차 루프 필터 및 그것을 포함하는 다차 델타 시그마 변조기가 제공된다.
도 1은 2차 델타-시그마 변조기를 보여주는 블록도이다.
도 2는 도 1에 도시된 2차 델타-시그마 변조기의 신호 흐름을 보여주는 블록선도이다.
도 3은 본 발명의 실시 예에 따른 2차 DSM을 보여주는 블록선도이다.
도 4는 도 3에 도시된 2차 루프 필터를 상세하게 보여주는 회로도이다.
도 5는 본 발명의 다른 실시 예에 따른 2차 루프 필터를 보여주는 회로도이다.
도 6은 본 발명의 또 다른 실시 예에 따른 2차 루프 필터를 보여주는 회로도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 2차 루프 필터가 적용된 2차 DSM를 예시적으로 보여주는 회로도이다.
도 8은 도 7에 도시된 2차 DSM로부터 출력되는 신호의 스펙트럼을 예시적으로 보여주는 그래프이다.
도 9는 본 발명의 또 다른 실시 예에 따른 2차 루프 필터가 적용된 다차 DSM를 예시적으로 보여주는 회로도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 2차 루프 필터가 적용된 다차 DSM를 예시적으로 보여주는 회로도이다.
도 11은 본 발명의 실시 예에 따른 2차 루프 필터의 효과를 설명하기 위한 그래프이다.
도 2는 도 1에 도시된 2차 델타-시그마 변조기의 신호 흐름을 보여주는 블록선도이다.
도 3은 본 발명의 실시 예에 따른 2차 DSM을 보여주는 블록선도이다.
도 4는 도 3에 도시된 2차 루프 필터를 상세하게 보여주는 회로도이다.
도 5는 본 발명의 다른 실시 예에 따른 2차 루프 필터를 보여주는 회로도이다.
도 6은 본 발명의 또 다른 실시 예에 따른 2차 루프 필터를 보여주는 회로도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 2차 루프 필터가 적용된 2차 DSM를 예시적으로 보여주는 회로도이다.
도 8은 도 7에 도시된 2차 DSM로부터 출력되는 신호의 스펙트럼을 예시적으로 보여주는 그래프이다.
도 9는 본 발명의 또 다른 실시 예에 따른 2차 루프 필터가 적용된 다차 DSM를 예시적으로 보여주는 회로도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 2차 루프 필터가 적용된 다차 DSM를 예시적으로 보여주는 회로도이다.
도 11은 본 발명의 실시 예에 따른 2차 루프 필터의 효과를 설명하기 위한 그래프이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
도 1은 2차 델타-시그마 변조기를 보여주는 블록도이다. 도 2는 도 1에 도시된 2차 델타-시그마 변조기의 신호 흐름을 보여주는 블록선도이다. 도 1 및 도 2를 참조하면, 2차 델타-시그마 변조기(10, DSM; Delta-Sigma Modulator, 이하에서 'DSM'이라 칭한다.)는 제 1 내지 제 3 가산기들(11, 12, 13), 제 1 및 제 2 적분기들(14, 15), 양자화기(16), 및 디지털 아날로그 컨버터(17, DAC)를 포함한다.
제 1 가산기(11)는 입력 신호(u) 및 DAC(17)의 출력 신호의 차이(e1)를 출력할 수 있다. 제 2 가산기(12)는 신호 차이(e1) 및 제 2 적분기(15)의 출력 신호의 차이(e2)를 출력할 수 있다. 제 1 적분기(14)는 신호 차이(e2)를 적분하여 신호(u1)를 출력할 수 있다. 제 3 가산기(13)는 DAC(17)의 출력 및 적분된 신호(u1)의 차이(e3)를 출력할 수 있다. 제 2 적분기(15)는 신호 차이(e3)를 적분하여 신호(u2)를 출력할 수 있다. 양자화기(16)는 적분된 신호(u2)를 기준 값과 비교하여 출력 신호(v)를 출력할 수 있다. DAC(17)는 출력 신호(v)를 아날로그 신호를 변환할 수 있다.
예시적으로, 게인들(a1, a2)은 DAC(17)로부터 출력되는 신호의 신호 이득을 가리킬 수 있다. 게인(b1)은 입력 신호(u)의 신호 이득을 가리키고, 게인(b2)은 제 1 적분기(14)의 신호 이득을 가리키고, 게인(b3)은 양자화기(16)의 신호 이득을 가리키고, 게인(r)은 피드백 루프의 신호이득을 가리킨다.
예시적으로, 양자화기(16)는 1-비트 양자화기일 수 있다. 입력 신호(u)로서 소정의 직류 전압(DC)이 인가될 수 있다. 직류 전압(DC)이 기준값보다 낮은 경우, 제 2 적분기(15)의 출력 신호(u2)의 전압은 일정하게 감소한다. 이 때, 양자화기(16)에 의해 출력되는 출력 신호(v)는 로직 하이 신호보다 로직 로우 신호를 더 많이 포함할 것이다. 이와 반대로, 직류 전압(DC)이 기준값보다 높은 경우, 제 2 적분기(15)의 출력 신호(v)의 전압은 일정하게 증가한다. 이 때, 양자화기(16)에 의해 출력되는 출력 신호(v)는 로직 로우 신호보다 로직 하이 신호를 더 많이 포함할 것이다. 즉, 2차 DSM(10)은 출력 신호(v) 및 입력 신호(u)의 차이를 적분하여 양자화함으로써 입력 신호(u) 및 출력 신호(v)의 차이인 양자화 잡음을 최소화할 수 있다.
도 1 및 도 2에 도시된 바와 같이 2차 DSM(10)는 두 개의 적분기들(14, 15)이 사용된다. 일반적인 적분기는 하나의 증폭기, 저항, 및 캐패시터를 포함한다. 복수의 적분기들은 2차 DSM의 구성 요소들 중 가장 많은 전력을 소모하는 구성 요소들이다. DSM의 차수가 증가할수록 적분기의 개수가 증가하기 때문에, 회로의 구성이 복잡해지고 전력 소비가 증가하는 문제점이 있다.
도 3은 본 발명의 실시 예에 따른 2차 DSM을 보여주는 블록선도이다. 도 3을 참조하면, 2차 DSM(100)는 2차 루프 필터(110), 가산기(101), 및 양자화기(130)를 포함한다. 예시적으로, 2차 DSM의 전달 함수를 설명하는데 불필요한 구성 요소(예를 들어, DAC)는 생략된다.
2차 루프 필터(110)는 입력 신호(u) 및 출력 신호(v)의 차이를 적분하여 적분된 신호를 양자화기(130)로 전달할 수 있다. 즉, 2차 루프 필터(110)는 도 1 및 도 2에 도시된 제 1 및 제 2 적분기들(14, 15)의 기능을 수행할 수 있다. 예시적으로, 2차 루프 필터(110)의 전달 함수(TF; transfer function)는 도 2에 도시된 블록선도에 대한 계수 변환을 수행하여 획득될 수 있다. 예시적으로, 2차 루프 필터(110)의 전달 함수(TF)는 수학식 1과 같을 수 있다.
수학식 1을 참조하면, H(s)는 2차 루프 필터(110)의 전달 함수를 가리키고, a1은 DAC(미도시)의 신호 이득을 가리키고, b1, b2, b3, 및 r은 각각 입력 신호(u)의 신호 이득, 제 1 적분기(14)의 신호 이득, 및 양자화기(16)의 신호 이득을 가리키고, s는 복소 주파수를 가리킨다. 예시적으로, 수학식 1에 개시된 바와 같이 2차 루프 필터(110)의 전달 함수는 저역 통과 필터(low pass filter)의 전달 함수와 동일한 구조를 가질 수 있다.
도 4는 도 3에 도시된 2차 루프 필터를 상세하게 보여주는 회로도이다. 도 4를 참조하면, 2차 루프 필터(110)는 제 1 내지 제 4 저항들(R1~R4), 제 1 내지 제 3 캐패시터들(C1~C3), 연산 증폭기(111), 및 반전 회로(112)를 포함한다. 예시적으로, 연산 증폭기(111)는 연산 상호컨덕턴스 증폭기(OTA; Operational Transconductance Amplifier)일 수 있다.
제 1 저항(R1)의 일단은 제 1 노드(n1)와 연결되고, 타단은 OTA(111)의 제 1 입력단과 연결된다. 제 3 저항(R3)의 일단은 입력 전압(Vi)을 수신하고, 타단은 OTA(111)의 제 1 입력단과 연결된다. 제 2 저항(R2)의 일단은 제 1 노드(n1)와 연결되고, 타단은 OTA(111)의 출력단과 연결된다. 제 4 저항(R4)의 일단은 제 1 노드(n1)와 연결되고, 타단은 OTA(111)의 제 2 입력단과 연결된다.
제 1 캐패시터(C1)의 일단은 OTA(111)의 제 2 입력단과 연결되고, 타단은 제 1 노드(n1)와 연결된다. 제 2 캐패시터의 일단은 제 1 노드(n1)와 연결되고, 타단은 반전 회로(112)의 출력단과 연결된다. 제 3 캐패시터(C3)의 일단은 OTA(111)의 제 1 입력단과 연결되고, 타단은 OTA(111)의 출력단과 연결된다. 예시적으로, OTA(111)의 제 2 입력단은 제 1 입력단의 차동 입력단(differential input) 또는 가상 접지(Virtual Ground)일 수 있다. 예시적으로, 입력 전압(Vi)은 입력 신호일 수 있다.
반전 회로(112)는 OTA(111)의 출력 신호(Vo)를 반전하여 반전된 출력 신호를 출력할 수 있다.
도 4에 도시된 2차 루프 필터(110)의 전달 함수는 수학식 2와 같을 수 있다.
수학식 2를 참조하면, Vi는 입력 전압을 가리키고, Vo는 출력 전압을 가리키고, X1, 및 X2는 각각 전달 함수의 분자의 1차항 계수 및 상수항을 가리키고, Y1, Y2, 및 Y3는 각각 전달 함수의 분모의 2차항 계수, 1차항 계수, 및 상수항을 가리키고, C1, C2, 및 C3은 각각 제 1 내지 제 3 캐패시터들(C1~C3)의 캐패시턴스 값을 가리키고, R1, R2, R3, 및 R4는 각각 제 1 내지 제 4 저항들(R1~R4)의 저항값들을 가리킨다.
수학식 1에 개시된 바와 같이 2차 루프 필터(110)는 저역 통과 필터의 전달함수와 동일한 구성을 갖는다. 즉, 도 4에 도시된 2차 루프 필터(110)가 정상적으로 동작하기 위해서는 2차 루프 필터(110)의 전달 함수(110)는 수학식 1에 도시된 전달 함수(H(s))와 동일한 구성을 가져야 할 것이다. 즉, 도 4에 도시된 2차 루프 필터(110)의 전달 함수의 분모의 1차항은 "0"일 것이다. 이 때, 2차 루프 필터(110)의 전달 함수의 분모의 1차항은 수학식 3과 같을 수 있다.
수학식 3에 도시된 계수들은 수학식 2를 참조하여 설명되었으므로, 이에 대한 설명은 생략된다. 수학식 3을 참조하면, 제 1 및 제 3 캐패시터들(C1, C3)의 캐패시턴스 값들 및 제 1 내지 제 4 저항들(R1~R4)의 저항값들은 수학식 3을 만족하도록 설정될 것이다.
예시적으로, 제 1 내지 제 3 캐패시터들(C1~C3)은 가변 캐패시터일 수 있다. 제 1 내지 제 3 캐패시터들(C1~C3)은 2차 루프 필터(110)가 동작 조건을 만족하도록 조절될 수 있다. 다시 말해서, 제 1 내지 제 3 캐패시터들(C1~C3)은 수학식 3을 만족하도록 설정될 수 있다. 예를 들어, 제 1 및 제 3 캐패시터들(C1, C3)은 수학식 3을 만족하도록(또는 2차 루프 필터(110)의 전달 함수의 분모의 1차항이 "0"이 되도록) 제어될 수 있다. 예시적으로, 제 1 내지 제 4 저항들(R1~R4)은 가변 저항들일 수 있다. 제 1 내지 제 4 저항들(R1~R4)은 수학식 3의 조건을 만족하도록 설정될 수 있다.
예시적으로, 2차 루프 필터(110)의 제 1 노드(n1)는 레이아웃 또는 동작 중에 발생하는 기생 성분들에 의해 노드에 연결된 커패시턴스가 변화할 있다. 이는 제 1 캐패시터(C1)의 캐패시턴스 값을 조절함으로써 보정될 수 있다.
상술된 본 발명의 실시 예에 따르면, 2차 루프 필터(110)는 2개의 캐패시터를 제어하여 동작 조건을 만족시킬 수 있다. 그러나, 종래의 2차 루프 필터는 동작 조건(예를 들어, 로우 패스 필터의 동작 조건)을 만족시키기 위하여 하나의 캐패시터를 제어한다. 그러나 본 발명에 따른 2차 루프 필터(110)는 종래의 다차 루프 필터와 비교하여 동작 조건을 만족시키기 위한 소자들의 제어 범위가 감소될 수 있다. 즉, 적은 범위의 소자 제어를 통해 종래의 2차 루프 필터와 동일한 동작을 수행할 수 있다.
또한, 2개의 적분기가 하나의 루프 필터를 통해 구현됨으로써 적분기에 의해 발생되는 신호 지연이 1/2로 감소한다. 이로 인하여 통신 시스템(특히, EPWM(envelope pulse width modulation) transmitter)에서 지연 시간을 보상하는 구성이 간단해질 수 있다.
또한, 복수의 캐패시터를 제어하여 2차 루프 필터를 동작시킬 수 있으므로, 공정 변이에 의해 발생된 잡음 전달 함수(NTF; noise transfer function) 및 신호 전달 함수(STF; signal transfer function)의 특성 변화 제어가 용이해진다.
또한, 2차 루프 필터의 내부 노드들에 형성되는 기생 캐패시터에 대한 보상이 간단해질 수 있다. 따라서, 감소된 소비 전력, 감소된 면적, 및 향상된 성능을 갖는 2차 루프 필터가 제공된다.
도 5는 본 발명의 다른 실시 예에 따른 2차 루프 필터를 보여주는 회로도이다. 예시적으로, 완전 차동 회로로 제공되는 2차 루프 필터(210)가 도 5를 참조하여 설명된다.
도 5를 참조하면, 2차 루프 필터(210)는 제 1 내지 제 7 저항들(R1~R7), 제 1 내지 제 5 캐패시터들(C1~C5), 및 OTA(211)를 포함한다.
제 1 저항(R1)의 일단은 OTA(211)의 제 1 입력단과 연결되고, 타단은 제 1 노드(n1)와 연결된다. 제 2 저항(R2)의 일단은 OTA(211)의 제 1 출력단과 연결되고, 타단은 제 1 노드(n1)와 연결된다. 제 3 저항(R3)의 일단은 OTA(211)의 제 1 출력단과 연결되고, 타단은 제 1 입력 전압(Vip)과 연결된다. 제 4 저항(R4)의 일단은 제 1 노드(n1)와 연결되고, 타단은 제 2 노드(n2)와 연결된다. 제 5 저항(R5)의 일단은 제 2 노드(n2)와 연결되고, 타단은 OTA(211)의 제 2 출력단과 연결된다. 제 6 저항(R6)의 일단은 제 2 노드(n2)와 연결되고, 타단은 OTA(211)의 제 2 출력단과 연결된다. 제 7 저항(R7)의 일단은 OTA(211)의 제 2 입력단과 연결되고, 타단은 제 2 입력 전압(Vin)과 연결된다.
제 1 캐패시터(C1)의 일단은 제 1 노드(n1)와 연결되고, 타단은 제 2 노드(n2)와 연결된다. 제 2 캐패시터(C2)의 일단은 제 1 노드(n1)와 연결되고, 타단은 OTA(211)의 제 2 출력단과 연결된다. 제 3 캐패시터(C3)의 일단은 OTA(211)의 제 1 입력단과 연결되고, 타단은 OTA(211)의 제 1 출력단과 연결된다. 제 4 캐패시터(C4)의 일단은 제 2 노드(n2)와 연결되고, 타단은 OTA(211)의 제 1 출력단과 연결된다. 제 5 캐패시터(C5)의 일단은 OTA(211)의 제 2 입력단과 연결되고, 타단은 OTA(211)의 제 2 출력단과 연결된다.
예시적으로, 제 1 및 제 2 입력 전압들(Vip, Vin)은 서로 차동 신호일 수 있다. OTA(211)의 제 1 및 제 2 입력단들은 서로 차동 입력단일 수 있다. OTA(211)의 제 1 및 제 2 출력단들은 제 1 및 제 2 출력단들은 서로 차동 출력단일 수 있다.
예시적으로, 도 5에 도시된 2차 루프 필터(210)는 도 4에 도시된 2차 루프 필터(110)가 완전 차동 회로로 구현된 회로일 수 있다. 따라서, 도 5에 도시된 2차 루프 필터(210)는 도 4에 도시된 2차 루프 필터(110)와 동일한 동작을 수행할 수 있다.
도 6은 본 발명의 또 다른 실시 예에 따른 2차 루프 필터를 보여주는 회로도이다. 도 6을 참조하면, 2차 루프 필터(310)는 제 1 내지 제 3 저항들(R1~R3), 제 1 내지 제 3 캐패시터들(C1~C3), OTA(311), 및 반전 회로(312)를 포함한다. 제 1 내지 제 3 저항들(R1~R3), 제 1 내지 제 3 캐패시터들(C1~C3), OTA(311), 및 반전 회로(312)는 도 4를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 6의 2차 루프 필터(310)는 도 4의 2차 루프 필터(110)와 달리 제 4 저항(R4)을 포함하지 않는다. 그러나, 2차 루프 필터(310)는 도 4의 2차 루프 필터(110)와 마찬가지로 제 1 및 제 3 캐패시터들(C1, C3)의 캐패시턴스 값들을 조절하여 2차 루프 필터(310)의 동작 조건을 만족시킬 수 있다.
표 1은 도 4의 2차 루프 필터(110) 및 도 6의 2차 루프 필터(310)의 저항 및 캐패시터들의 소자 특성을 예시적으로 보여주는 표이다. 간결한 설명을 위하여 제 4 저항(R4)을 포함하는 2차 루프 필터(110)는 "제 1 루프 필터(110)"라 칭하고, 제 4 저항(R4)을 포함하지 않는 2차 루프필터(310)는 "제 2 루프 필터(310)"라 칭한다.
| 소자 특성 | 제 1 루프 필터(110) | 제 2 루프 필터(310) |
| C1 | 600 fF | 260 fF |
| C2 | 1.2 pF | 530 fF |
| C3 | 480 fF | 520 fF |
| R1 | 1.9 kΩ | 2.3 kΩ |
| R2 | 66.5 kΩ | 187 kΩ |
| R3 | 4.3 kΩ | 5.0 kΩ |
| R4 | 4.8 kΩ | - |
표 1을 참조하면, 제 1 루프 필터(110)의 캐패시터들의 캐패시턴스 값들은 제 2 루프 필터(310)의 캐패시터들의 캐패시턴스 값들보다 크다. 또한, 제 1 루프 필터(110)의 제 2 저항(R2)의 저항값은 제 2 루프 필터(310)의 제 2 저항(R2)의 저항값보다 작다. 예시적으로, 2차 루프 필터의 잡음 전달 함수(NTF; Noise Transfer Function)는 수학식 4와 같을 수 있다.
수학식 4를 참조하면, NTF는 2차 루프 필터의 잡음 전달 함수를 가리킨다. 나머지 인수들은 수학식 1을 참조하여 설명되었으므로, 이에 대한 설명은 생략된다. 수학식 1 내지 4를 참조하면, 제 2 저항(R2)의 저항값이 감소될 경우, 제 2 저항(R2)의 변화에 대한 잡음 전달 함수(NTF)의 변화가 감소될 수 있다. 즉, 제 1 루프 필터(110)와 같이 제 4 저항(R4)을 사용함으로써 2차 DSM의 설계가 용이해질 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
예시적으로, 표 1에 도시된 저항 및 캐패시터 소자들의 특성은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 2차 루프 필터에 포함된 저항 및 캐패시터 소자들의 특성은 2차 루프 필터의 동작 조건을 만족시키도록 제어될 수 있다.
도 7은 본 발명의 또 다른 실시 예에 따른 2차 루프 필터가 적용된 2차 DSM를 예시적으로 보여주는 회로도이다. 도 7을 참조하면, 2차 DSM(1000)는 2차 루프 필터(1100), 양자화기(1200), 및 DAC(1300)를 포함한다. 2차 루프 필터(1100)는 제 1 내지 제 4 저항들(R1~R4), 제 1 내지 제 3 캐패시터들(C1~C3), OTA(1110), 및 반전 회로(1120)를 포함한다. 2차 루프 필터(1100)의 구성 요소들은 도 4를 참조하여 설명되었으므로 이에 대한 상세한 설명은 생략된다.
양자화기(1200)는 2차 루프 필터(1100)의 출력 전압을 양자화하여 출력 신호(SIG)를 출력한다. DAC(1300)는 출력 신호(SIG)를 아날로그 신호로 변환할 수 있다.
2차 루프 필터(1100)는 입력 전압(Vi) 및 DAC(1300)에 의해 변환된 신호를 기반으로 출력 전압(Vo)을 출력할 수 있다. 예시적으로, 2차 루프 필터(1100)의 제 1 및 제 2 캐패시터들(C1, C3)은 수학식 1 및 수학식 3을 참조하여 설명된 바와 같이 동작 조건을 만족하도록 설정될 수 있다. 2차 루프 필터(1100)는 도 1에 도시된 제 1 내지 제 3 가산기들(11~13) 및 제 1 및 제 2 적분기들(14, 15)과 동일한 동작을 수행할 것이다.
도 8은 도 7에 도시된 2차 DSM로부터 출력되는 신호의 스펙트럼을 예시적으로 보여주는 그래프이다. 예시적으로, 도 8에 도시된 그래프의 X축은 주파수를 가리키고, Y축은 전력 스펙트럼 밀도를 가리킨다.
도 8을 참조하면, 2차 DSM(1000)로부터 출력되는 신호의 잡음은 특정 주파수 구간 이후에서 40dB/dec의 전달 함수(또는 증가량)을 갖는다. 이는 출력되는 신호의 주파수 대역보다 큰 주파수 영역에 많은 잡음이 포함된 것을 의미한다. 즉, 출력 신호의 주파수 대역보다 높은 주파수 영역으로 잡음을 이동시킴으로써 출력 신호의 주파수 대역에 포함되는 잡음이 감소하게 된다.
예시적으로, 1차 DSM의 잡음 전달 함수는 대략 20bB/dec이고, 2차 DSM의 잡음 전달 함수는 대략 40bB/dec이고, 3차 DSM의 잡음 전달 함수는 대략 60bB/dec일 수 있다.
도 7 및 도 8을 참조하여 설명된 바와 같이 본 발명에 따른 2차 루프 필터가 적용된 2차 DSM는 종래의 2차 DSM와 동일한 동작 수행하되, 종래의 2차 DSM보다 간단한 구성 및 감소된 전력 소비를 갖는다. 또한, 복수의 캐패시터를 제어하여 2차 루프 필터의 동작 조건이 제어되기 때문에 감소된 소자 제어 범위를 갖는다.
도 9는 본 발명의 또 다른 실시 예에 따른 2차 루프 필터가 적용된 다차 DSM를 예시적으로 보여주는 회로도이다. 예시적으로, 다차 DSM(2000)의 차수는 3차(third order)인 것으로 가정한다.
도 9를 참조하면, 다차 DSM(2000)는 루프 필터(2100), 양자화기(2200), DAC(2300), 및 적분기(2400)를 포함할 수 있다.
적분기(2400)는 OTA, 저항, 및 캐패시터를 포함할 수 있다. 적분기(2400)는 DAC(2300)로부터 출력된 신호 및 입력 신호(u)의 차이를 적분하여 적분된 신호를 루프 필터로 전달할 수 있다.
루프 필터(2100)는 적분기(2400)로부터 출력된 신호 및 DAC(2300)로부터 출력된 신호의 차이를 적분하여 적분된 신호를 양자화기(2200)로 전달할 수 있다. 예시적으로, 루프 필터(2100)는 도 3 내지 도 6을 참조하여 설명된 2차 루프 필터일 수 있다. 즉, 루프 필터(2100)는 2개의 적분기들에 대응하는 동작을 수행할 수 있다.
양자화기(2200)는 루프 필터(2100)로부터 출력된 신호를 기반으로 양자화 동작을 수행하여 출력 신호(v)를 출력할 수 있다.
상술된 바와 같이 3차 DSM(2000)는 하나의 적분기 및 하나의 루프 필터(다시 말해서, 본 발명에 따른 2차 루프 필터)를 사용하여 구현될 수 있다. 따라서, 간결한 구조 및 감소된 소비 전력을 갖는 다차 DSM(2000)가 제공될 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 2차 루프 필터가 적용된 다차 DSM를 예시적으로 보여주는 회로도이다. 예시적으로, 도 9에 도시된 다차 DSM(3000)은 4차 DSM인 것으로 가정한다.
도 10을 참조하면, 다차 DSM(3000)은 제 1 및 제 2 루프 필터들(3100, 3200), 양자화기(3300), 및 DAC(3400)를 포함한다. 제 1 및 제 2 루프 필터들(3100, 3200)은 각각 복수의 저항들 및 복수의 캐패시터들을 포함한다. 제 1 및 제 2 루프 필터들(3100, 3200)은 도 3 내지 도 6을 참조하여 설명된 2차 루프 필터들 중 어느 하나로 제공될 수 있다. 제 1 및 제 2 루프 필터들(3100, 3200)은 도 3 내지 도 6을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
종래의 4차 DSM은 네 개의 적분기가 직렬연결된 구조를 갖는다. 그러나, 도 9에 도시된 바와 같이 본 발명에 따른 4차 DSM은 두 개의 2차 루프 필터들을 사용하여 구현될 수 있다. 또한, 복수의 캐패시터들을 제어하여 2차 루프 필터의 동작 조건을 제어할 수 있으므로 감소된 소비 전력, 감소된 면적을 갖는 다차 DSM이 제공된다.
본 발명의 기술적 사상은 도 9 및 도 10에 도시된 다차 DSM에 한정되지 않는다. 예를 들어, 다차 DSM은 복수의 루프 필터들을 포함할 수 있다. 또는 다차 DSM은 적분기를 더 포함할 수 있다. 다차 DSM에 포함된 복수의 루프 필터들 및 적분기는 도 1 내지 도 10을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
또한, 다차 DSM은 초과 루프 지연(excess loop delay)의 영향을 최소화하기 위해 추가적인 피드백 루프를 더 포함할 수 있다. 또한, 다차 DSM은 다차 DSM이 구성될 때 극점(pole)과 영점(zero)의 영향을 최적화하기 위하여 복수의 피드백 루프들 또는 피드포워드 루프들을 포함할 수 있다.
도 11은 본 발명의 실시 예에 따른 2차 루프 필터의 효과를 설명하기 위한 그래프이다. 예시적으로 도 11의 X축은 표준화된 RC 값을 가리키고, Y축은 표준화된 SQNR(Signal to Quantization Noise Ratio) 값을 가리킨다. 도 11을 참조하면, 제 1 라인(L01)은 종래 기술에 따른 루프 필터의 표준화된 RC 값 및 피크 SQNR 값의 관계를 보여준다. 제 1 라인(LO1)에 도시된 바와 같이 종래 기술에 따른 루프 필터는 좁은 표준화된 RC 값의 변화에 대하여 피크 SQNR 값이 넓은 범위에서 변화한다.
제 2 라인(LO2)은 본 발명에 따른 2차 루프 필터의 표준화된 RC 값 및 피크 SQNR 값의 관계를 보여준다.제 2 라인(L02)에 도시된 바와 같이 본 발명에 따른 2차 루프 필터는 넓은 범위의 RC 값 변화에 대하여 피크 SQNR 값이 좁은 범위에서 변화한다. 즉, 본 발명에 따른 2차 루프 필터는 복수의 캐패시터들을 제어하여 2차 루프 필터를 동작시킬 수 있기 때문에, 공정 변이에 의해 발생된 잡음 전달 함수(NTF; noise transfer function) 및 신호 전달 함수(STF; signal transfer function)의 특성 변화 제어가 용이해진다.
상술된 본 발명의 실시 예들에 따르면, 복수의 캐패시터들을 제어하여 2차 루프 필터의 동작 조건을 제어함으로써, 감소된 소자 제어 범위를 갖는 2차 루프 필터가 제공된다. 또한, 2차 루프 필터를 사용하여 2차 DSM이 제공될 수 있다. 또는 복수의 2차 루프 필터 및 적분기를 사용하여 다차 DSM이 제공될 수 있다. 따라서, 감소된 소비 전력 및 감소된 면적을 갖는 2차 루프 필터 및 그것을 포함하는 다차 DSM이 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 2차 델타 시그마 변조기
110 : 2차 루프 필터
120 : 양자화기
1000 : 델타 시그마 변조기
1100 : 2차 루프 필터
1200 : 양자화기
1300 : 디지털 아날로그 컨버터
110 : 2차 루프 필터
120 : 양자화기
1000 : 델타 시그마 변조기
1100 : 2차 루프 필터
1200 : 양자화기
1300 : 디지털 아날로그 컨버터
Claims (15)
- 제 1 입력단, 상기 제 1 입력단의 차동 입력을 수신하는 제 2 입력단 및 출력단을 포함하는 연산 증폭기;
상기 연산 증폭기의 출력단으로부터 출력되는 신호를 반전하여 출력하는 반전 회로;
상기 제 1 입력단 및 제 1 노드 사이에 연결된 제 1 저항;
상기 연산 증폭기의 출력단 및 상기 제 1 노드 사이에 연결된 제 2 저항;
상기 제 1 입력단 및 입력 신호 사이에 연결된 제 3 저항;
상기 제 2 입력단 및 상기 제 1 노드 사이에 연결된 제 1 캐패시터;
상기 연산 증폭기의 출력단 및 상기 반전 회로의 출력단 사이에 연결된 제 2 캐패시터; 및
상기 연산 증폭기의 출력단 및 상기 제 1 입력단 사이에 연결된 제 3 캐패시터를 포함하고,
상기 제 2 입력단은 접지 전압과 연결되는 2차 루프 필터. - 제 1 항에 있어서,
상기 제 1 내지 제 3 캐패시터들은 가변 캐패시터들 이거나 또는 상기 제 1 내지 제 3 저항들은 가변 저항들인 2차 루프 필터. - 제 2 항에 있어서,
상기 제 1 캐패시터와 병렬 연결된 제 4 저항을 더 포함하는 2차 루프 필터. - 제 2 항에 있어서,
상기 제 1 및 제 3 캐패시터들의 캐패시턴스 값들은 상기 2차 루프 필터가 로우 패스 필터 동작을 수행하도록 조절되는 2차 루프 필터. - 제 3 항에 있어서,
상기 2차 루프 필터의 전달 함수의 분모의 1차항이 0이 되도록, 상기 제 2 또는 상기 제 3 캐패시터이 조절되는 2차 루프 필터. - 제 2 항에 있어서,
상기 연산 증폭기는
연산 상호컨덕턴스 증폭기(OTA; Operational Transconductance Amplifier)인 2차 루프 필터. - 제 2 항에 있어서,
상기 제 1 노드에서 발생된 기생 캐패시턴스는 상기 제 1 캐패시터에 의해 조절되는 2차 루프 필터. - 제 1 입력단, 제 2 입력단, 제 1 출력단, 및 제 2 출력단을 포함하는 연산 증폭기;
상기 제 1 입력단 및 제 1 노드 사이에 연결된 제 1 저항;
상기 제 1 출력단 및 상기 제 1 노드 사이에 연결된 제 2 저항;
상기 제 1 입력단 및 제 1 입력 신호 사이에 연결된 제 3 저항;
상기 제 2 입력단 및 제 2 노드 사이에 연결된 제 4 저항;
상기 제 2 출력단 및 상기 제 2 노드 사이에 연결된 제 5 저항;
상기 제 2 입력단 및 제 2 입력 신호 사이에 연결된 제 6 저항;
상기 제 1 노드 및 상기 제 2 노드 사이에 연결된 제 1 캐패시터;
상기 제 2 출력단 및 상기 제 1 노드 사이에 연결된 제 2 캐패시터;
상기 제 1 입력단 및 상기 제 1 출력단 사이에 연결된 제 3 캐패시터;
상기 제 1 출력단 및 상기 제 2 노드 사이에 연결된 제 4 캐패시터; 및
상기 제 2 입력단 및 상기 제 2 출력단 사이에 연결된 제 5 캐패시터를 포함하고,
상기 제 1 및 제 2 입력단들은 서로 차동 입력단들이고, 상기 제 1 및 제 2 출력단들은 서로 차동 출력단들이고, 상기 제 1 및 제 2 입력 신호들은 서로 차동 입력 신호들인 2차 루프 필터. - 제 8 항에 있어서,
상기 제 1 내지 제 5 캐패시터들은 가변 캐패시터들이거나 또는 상기 제 1 내지 제 6 저항들은 가변 저항들인 2차 루프 필터. - 제 9 항에 있어서,
상기 제 1 캐패시터와 병렬 연결된 제 7 저항을 더 포함하는 2차 루프 필터. - 입력 신호 및 아날로그 신호의 차이를 적분하여 출력하는 2차 루프 필터;
상기 2차 루프 필터로부터 출력된 신호를 양자화 하여 출력 신호를 출력하는 양자화기; 및
상기 양자화기로부터 출력된 신호를 디지털 아날로그 변환하여 상기 아날로그 신호를 출력하는 디지털 아날로그 컨버터를 포함하고,
상기 2차 루프 필터는
제 1 입력단, 상기 제 1 입력단의 차동 입력을 수신하는 제 2 입력단 및 출력단을 포함하는 연산 증폭기;
상기 연산 증폭기의 출력단으로부터 출력되는 신호를 반전하여 출력하는 반전 회로;
상기 제 1 입력단 및 제 1 노드 사이에 연결된 제 1 저항;
상기 연산 증폭기의 출력단 및 상기 제 1 노드 사이에 연결된 제 2 저항;
상기 제 1 입력단 및 입력 신호 사이에 연결된 제 3 저항;
상기 제 2 입력단 및 상기 제 1 노드 사이에 연결된 제 1 캐패시터;
상기 연산 증폭기의 출력단 및 상기 반전 회로의 출력단 사이에 연결된 제 2 캐패시터;
상기 연산 증폭기의 출력단 및 상기 제 1 입력단 사이에 연결된 제 3 캐패시터를 포함하고,
상기 제 2 입력단은 접지 전압과 연결되는 다차 델타 시그마 변조기. - 제 11 항에 있어서,
상기 제 1 내지 제 3 캐패시터들은 가변 캐패시터들이거나 또는 상기 제 1 내지 제 3 저항들은 가변 저항들인 다차 델타 시그마 변조기. - 제 12 항에 있어서,
상기 입력 신호 및 상기 2차 루프 필터의 입력단 사이에 제공되는 적분기를 더 포함하고,
상기 적분기는 상기 입력 신호 및 상기 아날로그 신호의 차이를 적분하여 상기 2차 루프 필터로 전송하는 다차 델타 시그마 변조기. - 제 12 항에 있어서,
n(n은 0보다 큰 자연수)개의 루프 필터들을 더 포함하고,
상기 n개의 루프 필터들 및 상기 2차 루프 필터는 직렬 연결되며, 상기 직렬 연결된 상기 n개 루프 필터들 및 상기 2차 루프 필터로부터 최종 출력된 신호를 양자화하여 상기 출력 신호를 출력하는 다차 델타 시그마 변조기. - 제 12 항에 있어서,
상기 n의 크기가 커질수록 상기 다차 델타 시그마 변조기의 잡음 전달 함수(NFT)의 크기가 단계적으로 증가하는 다차 델타 시그마 변조기.
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