KR20140030358A - 델타-시그마 변조기 및 이를 포함하는 송신장치 - Google Patents

델타-시그마 변조기 및 이를 포함하는 송신장치 Download PDF

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Abstract

델타-시그마 변조기 및 이를 포함하는 송신장치가 개시된다. 송신장치에 포함되는 델타-시그마 변조기는 입력신호와 피드백된 제1 신호를 적분하는 1 적분기와, 제1 적분기의 출력신호와 피드백된 제2 신호를 적분하는 제2 적분기와, 제2 적분기의 출력과 기준신호를 비교하여 제1 비교신호 및 제2 비교신호를 각각 출력하는 제1 비교기 및 제2 비교기와, 제1 비교신호 및 제2 비교신호에 상응하여 제1 신호 및 제2 신호를 각각 생성하는 제1 DAC 및 제2 DAC와, 제1 비교신호 및 제2 비교신호를 미리 설정된 시간만큼 지연시킨 신호를 생성하는 지연부 및 지연 신호에 상응하여 다중 전압 레벨의 출력신호를 생성하는 출력 DAC를 포함한다. 따라서, 송신장치의 성능 및 효율을 향상시킬 수 있다.

Description

델타-시그마 변조기 및 이를 포함하는 송신장치{DELTA-SIGMA MODULATOR AND TRANSMITTER HAVING THE SAME}
본 발명은 무선 통신 장치에 관한 것으로, 더욱 상세하게는 광대역 송신장치에 적용할 수 있는 델타-시그마 변조기 및 이를 포함하는 송신장치에 관한 것이다.
3GPP(3rd Generation Partnership Project)의 LTE(Long Term Evolution)와 IEEE의 WiMAX(Worldwide Interoperability for Microwave Access) 같은 차세대 무선 통신 시스템은 높은 스펙트럼 효율을 위해 OFDM(Orthogonal Frequency Division Multiplexing)을 통해 변조된 광대역 신호를 사용한다.
그러나, LTE와 WiMAX 등과 같이 OFDM을 사용하는 시스템에서 신호 전송을 위해 일반적인 선형 증폭기를 사용하는 경우 높은 PAPR(Peak to Average Power Ratio)로 인해 전력 효율이 감소하는 문제가 있다.
상기한 바와 같은 문제를 해결하기 위해 도허티(Doherty) 증폭기, 포락선 추적(envelop tracking) 증폭기 등의 전력 증폭기를 통해 전력 효율을 극대화 하기 위한 연구들이 진행되어 왔다.
그러나, 도허티 증폭기 및 포락선 추적 증폭기 등은 증폭기의 입력에 일정하지 않은(non-constant) 포락선 신호가 인가되는 특징으로 인하여 증폭기의 입력에 PAPR이 큰 신호가 인가되는 경우 증폭기의 비선형성이 증가하는 단점이 있다, 따라서, 상기한 전력 증폭기들은 효율을 향상시키는데 한계가 있다.
일반적인 전력 증폭기의 단점을 극복하기 위하여 스위칭 증폭기를 사용하는 송신장치의 구조가 제안되었다.
스위칭 증폭기는 입력 신호가 일정한(constant) 크기를 가지는 포락선 신호로 제한되며 이러한 입력 신호를 생성하기 위해 포락선 델타-시그마 변조기(EDSM: Envelop Delta Sigma Modulation), 포락선 펄스폭 변조기(EPWM: Envelop Pulse Width Modulation) 등의 방식이 제안되었다. 스위칭 증폭기는 상기한 바와 같은 입력 신호 인코더(encoder)를 이용함으로써 항상 포화 영역에서 동작하고, 이를 통해 일정하지 않은 포락선 신호에 대해서도 선형성을 보장할 수 있고, 높은 스위칭 효율을 얻을 수 있게 된다.
상술한 바와 같이 변조된 입력 신호를 사용하는 송신기 구조를 클래스-S(Class-S) 구조라 한다.
종래의 클래스-S 구조 송신장치는 극좌표 변환부가 입력 신호를 위상 신호와 포락선 신호로 분리한 후, 포락선 신호는 저역 통과 델타-시그마 변조를 통해 펄스폭 변조된 신호로 변환하고, 위상 신호는 위상 변조하여 위상 변조된 신호로 변환한 후, 믹서를 통해 펄스폭 변조된 신호와 위상 변조된 신호를 합하여 동일 진폭을 갖는 사인파 형태의 신호를 생성한 후, 이를 이용하여 전력 증폭기를 구동하는 구성을 가진다.
그러나, 종래의 클래스-S 구조 송신장치는 델타-시그마 변조기에 포함된 적분기로 인하여 신호의 지연이 필연적으로 발생하는 단점이 있다. 신호의 지연은 델타-시그마 변조기의 차수에 비례하여 발생하게 되고, 이와 같이 신호가 지연되는 경우 위상 변조된 신호와 펄스폭 변조 신호가 합해지는 시점에서 타이밍이 어긋나게 된다. 즉, 종래의 클래스-S 송신장치는 위상 신호와 포락선 신호를 분리한 시점과 이들 신호를 변조한 신호를 합하는 시점의 타이밍이 서로 다르게 되어 신호의 품질이 저하되는 단점이 있다.
한편, 클래스-S 구조 송신장치의 신호 품질은 대부분 델타-시그마 변조기에 의해 결정되는데, 특히 델타-시그마 변조기의 차수 및 출력 레벨 등에 의해 현저한 차이가 발생한다. 따라서, 송신장치의 신호 품질을 극대화하기 위해서는 델타-시그마 변조기의 차수 및 출력 레벨의 최적화가 요구된다.
또한, 동일한 차수와 출력 레벨을 가지는 델타-시그마 변조기에서는 오버샘플링비(OSR: Oversampling Ratio)가 높을수록 더 높은 신호 대 양자화 잡음비(SQNR: Signal to Quantization Noise Ratio)를 가지므로, 송신장치의 신호품질을 더욱 향상시키기 위해서는 델타-시그마 변조기의 오버샘플링비를 높이기 위한 구성이 요구된다.
상술한 문제를 해결하기 위한 본 발명의 목적은 송신장치의 성능 및 효율을 향상시킬 수 있는 델타-시그마 변조기를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 델타-시그마 변조기를 포함하는 송신장치를 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위한 본 발명의 일 측면에 따른 델타-시그마 변조기는 입력신호와 피드백된 제1 신호를 적분하는 1 적분기와, 상기 제1 적분기의 출력신호와 피드백된 제2 신호를 적분하는 제2 적분기와, 상기 제2 적분기의 출력과 기준신호를 비교하여 제1 비교신호를 출력하는 제1 비교기와, 상기 제2 적분기의 출력과 상기 기준신호를 비교하여 제2 비교신호를 출력하는 제2 비교기와, 상기 제1 비교신호 및 상기 제2 비교신호에 상응하여 상기 제1 신호를 생성하는 제1 DAC와, 상기 제1 비교신호 및 상기 제2 비교신호에 상응하여 상기 제2 신호를 생성하는 제2 DAC와, 상기 제1 비교신호 및 제2 비교신호를 미리 설정된 시간만큼 지연시킨 지연신호를 생성하는 지연부 및 상기 지연신호에 상응하여 다중 전압 레벨의 출력신호를 생성하는 출력 DAC를 포함한다.
여기서, 상기 델타-시그마 변조기는 상기 입력신호의 대역폭 및 미리 설정된 오버샘플링비에 상응하는 클럭 주파수를 가지는 클럭 신호를 생성하는 차동클럭 생성부를 더 포함할 수 있다. 또한, 델타-시그마 변조기는 상기 제1 적분기 및 상기 제2 적분기가 저항 및 커패시터를 포함하는 연속 시간형으로 구성될 수 있다. 또한, 상기 델타-시그마 변조기는 상기 제1 적분기 및 상기 제2 적분기에 포함된 저항 또는 커패시터의 값을 보상하는 시상수 보상부를 더 포함할 수 있다. 또한, 상기 델타-시그마 변조기는 DC 오프셋을 보상하기 위한 오프셋 보상부를 더 포함할 수 있다. 또한, 상기 델타-시그마 변조기는 상기 제2 적분기의 출력에서 상기 제1 적분기의 입력으로 피드백 경로를 형성하고 제로(zero)를 최적화하는 제로 최적화부를 더 포함할 수 있다.
또한, 본 발명의 다른 목적을 달성하기 위한 본 발명의 일 측면에 따른 송신장치는, 입력신호를 위상 신호 및 포락선 신호로 분리하여 출력하는 극좌표 변환부와, 상기 위상 신호를 일정한 진폭을 가지는 위상 변조된 신호로 변환하는 위상 변조기와, 2차로 구성되며 상기 포락선 신호에 대해 델타-시그마 변조를 수행하여 3 전압 레벨을 가지는 펄스폭 변조된 신호를 출력하는 델타-시그마 변조기와, 상기 위상 변조된 신호 및 상기 펄스폭 변조된 신호를 믹싱하여 믹싱 신호를 출력하는 믹서 및 상기 믹싱 신호에 상응하여 전력 증폭을 수행하는 전력 증폭기를 포함한다.
여기서, 상기 델타-시그마 변조기는 상기 3 전압 레벨을 미리 설정된 시간 만큼 지연시켜 출력할 수 있다.
여기서, 상기 델타-시그마 변조기는 상기 입력신호의 대역폭 및 미리 설정된 오버샘플링비에 상응하는 클럭 주파수를 가지는 클럭 신호를 생성하는 차동클럭 생성부를 포함할 수 있다.
여기서, 상기 델타-시그마 변조기는 연속 시간형으로 구성될 수 있다.
여기서, 상기 송신 장치는 상기 델타-시그마 변조기로부터 출력된 지연 신호에 기초하여 상기 전력 증폭기에 공급되는 전원 전압의 지연을 제어하는 전압 제어부를 더 포함할 수 있다.
상술한 바와 같은 델타-시그마 변조기 및 이를 포함하는 송신장치에 따르면, 델타-시그마 변조기를 연속시간형으로 구성하고 차동클럭 생성부를 통해 델타-시그마 변조기가 높은 클럭 주파수에서 동작하도록 함으로써 송신 장치의 채널 누설 전력(ACLR) 특성을 향상시킬 수 있다.
또한, 델타-시그마 변조기를 2차로 구현하고 3 레벨의 펄스 전압을 출력하도록 구현함으로써 광대역 신호를 전송하는 송신장치의 성능을 극대화 할 수 있다.
또한, 제조공정, 설계 구조, 온도, 바이어스 전압 등에 의해 발생할 수 있는 비이상적 특징을 보상하기 위한 구성요소를 델타-시그마 변조기에 구현함으로써 델타-시그마 변조기 및 송신장치가 항상 안정적으로 동작할 수 있고 효율을 극대화할 수 있다.
도 1은 델타-시그마 변조기의 지연 보상을 통한 EVM 특성을 나타내는 그래프이다.
도 2는 오프셋 전압에 따른 델타-시그마 변조기의 SQNR 특성을 나타내는 그래프이다.
도 3은 클래스-S 송신장치에 사용되는 델타-시그마 변조기의 시정수 보상에 따른 FFT 결과를 나타내는 그래프이다.
도 4는 델타-시그마 변조기의 차수와 출력 레벨에 따른 SQNR 및 EVM 특성을 나타내는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 델타-시그마 변조기의 구조를 나타내는 회로도이다.
도 6은 도 5에 도시한 출력 DAC의 구조를 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 송신장치의 구조를 나타내는 블록도이다.
도 8은 본 발명의 일 실시예에 따른 송신 장치의 품질 특성을 평가한 결과를 나타내는 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
송신장치의 성능 및 효율을 결정하는 요소는 크게 두 가지로 구분할 수 있다. 첫 번째 요소는 출력 스펙트럼(output spectrum) 특성으로, 출력 신호의 스펙트럼 마스크(spectrum mask) 특성이나 채널 누설 전력 특성(ACLR: Adjacent Channel Leakage power Ratio)으로 송신장치의 성능 및 효율을 평가할 수 있다.
클래스-S 구조의 송신장치에 사용되는 델타-시그마 변조기는 송신장치의 출력 스펙트럼 특성에 영향을 미치게 되는데, 동일 차수와 동일 출력 레벨을 가지는 경우 오버샘플링비(OSR)가 높을수록 더욱 높은 출력 스펙트럼 특성을 얻을 수 있다. 즉, 델타-시그마 변조기가 높은 SQNR을 가질 경우, 더욱 개선된 출력 스펙트럼 특성을 얻을 수 있다.
송신장치의 성능 및 효율을 결정하는 두 번째 요소는 신호 품질 특성으로, 신호 품질 특성은 EVM(Error Vector Magnitude) 특성으로 평가될 수 있다. 일반적으로 송신장치의 출력 스펙트럼 특성을 개선하기 위해 델타-시그마 변조기의 SQNR을 높이는 방식이 주로 사용되고 있으나, 신호 품질은 단순히 SQNR을 높이는 것만으로는 개선되지 않는다. 특히, LTE 시스템에서 사용하는 입력 신호는 DC 부근에 대부분의 신호가 집중되어 있고 대역폭에 따라 신호의 세기가 감쇄되며, 대역폭 밖에서도 어느 정도의 신호 크기를 가지기 때문에 SQNR을 높이기 위해 델타-시그마 변조기의 차수를 증가시킬 경우, 대역 밖에서 양자화 잡음이 증가하게 되어 신호 품질이 나빠질 수 있다.
따라서, 클래스-S 송신장치에 사용되는 델타-시그마 변조기의 구조와 구성 요소는 신호 품질 특성을 고려하여 결정하는 것이 바람직하고, 결정된 델타-시그마 변조기의 차수와 출력 레벨에서 SQNR을 최대화 할 수 있는 오버샘플링비(OSR)를 가지도록 설계하는 것이 바람직하다.
본 발명의 일 실시예에 따른 델타-시그마 변조기는 송신 장치의 신호 품질을 향상시키기 위해 하기의 사항들을 고려한 구조를 가진다.
먼저, 클래스-S 구조 송신장치에 델타-시그마 변조기를 사용하는 경우 델타-시그마 변조기에 포함된 적분회로에 의해 포락선 신호의 지연이 발생하게 된다. 또한, 델타-시그마 변조기를 반도체 공정을 통해 제조할 경우 공정 조건이나 회로 블록 간의 연결 또는 출력 DAC(Digital to Analog Converter)에 의해 추가적인 지연이 발생할 수 있다.
상기한 바와 같은 원인으로 지연된 포락선 신호가 믹서에서 위상 신호와 합쳐지게 될 경우 타이밍 오차가 발생하게 되어 신호 품질이 매우 열화되기 때문에 포락선 신호의 지연을 보상해야 할 필요가 있다.
또한, 델타-시그마 변조기에서 발생한 지연시간은 변조기에 사용된 클럭 주파수에 비례한다. 일반적으로 송신장치의 신호 스펙트럼 효율을 높이기 위해 델타-시그마 변조기의 클럭 주파수를 극좌표 변환부의 클럭 주파수에 비해 2 내지 20배 정도 높게 사용하므로 극좌표 변환부에서 신호를 제어하는 것은 한계가 있다.
따라서, 델타-시그마 변조기에서 발생된 지연시간의 보상은 극좌표 변환부에서 위상신호를 크게 지연시킨 뒤, 델타-시그마 변조기에서 세부적인 지연을 보상하는 방법을 사용하는 것이 바람직하다. 지연 보상을 위한 회로를 델타-시그마 변조기 내부에 구성하는 경우, 샘플링 주파수 간격으로 지연 시간을 조절할 수 있고, 이를 통해 델타-시그마 변조기의 차수 및 신호 지연에 따른 효과를 상쇄시킬 수 있다.
도 1은 델타-시그마 변조기의 지연 보상을 통한 EVM 특성을 나타내는 그래프로서, 델타-시그마 변조기가 2차로 구성된 경우의 포락선 신호 지연 보상 시간(X축)에 따른 EVM 특성(Y축)을 나타낸 것이다.
도 1에 도시한 바와 같이 포락선 신호의 지연을 보상하는 경우가 포락선 신호의 지연을 보상하지 않는 경우보다 EVM 특성이 약 8배 정도 개선된다.
한편, 포락선 신호의 지연 시간을 보상하기 위한 회로는 단위 클럭(즉, 1/동작 주파수) 단위로 출력을 제어하는 것이 바람직하다. 그러나, 델타-시그마 변조기의 레이아웃 및 출력 버퍼의 지연 시간은 단위 클럭 시간에 비해 매우 작은 시간을 가지므로, 추가적인 지연 보상 회로를 통하여 단위 클럭 단위 이하의 시간을 조절할 수 있도록 지연 보상 회로를 설계하는 것이 바람직하다.
다음으로, 본 발명의 일 실시예에 따른 델타-시그마 변조기에서는 DC 오프셋 제거를 고려한다. 델타-시그마 변조기가 반도체 공정을 통해 제조되는 경우 공정 및 회로 설계에 따라 소자들의 부정합(mismatch)이 발생하게 되어 DC 오프셋이 나타날 수 있다.
종래의 송신장치에 사용되는 델타-시그마 변조기의 경우 대역 통과 필터(band pass filter)를 통해 낮은 주파수 대역에서 발생하는 오프셋의 영향을 제거하였으나, 클래스-S 구조의 송신장치에서는 입력 신호의 대부분이 DC 부근에 존재하기 때문에 필터를 사용하여 종래와 동일한 방법으로 오프셋을 제거할 경우 신호까지 제거되어 신호의 채널 누설 전력(ACLR) 특성 및 품질 특성이 저하될 수 있다.
따라서, 클래스-S 구조의 송신장치에서는 델타-시그마 변조기에서 자체적인 회로 구성을 통하여 DC 오프셋을 제거하는 것이 바람직하다.
도 2는 오프셋 전압에 따른 델타-시그마 변조기의 신호 대 양자화 잡음비(SQNR) 특성을 나타내는 그래프이다.
도 2에 도시한 바와 같이 오프셋 전압이 증가할수록 델타-시그마 변조기의 SQNR이 저하된다. 예를 들어, 약 2mV 의 입력 오프셋 전압에 대해 10dB 이상의 SQNR이 감소한다.
한편, 클래스-S 송신장치에 사용되는 델타-시그마 변조기는 동일한 대역폭에서 높은 채널 누설 전력(ACLR) 특성을 가지는 이산 시간형 델타-시그마 변조기에 비해 높은 클럭 주파수를 지원할 수 있는 연속시간(continuous-time)형 델타-시그마 변조기를 사용하는 것이 바람직하다. 상술한 바와 같이 델타-시그마 변조기의 차수와 출력 레벨이 동일한 경우에는 오버샘플링비(OSR)가 높을수록 출력 스펙트럼 특성이 개선된다. 따라서 클래스-S 송신장치에 사용되는 델타-시그마 변조기의 형태는 연속시간 구조로 설계하는 것이 출력 스펙트럼 개선에 유리하다.
연속시간 델타-시그마 변조기에 사용되는 적분기는 능동형(active) RC 구조, gm-C 구조 및 수동형(passive) RC 구조 등을 통해 구현될 수 있는데, 이러한 구조를 가지는 적분기들은 모두 저항과 커패시터를 사용한다. 따라서, 적분기가 반도체 공정으로 제작될 경우 공정 조건에 따라 파라미터 값이 많게는 30% 까지 변화할 수 있고, 이와 같은 변화로 인하여 설계시 고려되었던 시정수가 크게 변화하게 되어 결과적으로 델타-시그마 변조기가 정상적으로 동작하지 않을 수 있다.
따라서 클래스-S 구조의 송신장치에 사용되는 연속시간 델타-시그마 변조기의 경우 저항 또는 커패시터 값을 보상할 수 있는 추가적인 회로를 구비하는 것이 바람직하다.
도 3은 클래스-S 송신장치에 사용되는 델타-시그마 변조기의 시정수 보상에 따른 FFT 결과를 나타내는 그래프이다.
도 3에 도시한 바와 같이, 연속 시간형 델타-시그마 변조기의 적분기가 저항 및 커패시터로 구성된 경우, 적분기의 시정수 보상을 하지 않은 경우(SQNR=38dB)에 비해 시정수 보상을 한 경우(SQNR=45dB)가 훨씬 높은 SQNR 특성을 가진다.
또한, 클래스-S 송신장치에 사용되는 델타-시그마 변조기에서 고려되어야 할 중요한 요소는, 델타-시그마 변조기의 차수와 양자화 레벨(또는 출력 레벨)이다. 차수와 양자화 레벨에 따라 델타-시그마 변조기에서 처리되는 신호의 전체적인 노이즈 형태(noise shaping)가 결정되고, 델타-시그마 변조기를 포함하는 클래스-S 송신장치의 신호 성능 및 품질이 결정된다.
도 4는 델타-시그마 변조기의 차수와 출력 레벨에 따른 SQNR 및 EVM 특성을 나타내는 그래프로서, 델타-시그마 변조기에 20MHz 대역폭을 가지는 LTE 신호를 인가한 경우의 델타-시그마 변조기의 차수 및 출력 레벨에 따른 SQNR 및 EVM 특성을 나타낸 것이다.
도 4에 도시한 바와 같이 델타-시그마 변조기의 차수와 양자화 레벨이 증가함에 따라 SQNR이 증가하게 된다. 그러나, 전술한 바와 같이 높은 SQNR 값이 높은 신호 품질(즉, 낮은 EVM 특성)을 보장하지는 않는다. 즉, 20MHz 대역폭을 가지는 LTE 신호는 낮은 주파수에서 최대의 스펙트럼 밀도를 가지며, 20MHz 대역폭 근처에서 크기가 감소하고, 대역폭 밖에서도 신호가 일정 부분 존재하게 된다. 한편, 델타-시그마 변조기의 노이즈 스펙트럼 밀도는 차수가 증가함에 따라 대역폭 바깥의 주파수에서 노이즈 밀도가 급격히 증가한다. 대역폭 밖에서 급격히 증가되는 노이즈 밀도 특성은 델타-시그마 변조기의 신호 품질을 저하시키는 주요한 원인이 되고 이로 인해 EVM이 증가된다.
따라서, 도 4에 도시한 바와 같이 델타-시그마 변조기의 차수는 출력 레벨이 3 이상이고 2차로 구성되는 경우가 신호 품질이 가장 우수하므로, 클래스-S 송신장치에 사용되는 델타-시그마 변조기의 경우 2차 구조를 사용하는 것이 바람직하다.
한편, 출력 레벨에 따른 신호 품질 특성을 고려할 때 출력 레벨이 증가할수록 신호 품질이 개선되지만, 출력 레벨을 증가시킴에 따라 델타-시그마 변조기의 출력 신호에 기초하여 동작하는 전력 증폭기를 포화 영역에서 동작시키기 위한 더 많은 비용이 요구된다. 따라서, 클래스-S 송신장치에 포함되는 델타-시그마 변조기는 3개의 출력 레벨을 가지도록 설계하는 것이 바람직하다.
도 5는 본 발명의 일 실시예에 따른 델타-시그마 변조기의 구조를 나타내는 회로도로서, 상술한 고려 사항들이 반영된 델타-시그마 변조기를 도시한 것이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 델타-시그마 변조기(500)는 제1 적분기(501), 제2 적분기(503), 제1 비교기(505), 제2 비교기(507), 제1 DAC(509), 제2 DAC(511), 제로 최적화부(513), 지연부(515), 출력 DAC(517), 오프셋 보상부(519), 시상수 보상부(521), 차동클럭 생성부(523), 기준신호 생성부(525)를 포함할 수 있다.
제1 적분기(501)는 아날로그 입력 신호(INP, INN)와 제1 DAC(509)의 출력 신호를 적분하고, 제2 적분기(503)는 제1 적분기(501)의 출력신호와 제2 DAC(511)의 출력 신호를 적분하여 그 결과를 출력한다.
제1 적분기(501) 및 제2 적분기(503)는 저항 및 커패시터들을 포함할 수 있고, 상기 저항 및 커패시터들은 시상수 보상부(521)의 제어에 따라 값이 가변됨으로써 시상수를 일정하게 유지할 수 있다.
제1 비교기(505)는 제2 적분기(503)의 출력과 기준신호(REFC)를 비교하고 비교 결과에 상응하는 제1 디지털 신호(MSB: Most Significant Bit)를 출력하고, 제2 비교기(507)는 제2 적분기(503)의 출력과 기준신호(REFC)를 비교하고 비교 결과에 상응하는 제2 디지털 신호(LSB: Least Significant Bit)를 출력한다.
제1 비교기(505) 및 제2 비교기(507)는 차동클럭 생성부(523)로부터 제공된 클럭 신호(CLK)에 기초하여 동작하고, 기준신호 생성부(525)로부터 제공된 기준신호(REFC)와 제2 적분기(503)의 출력 신호(Vp, Vn)를 비교한다.
제1 DAC(509)는 제1 및 제2 비교기(505, 507)로부터 각각 출력된 디지털 신호(MSB, LSB)를 이에 상응하는 아날로그 신호로 변환하고, 변환된 아날로그 신호는 제1 적분기(501)에 피드백된다.
제2 DAC(511)는 제1 및 제2 비교기(505, 507)로부터 각각 출력된 디지털 신호(MSB, LSB)를 이에 상응하는 아날로그 신호로 변환하고, 변환된 아날로그 신호는 제2 적분기(503)에 피드백된다.
한편, 델타-시그마 변조기(500)에서 제로 최적화는 델타-시그마 변조기(500)를 포함하는 송신장치 전체에 큰 영향을 미치지는 않으나, 비슷한 신호 품질을 가진 상태에서는 SQNR이 높을수록 채널 누설 전력 특성(ACLR) 특성이 향상되므로, 본 발명의 일 실시예에 따른 델타-시그마 변조기(500)는 제2 적분기(503)의 출력에서 제1 적분기(501)의 입력측으로 부궤환 경로를 형성하는 제로 최적화부(513)를 추가적으로 포함할 수 있다.
지연부(515)는 제1 비교기(505) 및 제2 비교기(507)로부터 제공된 디지털 신호(MSB, LSB)를 미리 설정된 시간만큼 지연시킨 지연신호(MSBD 및 LSBD)를 출력하고, 상기 지연신호는 출력 DAC(517)로 제공됨으로써, 델타-시그마 변조기(500)에서 발생하는 지연을 보상할 수 있다.
출력 DAC(517)는 지연부(515)로부터 출력된 지연신호(MSBD, LSBD)에 상응하여 세가지 전압 레벨을 가지는 신호를 출력(OUTP, OUTN)한다. 여기서, 출력 DAC(517)에서 출력되는 세가지 전압 레벨은 OV로부터 시작되어 기준전압(Vref) 및 기준전압의 두 배(2×Vref)의 크기를 가지도록 설정되는 것이 바람직하며, 기준전압(Vref)은 믹서(도 7의 840 참조)에서 처리 가능한 전압을 기준으로 설정되는 것이 바람직하다.
오프셋 보상부(519)는 공정 및 설계에 따른 소자들의 부정합(mismatch)으로 인하여 발생하는 오프셋(예를 들면, DC 오프셋)을 보상한다.
시상수 보상부(521)는 공정, 공급 전압, 온도(PVT: Process, Voltage, Termperature) 등에 따라 제1 적분기(501) 및 제2 적분기(503)에 포함된 저항 및/또는 커패시터의 값이 변화하는 경우, 변화량을 감지하고 감지된 변화량에 상응하는 보상 제어 신호를 생성하여 값이 변화된 저항 및/또는 커패시터를 제어함으로써 시상수를 일정하게 유지하는 기능을 수행한다.
차동클럭 생성부(523)는 제1 및 제2 비교기(505, 507)의 동작을 위한 클럭을 생성한다. 예를 들어, 델타-시그마 변조기(500)에 입력되는 신호의 주파수 대역이 20MHz이고, 오버샘플링비(OSR)가 13.056으로 설정된 경우 샘플링 주파수는 522.24 MHz가 되므로 차동 클럭 생성부는 522.24MHz의 클럭 주파수를 생성한다.
기준신호 생성부(525)는 델타-시그마 변조기(500)의 각 구성요소들의 동작에 필요한 바이어스 전압 및/또는 제1 및 제2 비교기(505, 507)에서 비교 기준으로 사용하는 기준신호(REFC)를 생성한다.
도 6은 도 5에 도시한 출력 DAC의 구조를 나타내는 회로도로서, 도 6의 (a)는 출력 DAC(517)의 상세 구성을 나타내는 회로도이고, 도 6의 (b)는 출력 DAC(517)의 동작 타이밍도를 나타낸 것이다.
도 6을 참조하면, 출력 DAC(517)는 복수의 트랜지스터(M1 내지 M12) 및 복수의 저항(R1 내지 R4)들로 구성될 수 있고, 트랜지스터(M5, M6, M11 및 M12)들이 지연부(515)로부터 출력된 지연신호(MSBD, LSBD)에 상응하여 턴 온(turn on) 또는 턴 오프(turn off) 상태가 되어 저항 R1 내지 R4에 흐르는 전류를 제어함으로써 세 가지 전압 레벨을 가지는 출력 신호(OUTP, OUTN)를 생성한다.
예를 들어, 지연신호 MSBDB 및 LSBDB가 각각 논리 '하이(high)'인 경우, 트랜지스터 M6 및 M12는 턴 오프 상태가 되고, 이에 따라 출력 OUTP는 제1 레벨(예를 들면, O V)의 전압을 출력한다.
또는, 지연신호 MSBDB 및 LSBDB가 중 어느 하나가 논리 '로우(low)'인 경우, 트랜지스터 M6 및 M12 중 논리 '로우'가 입력된 트랜지스터는 턴 온 상태가 되고, 논리 '하이'가 입력된 트랜지스터는 턴 오프 상태가 되어, 출력 OUTP는 제2 레벨(예를 들면, Vref V)의 전압을 출력한다.
또한, 지연신호 MSBDB 및 LSBDB가 각각 논리 '로우'인 경우, 트랜지스터 M6 및 M12는 모두 턴 온 상태가 되어 출력 OUTP는 제3 레벨(예를 들면, 2×Vref V)의 전압을 출력한다.
도 5 및 도 6에 도시한 바와 같이 본 발명의 일 실시예에 따른 델타-시그마 변조기(500)는 도 1 내지 도 4에 도시한 바와 같은 모의실험 결과에 기초하여 클래스-S 구조의 송신장치에 최적화된 델타-시그마 변조기(500)를 구성하였다.
먼저, 본 발명의 일 실시예에 따른 델타-시그마 변조기(500)는 높은 채널 누설 전력(ACLR) 특성을 얻기 위해서 높은 오버샘플링비(OSR)를 가지도록 구현하였으며, 이를 위해 연속시간형 델타-시그마 변조기(500)를 구현하였다. 연속시간형 델타-시그마 변조기(500)는 이산시간형 델타-시그마 변조기(500)에 비해 더 높은 클럭 주파수로 동작이 가능하므로, 본 발명에서는 델타-시그마 변조기(500)가 높은 클럭 주파수에서 동작할 수 있도록 차동클럭 생성부(523)를 적용하였다.
또한, 본 발명의 일 실시예에 따른 델타-시그마 변조기(500)는 두 개의 적분기, 두 개의 비교기 및 두 개의 부궤환 DAC로 구성된 2차로 구현하고, 0V로부터 시작하는 세 가지 전압 레벨의 출력을 가지도록 구성함으로써, LTE와 같이 넓은 주파수 대역을 가지는 신호를 전송하는 클래스-S 구조 송신장치에 적용될 경우 송신장치의 성능을 극대화 할 수 있다.
또한, 제조공정, 설계 구조, 온도, 바이어스 전압 등에 의해 발생할 수 있는 비이상적 특징을 보상하기 위해, 본 발명의 일 실시예에 따른 델타-시그마 변조기(500)는 지연부(515), 오프셋 보상부(519), 시상수 보상부(521)를 구비하고, 지연부(515)에서 출력되는 지연신호(MSBD, LSBD를 통해 전력 증폭기(도 7의 850 참조)에 인가되는 신호를 제어함으로써 전력 증폭기의 전원전압에서 발생하는 지연도 해결할 수 있다.
도 7은 본 발명의 일 실시예에 따른 송신장치의 구조를 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 송신장치(800)는 극좌표 변환부(810), 위상 변조기(820), 델타-시그마 변조기(830), 믹서(840), 전력 증폭기(850), 전압 제어부(860), 필터(870)를 포함할 수 있다.
극좌표 변환부(810)는 모뎀(10)으로부터 기저대역의 신호(I(t), Q(t))를 제공받고, 제공받은 신호를 극좌표 신호로 변환하여 위상 신호 및 포락선 신호를 출력한다.
위상 변조기(820)는 극좌표 변환부(810)로부터 제공된 위상 신호를 일정한 크기의 RF(Radio Frequency)로 위상 변조하여 위상 변조된 신호를 출력한다.
델타-시그마 변조기(830)는 극좌표 변환부(810)로부터 제공된 포락선 신호에 대해 델타-시그마 변조를 수행하여 3 레벨의 펄스폭 변조된 신호를 출력한다. 여기서, 델타-시그마 변조기(830)는 도 5 및 도 6에 도시하고 설명한 델타-시그마 변조기(500)바와 동일하므로 상세한 설명을 생략한다.
믹서(840)는 위상 변조기(820)로부터 제공된 위상 변조된 신호와 델타-시그마 변조기(830)로부터 제공된 펄스폭 변조된 3레벨의 신호를 믹싱(mixing)한다. 여기서, 믹서(840)의 출력은 0 또는 동일 진폭(constant-amplitude)을 가지는 사인파 형태가 되고, 믹서(840)의 출력은 포화 모드(saturation mode)에서 전력 증폭기(850)를 구동한다.
전력 증폭기(850)는 믹서(840)의 출력 신호에 상응하여 전력 증폭을 수행한다.
전압 제어부(860)는 델타-시그마 변조기(830)로부터 제공된 지연 신호(MSBD, LSBD)에 기초하여 전력 증폭기(850)에 인가되는 전원 전압의 공급 시점을 제어함으로써 전원전압에 의해 전력 증폭기(850)에서 발생하는 신호 지연을 보상한다.
필터(870)는 대역 통과 필터(band pass filter)로 구성될 수 있고, 전력 증폭기(850)로부터 출력된 신호에 대해 대역 통과 필터링을 수행하여 대역외(out-of-band) 양자화 잡음(quantization noise)을 제거한다.
도 8은 본 발명의 일 실시예에 따른 송신 장치의 품질 특성을 평가한 결과를 나타내는 그래프로서, 도 8의 (a)는 도 7에 도시한 클래스-S 구조의 송신장치의 채널 누설 전력(ACLR) 특성을 나타낸 것이고, 도 8의 (b)는 EVM 특성을 나타낸 것이다.
도 8에 도시한 바와 같이, 본 발명의 일 실시예에 따른 델타-시그마 변조기(500, 830)를 포함하는 송신장치는 PAPR이 8.5 dB이고 20 MHz의 대역폭을 가지는 입력 신호에 대해 43.15 dB ACLR 성능을 나타내며, EVM 특성은 1.68%의 성능을 나타낸다. 이와 같은 특성은 도 5에 도시한 본 발명의 일 실시예에 따른 델타-시그마 변조기(500, 830)가 광대역 신호를 전송하는 클래스-S 구조 송신장치에 사용하는 것이 적합함을 의미한다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
500 : 델타-시그마 변조기 501 : 제1 적분기
503 : 제2 적분기 505 : 제1 비교기
507 : 제2 비교기 509 : 제1 DAC
511 : 제2 DAC 513 : 제로 최적화부
515 : 지연부 517 : 출력 DAC
519 : 오프셋 보상부 521 : 시상수 보상부
523 : 차동클럭 생성부 525 : 기준신호 생성부
800 : 송신장치 810 : 극좌표 변환부
820 : 위상 변조기 830 : 델타-시그마 변조기
840 : 믹서 850 : 전력 증폭기
860 : 전압 제어부 870 : 필터

Claims (11)

  1. 입력신호와 피드백된 제1 신호를 적분하는 1 적분기;
    상기 제1 적분기의 출력신호와 피드백된 제2 신호를 적분하는 제2 적분기;
    상기 제2 적분기의 출력과 기준신호를 비교하여 제1 비교신호를 출력하는 제1 비교기;
    상기 제2 적분기의 출력과 상기 기준신호를 비교하여 제2 비교신호를 출력하는 제2 비교기;
    상기 제1 비교신호 및 상기 제2 비교신호에 상응하여 상기 제1 신호를 생성하는 제1 DAC;
    상기 제1 비교신호 및 상기 제2 비교신호에 상응하여 상기 제2 신호를 생성하는 제2 DAC;
    상기 제1 비교신호 및 제2 비교신호를 미리 설정된 시간만큼 지연시킨 지연신호를 생성하는 지연부; 및
    상기 지연신호에 상응하여 다중 전압 레벨의 출력신호를 생성하는 출력 DAC를 포함하는 델타-시그마 변조기.
  2. 청구항 1에 있어서,
    상기 델타-시그마 변조기는 상기 입력신호의 대역폭 및 미리 설정된 오버샘플링비에 상응하는 클럭 주파수를 가지는 클럭 신호를 생성하는 차동클럭 생성부를 더 포함하는 것을 특징으로 하는 델타-시그마 변조기.
  3. 청구항 1에 있어서,
    상기 델타-시그마 변조기는 상기 제1 적분기 및 상기 제2 적분기가 저항 및 커패시터를 포함하는 연속 시간형으로 구성되는 것을 특징으로 하는 델타-시그마 변조기.
  4. 청구항 1에 있어서,
    상기 델타-시그마 변조기는 상기 제1 적분기 및 상기 제2 적분기에 포함된 저항 또는 커패시터의 값을 보상하는 시상수 보상부를 더 포함하는 것을 특징으로 하는 델타-시그마 변조기.
  5. 청구항 1에 있어서,
    상기 델타-시그마 변조기는 DC 오프셋을 보상하기 위한 오프셋 보상부를 더 포함하는 것을 특징으로 하는 델타-시그마 변조기.
  6. 청구항 1에 있어서,
    상기 델타-시그마 변조기는 상기 제2 적분기의 출력에서 상기 제1 적분기의 입력으로 피드백 경로를 형성하고 제로(zero)를 최적화하는 제로 최적화부를 더 포함하는 것을 특징으로 하는 델타-시그마 변조기.
  7. 입력신호를 위상 신호 및 포락선 신호로 분리하여 출력하는 극좌표 변환부;
    상기 위상 신호를 일정한 진폭을 가지는 위상 변조된 신호로 변환하는 위상 변조기;
    2차로 구성되며 상기 포락선 신호에 대해 델타-시그마 변조를 수행하여 3 전압 레벨을 가지는 펄스폭 변조된 신호를 출력하는 델타-시그마 변조기;
    상기 위상 변조된 신호 및 상기 펄스폭 변조된 신호를 믹싱하여 믹싱 신호를 출력하는 믹서; 및
    상기 믹싱 신호에 상응하여 전력 증폭을 수행하는 전력 증폭기를 포함하는 송신장치.
  8. 청구항 7에 있어서,
    상기 델타-시그마 변조기는 상기 3 전압 레벨을 미리 설정된 시간 만큼 지연시켜 출력하는 것을 특징으로 하는 송신장치.
  9. 청구항 7에 있어서,
    상기 델타-시그마 변조기는 상기 입력신호의 대역폭 및 미리 설정된 오버샘플링비에 상응하는 클럭 주파수를 가지는 클럭 신호를 생성하는 차동클럭 생성부를 포함하는 것을 특징으로 하는 송신장치.
  10. 청구항 7에 있어서,
    상기 델타-시그마 변조기는 연속 시간형으로 구성되는 것을 특징으로 하는 송신장치.
  11. 청구항 7에 있어서,
    상기 송신 장치는 상기 델타-시그마 변조기로부터 출력된 지연 신호에 기초하여 상기 전력 증폭기에 공급되는 전원 전압의 지연을 제어하는 전압 제어부를 더 포함하는 것을 특징으로 하는 송신장치.
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