JPH01233921A - △−σ変調器を用いたａ／ｄ変換回路 - Google Patents

△−σ変調器を用いたａ／ｄ変換回路

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JPH01233921A
JPH01233921A JP63061595A JP6159588A JPH01233921A JP H01233921 A JPH01233921 A JP H01233921A JP 63061595 A JP63061595 A JP 63061595A JP 6159588 A JP6159588 A JP 6159588A JP H01233921 A JPH01233921 A JP H01233921A
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differential
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尚 坂口
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は八−Σ変調器を用いた△／］）変換回路の改
良に関し、詳細には、電源からのノイズ。
入力信号の段階で混入するノイズ、減点器や積分器で混
入するノイズによってＡ／Ｄ変換出力の信Ｙ）対雑音比
が劣化しないようにしたものである。
（従来の技術） 小形化、高速化、ＬＳＩ化に適したアナログダシタル（
以下Ａ／Ｄとする）変換器として、Δ−Σ変調器を利用
したオバーサンプリング形Δ／Ｄ変換回路がある。この
オーバーサンプリングΔ／Ｄ変換回路は。第７図に示１
ように構成し、入力信号と帰還信号との減算信号を積分
し、その積分出力より入力信号の振幅情報を含んだパル
ス列信号をデジタル出力とするものである。
即ち、第７図において、減算回路と積分回路とを交互に
２段縦続接続し、各減算回路への入力と帰還信号とを減
算することで、入力信号のレベル変化に応じた減算信号
を得、これを積分した信号にデジタル化処理を行うもの
である。
即ち、Δ−Σ変調器は、第１の減算回路７１．第１の積
分回路７２．第２の減算回路７３．第２の積分回路７４
及び量子化器７５の順にｔ１１ｖｃ接続した入力経路と
、この入力経路の出力に現れる前記パルス列信号を遅延
回路７６を介して入力側に帰還する帰還経路とから構成
する帰還形回路である。入力端子ＶＩＮからの入力アナ
ログ信号は、第１の減算鼎７１で帰還信号ＦＳと減算し
、第１の積分回路７２で積分する。この積分回路７２の
出力は更に第２の減算回路７３で帰還信号［Ｓと減算し
、再び第２の積分回路７４で積分する。こうして、第２
の積分回路７４の出力は、入力信号と帰還信号ＦＳとの
差分を蓄積した信号となる。吊子化器７５は、積分回路
７４からの信号をサンプリング信号の周期で基準電位と
比較し、量子化された信号を出力する。これにより、Δ
−Σ変調器は入力信号の振幅に応じて変調されたパルス
列信号を出力端子ｙ　ＯＵＴに導出する。
上記のΔ−Σ変調器は、二重積分形と称され、２変換に
より第８図のような回路に置き換えることができる。第
８図において、第１の積分回路１２と第２の積分回路７
４とは、それぞれ変換式１／（１−Ｚ　−１＞を表わす
回路７２’　、　７４’　に対応し、団子化器７５はけ
子化ノイズを示す変換式〇　（ｚ）で表わす回路７５′
　に対応し、遅延回路７６はｚ−４を表ねづ回路７６′
　にそれぞれ対応している。
第８図のような回路の伝達ｌ′ｙｌ数は、入力をＸ（Ｚ
）、出力をＹ　（Ｚ）として、 Ｙ（ｚ）　＝Ｘ（ｚ）　＋　（１−ｚ−１）　２−Ｑ（
ｚ）　・・・■で表わされる。■式は、出力信号Ｙ　（
ｚ）が、入力信号Ｘ　（ｚ）と量子化ノイズ成分（１−
ｚ　−１）　２　・Ｑ　（ｚ）から成り、Ｚ＝ｅｊ″′
ｒ（τはサンプリング間隔）よりサンプリング周波数が
信号帯域に比べ高いどすると、右辺第２項が小さくなり
、信号帯域での量子化ノイズがかなりの程度で小さくな
ることを意味している。このように二重積分形Δ−Σ変
調混は理論上極めて高い爪子化粘僚を得ることができる
。
しかし、実際には、量子化ノイズ以外にも、集積回路素
子の持つノイズや、電源を介して漏洩する電源ノイズ、
或は入力信号が初めから持っているノイズ等が存在し、
得られるＡ／Ｄ変換出力に現れてしまう。
（発明が解決しようとする課題） 従来のΔ−Σ変調器は、量子化ノイズはがなりの精度で
軽減されるが、電源ノイズや素子内部で発生するノイズ
は阻止することができず、理論上程ノイズシェーブされ
た変換出力が得られず、信号対雑音比を劣化するという
問題があった。
この発明は上記問題点を除去し、減ｑ回路、積分回路等
で加わるノイズ及び電源のリップルに起因するノイズに
よる影響の少ないΔ−Σ変調器を用いたＡ／Ｄ変換回路
の提供を目的とする。
［発明の構成］ （、！！題を解決するための手段） この発明は、差動形式の入力信号と差動形式の帰還信号
との差分を算出する第１の減点手段。
その出力を積分する第１の積分手段、第１の積分出力を
減算処理する第２の減停手段、第２の減免出力を積分す
る第２の積分手段、第２の積分出力を量子化Ｊる重子化
手段で入力経路を構成し、前記吊子化手段の出力を１サ
ンプリング期間遅延し前記差動の帰還信号を発生Ｊ８遅
延回路にて帰還経路を構成した全差動形式のΔ−Σ変調
器を用い、更に、前記第１の減算手段、第１の積分手段
、第２の減算手段のいずれか又はこれらの成すいずれか
の縦続接続における入力側と出力側とのそれぞれに、前
記入力側経路をサンプリング周期で互いに異なる差動経
路に切替える第１のスイツ回路。
及び出力側で元の差動経路に戻す第２のスイッチ回路を
設けたことを特徴とする。
（作用） このような構成によれば、減算及び積分処理を行う入力
経路を差動回路形式とすると共に、帰還信号も差動で形
成するので、各差動信号に同相で混入する゛占源ノイズ
は確実に除去できる。また、各スイッチ回路はＵ）け口
器として動作し、第１゜第２のスイッチ回路で挾まれた
回路で発生するノイズは、第２のスイッチ回路でリーン
ブリング周波数をキャリアとＪる成分となり、同じサン
プリング周波数によって元の帯域に戻される信号成分と
比べ高い帯域に移動する。これより、吊子化される入力
の信号帯域に存在するノイズ成分が減り、π子化出力の
信号対雑音比を向上することができる。
（実施例） 以下、この発明を図示の実施例によって説明する。
第１図はこの発明に係るΔ−Σ変調器を用いたＡ／Ｄ変
挽変格回路実施例を示す構成図である。
１’ｉ１図中、端子ｖＩＮ（”）　、　Ｖ　ＩＮ（−）
は超勤形式の入力アナログ信号がそれぞれ導かれる入力
端子である。各第１．第２の入力端子ＶｒＮ（＋）　、
　ＶＩＮ（−）は、４つのスイッチ８１　、８２　、　
Ｓ３　、３４から成る第１のスイッチ回路１１を介して
それぞれ減算回路１２．１３の各一方入力端に接続して
いる。
これら各スイッチ８１〜Ｓ４は、３１．３３がクロック
パルス発生回路２２からのクロックφ２によって動作し
、３２．８４が同回路２２からのクロックφ１によって
動作する。クロックφ１．φ２はサンプリング信号ｆｓ
に同期して発生する互いに異なる位相の信号であって、
スイッチ８１〜Ｓ４は、各クロックのハイレベル１１１
１間に″“ｏ　ｎ　”　する。
更に詳述すれば、Ｓｌはφ２のハイレベル期間に端子Ｖ
　ＩＮ（＋）と減算回路１２間を導通し、＄２はφ１の
ハイレベル期間に端子Ｖ　ＩＮ（＋）と減算回路１３間
を導通する。また、Ｓ３はφ２のハイレベル期間に端子
Ｖ　ＩＮ（−）と減算回路１３間を導通し、Ｓ４はφ１
のハイレベル期間に端子Ｖ　ＩＮ（−）と減算回路１２
間を導通する。
減算回路１２．１３の各出力も差動的に第１の積分回路
１４に入力する。詳細には、減ｔｉ回路１２の出力は積
分回路１４の反転入力端に、減算回路１３の出力は同回
路１４の非反転入力端に導く。そして、第１の積分回路
１４も全差動的に出力を導出し、それぞれ反転入力端か
らの出力を減算回路１５の一方入力端に、非反転入力端
からの出力を減算回路１６の一方入力端に導く。減算回
路１５の出力と減算回路１６の出力も差動信号として用
い、これらは第２のスイッチ回路１１を介して第２の積
分回路１８に入力している。この第２のスイッチ回路１
７も第１のスイッチ回路１１と同様に、クロックφ１と
φ２で動作するスイッチ８５〜Ｓ８にて構成し、クロッ
クφ２で動作りるスイッチＳ５，８７は、減算回路１５
゜１６の各出力をそれぞれ第２の積分回路１８における
反転入力端及び非反転入力端に導き、クロックφ１で動
作するスイッチ８６　、Ｓ８は、それぞれ減算回路１５
の出力を積分回路１８の非反転入力端に、減算回路１６
の出力を積分回路１８の反転入力端に導いている。ぞし
て、第２の積分回路１８からの差動出力は、差動入力形
式のＲ子化器１９を介して出力端子ｖ　ｏｕｔに八−Σ
変調されたパルス列信号を導出する。なお、端子化器１
９は、前記クロックパルス発生回路２２からのサンプリ
ング信＠ｆＳによって積分回路１８から導出する差動出
力の極性を判定し、その極性に応じて差動入力信号の振
幅を示すパルス列信号を出力する。
上記パルス列信号は、１サンプリング期間τ即ち、１／
ｆｓ期間入力信号を遅延する〃風回路２０に供給する。
遅延回路２０は、例えばＤフリップ７０ツブにて構成し
、その極性反転出力ＯＷ　Ｑ　、互より差動的に帰還信
号を生成する。この差動帰還信号は、第１．第２のスイ
ッチ回路１１．１．７と同じ構成の第３のスイッチ回路
２１を介して、それぞれ減算回路１２．１３の各他方入
力端及び減筒回路１５．１６の各他方入力端に供給しで
ある。即ち、第３のスイッチ回路２１は、スイッチ＄９
〜３１２にて構成し、クロックφ２にて動作するスイッ
チ８１１は、出力端Ｑからの差動帰還信号を減ｎ回路１
３及び１６側に導き、同じクロックφ２で動作するスイ
ッチＳ９は、出力端回からの差動遅延信号を減算回路１
２゜１５側に信号を導く。また、クロックφ１にて動作
するスイッチ８１２は出力端Ｑからの差動帰還信号を減
算回路１２及び１５側に尋き、同じクロックφ２ぐ動作
するスイッチ３１０は、出力端互からの差動遅延信号を
減算回路１３．１６側に信号を導く。
本実施例のＡ／Ｄ変換回路は以上のごとく構成し、次に
動作を説明する。
上記構成において、各第１．第２．第３のスイッチ回路
１１．１７．２１を駆動するクロックφ１．φ２は、４
ノンプリング周期で交互にハイレベルが入れ換わるクロ
ック信号であるため、例えば第１のスイッチ回路１１の
場合、差動入力端子ＶＩＮ（＋）　。
ＶＩＮ（−）からの信号を、互いに異なる差動経路に入
れ替える操作を行う。これは掛は算器の動作と等価であ
る。よって、差動遅延信号は、第１のスイッチ回路１１
によりサンプリング信号ｆｓと掛は合わされ、サンプリ
ング周波数をキ１！リアとする高い周波数の帯域に変換
されることになる。
また、第２のスイッチ回路１７は、減算回路１５゜１６
からの信号に対し第１のスイッチ回路１１と同様な掛は
線処理を行う。しかし、この場合は、同期検波のかたち
となり、第１のスイッチ回路１１でサンプリング周波数
の帯域に高めた信号を、再び差動入力端子ＶＩＮ（＋）
　、　ＶＩＮ（−）における信号と同じ帯域の信号に戻
している。つまり、差動入力端子ＶＭＮ（＋）　、　Ｖ
ＩＮ（−）　（７）信号を、減ｐ回路１２．１３で帰還
信号と減算する前に一旦ナンブリング周波数で高い周波
数の信号に変換し、減算回路１５．　ｉ６の結果を元の
周波数の信号に戻しているのである。
従って、入力経路においては、まったく第１．第２のス
イッチ回路１１．１７が無い場合と同じ信号が第２の積
分回路１８の入力となる。
上記入力経路の信号に対し、帰還経路の信号は、第３の
スイッチ回路２１によって第１のスイッチ回路１１の出
力と同じ周波数帯域の信号に変換される。
従って、第３のスイッチ回路２１からの帰還信号を各第
１．第２の減算回路１２．１３及び第３．第４の減算回
路１５．１６に供給してこれらの差動入力との減算が可
能となる。
一方、第１．第２の減算回路１２．１３、第１の積分回
路１４、第３．第４の減算回路１５．１６で発生Ｊる素
子内部ノイズは、第２スイッチ回路１７でサンプリング
周波数と掛は輝され、サンプリング周波数をキャリアと
した帯域に移動する。この様子を第２図を参照して説明
する。
第２図において、（ａ）は第１図に示づ回路をモデル化
したものである。即ら、掛け１ｉｉ５１は第１のスイッ
チ回路１１に相当し、掛は算器５３は第２のスイッチ回
路１７に相当する。これら掛は算器５１と５３に挾まれ
た信号処理回路５２は、第１図におりる第１．第２の減
算回路１２．１３、第１の積分回路１４及び第３．第４
の減算回路１５．１６からなる縦続接続に相当している
。また、加淳器５４は、上記信号処理回路５２における
ノイズ源の等価回路であり、加淳器５４からの信号にノ
イズｎが加算されることを示している。
今、掛は算器５１の入力点すにおける信号は、第２図（
ｂ）のようにベースバンドの信号として示すことができ
る。これに対し、加算器５４で等測的に加算されるノイ
ズｎは、第２図（Ｃ）に示すように、１／ｆ（信号周波
数）成分が多く、信号と同じ帯域に分布している。掛は
算器５１は、第２図（ｄ）に示すサンプリングキャリア
で信号すを掛は篩ツるので、信号成分は第２図（ｅ）の
ｅｌに示すような、サンプブリングキャリアを中心とす
る所定帯域の信号に変換される。しかし、ノイズ成分は
、信号処理回路５２で発生するので、第２図（ａ）のｅ
点におけるスペクトルは、ノイズ成分ｅ２に示すベース
バンドの帯域を中心に分布し、信号成分はそれより高い
帯域に分布することになる。従って、信号処理回路５２
からは第２図（ｅ）に示すスペクトルを持つ信号が出力
する。掛は算器５３は、このようなスペクトルの信号を
同じサンプリンクキ１１リアで掛は算するので、第２図
（ｆ）に示すように、信号成分ｅ１は元の帯域に戻され
、ノイズ成分ｅ２はサンプリングキャリアを中心とする
帯域に移動されるわすである。
上記のごとく、ノイズ成分が高域に移動された信号は、
ノイズ成分を僅かしか含まないので、Ｍ子化器１９の出
力中に含まれるノイズ成分は橿めて少なく、信号対雑音
比が高くなる。
なお、上記は第１〜第４の減算回路１２．７３．１５゜
１６と第１の積分回路１４で発生する素子内部ノイズが
低減される効果の説明であるが、これらの電源によって
生ずる電源ノイズは、それぞれの差動経路に同相で加わ
るので、量子化器１９の出力に現れることがない。
次に、他の実施例を説明する。
第３図は第１図の構成をスイッチトキャパシタを用いて
この発明によるＡ／Ｄ変換回路を構成したものである。
但し、クロックパルス発生回路２２とそのりＯツク出力
の供給経路は省略しである。
第３図において、入力端子ＶＩＮ（＋）　、　ＶＩＮ（
−）からの差動入力信号は、クロックφ２で動作するス
イッ′ｆ−Ｓ２１．８２３．及びクロックφ１で動作す
るスイッチＳ２２．２４から構成される第１のスイッチ
回路３１でサンプリング周波数と掛は算する。ここに、
スイッチ８２１は第１図の実施例におけるスイッチＳ１
に、スイッチ８２２はスイッチＳ２に、スイッチＳ２３
はスイッチＳ３に、スイッチ３２４はスイッチＳ４にそ
れぞれ対応している。
上記第１のスイッ回路３１からの差動出力はそれぞれコ
ンデンサＣＩ　、Ｃ２を介し、クロックφ１で動作する
スイッチ８２７．３２８を介して演算増幅器３２０反転
入力端及び非反転入力端に導出している。また、コンデ
ンサＣ１とスイッチ８２７との接続点及びコンデンサＣ
２とスイッチＳ２８との接続点と電圧源端子ＶＢ間には
、それぞれクロックφ２で動作するスイッチＳ２５．８
２Ｇを接続しである。
演算増幅器３２は、差動出力形式による複合素子であり
、一方の入出力端間に積分コンデンサＣ３を接続し、他
方の入出力端間に積分コンデンサＣ４を接続しである。
このような構成は、第１図における、減算回路１２．１
３及び積分回路１４の動作の両方を行っている。この場
合、帰還信号は、コンデンジＣ９、ＣＩＯから供給する
ようにしである。即ち、クロックφ２で動作するスイッ
チ８３７．８３９゜Ｓ４１．　Ｓ４３及びクロックφ１
で動作するスイッチ８３８、８４０．８４２．８４４は
、第３のスイッチ回路を構成しており、第１の減算処理
に必要な帰還信号は、スイッチ３４１〜３４４によるス
イッチ回路３７Ｂによって形成する。但し、スイッチ３
７Ｂと、第１のスイッチ回路３１も、第１．第２の減算
回路１２゜１３の構成要素となっている。
演算増幅器３２からの差動出力は、クロックφ２で動作
するスイッチＳ２９．８３１及びクロックφ１で動作す
るクロックスイッチ８３０，８３２は第２のスイッチ回
路３３を構成している。そして、この第１のスイッチ回
路３３の差動出力を導くそれぞれコンデンサＣ５、Ｃ６
、及びスイッチ５３５（φ１）８３６（φ１）の直列接
続と、この直列接続の各交点と電圧源端子ＶＢとの間に
接続したスイッチ５３３（φ２）、５３４（φ２）と、
各入出力端間に積分コンデンサＣ７、Ｃ８を接続した演
算増幅器３４と、前記第３のスイッチ回路３７Ａからの
帰還信号を導くコンデンサＣ１１，Ｃ１２とは、上記第
１．第２の減算回路１２．１３と第２の積分回路１４の
構成を兼用した回路と同様に、第３．第４の減算回路１
５゜１６と第２の積分回路１８の構成を兼用している。
次に、演算増幅器３４からの差動出力は、吊子化器１つ
を構成するコンパレータ３５に導入する。コンパレータ
３５は、図示しないが、サンプリング信号ｆ、Ｓによっ
てコンパレートＶ」作を行い、部品増幅器３４の差動出
力を１ビツトのパルス列信号に変換し、Ａ／Ｄ変換出力
信号として端子Ｖ　ＯＵＴに導出している。遅延回路２
０は、ラッチ３６で構成しである。即ち、ラッチ３６は
、クロックφ１．φ２のいずれかによって駆動されるフ
リップフロップにて構成し、１サンプリング期間遅延し
た信号を第３のスイッチ回路３７Ａ１．：Ｌｆ？いてい
る。
上記構成は、第１図の場合と同様に、第１．第２の減算
処理過程と、第１の積分処理過程で発生する素子内部ノ
イズをサンプリング周波数の高域に移動し、量子化出力
の信号対雑音比を高くすることができる。また、電源ノ
イズも全差動構成により相殺することができる。
なお、このような回路では、クロックφ１とφ２の周波
数は、サンプリング周波数と等しく、かつ両者は正しく
極性を反ΦλしたノンオーバーラツブのクロックにＪる
必要がある。また、ＣＩ　＝Ｃ２、Ｃ３＝Ｃ４、Ｃ５＝
Ｃ６、Ｃ７＝Ｃ８、Ｃ９＝Ｃ１０，ＣＮ＝Ｃ１２に設定
する。更に、Ｃ１：Ｃ３：Ｃ５：Ｃ７：Ｃ９：Ｃ１１の
比を変化させることによって、積分出力レベルを適当な
値に設定することができる。
次に、第４図はこの発明の第３の実施例を示す構成図で
ある。
第４図において、第１図の要素と同等のものには同一の
符号を付す。本実施例は、第１．第２の減算回路１２．
１３と、第１の積分回路１４との縦続接続より発生する
ノイズの影響を軽減しようするものである。そこで、ま
ず、第１図の構成と同様に、第１．第２の減算回路１２
．１３の入力側に第１のスイッチ回路１１を設ける。こ
れら第１．第２の減算回路１２．１３への帰還信号は、
第３のスイッチ回路２１にＪ：ってサンプリング周波数
の帯域に高められた信号である。次いで、第１の積分回
路１４の出力側に第２のスイッチ回路１７′を設ける。
この第２のスイッチ回路１７′　において、８５′はＳ
５に。
＄６′はＳ６に、３７’　はＳ７に、８８′はＳ８にそ
れぞれ対応している。そして、この第２のスイッチ回路
１７′の各出ツノは第３．第４の減算回路１５’　、　
１６’に入力している。これら第３．第４の減算回路１
５’　、　１６’　に与える帰還信号は、第３のスイッ
チ２１を経ない遅延回路２０からの直接の信号である。
このような構成によっても、第１図と同じ原理で、第１
．第２の減りＪ回路１２．１３及び第１の積分回路１４
で発生する素子内部ノイズ及び電源ノイズによるＡ／Ｄ
変換出力の信号対雑音比の劣化を抑制することができる
。
第５図はこの発明の第４の実施例を示Ｊ０同図中、第１
のスイッチ回路１１′　は、第１．第２の減算回路１２
．１３の出力側部ら、第１の積分回路１４の入力側に設
けである。また、第２のスイッチ回路１７′　は第１の
積分回路１４の出力側に設けである。
このような構成によれば、第１の積分回路１４で発生す
るノイズの影響を軽減することができる。
また、第１．第２の減算回路１２．１３と、第３．第４
の減算回路１５．１６に与える帰還信号は、端子ＶＩＮ
（＋）　、　ＶＩＮ（−）にお（プる入力信号と同じ帯
域の信号で良いので、第３のスイッチ回路を設ける必要
がない。
第６図は第５の実施例を示し、ｇｉＸｉの積分回路１４
の入力側に第１のスイッチ回路１１′　を設け、第３、
第４の減算回路１５．１６の出力側に第２のスイッチ回
路１７を設けたものである。この場合、第３のスイッチ
回路２１は必要となり、第３．第４の減Ｃ″ｉ回路１５
．１６にその出力を与える。また、第３のスイッチ回路
２１を通らない信号を第１．第２の減算回路１２．１３
に与える。
このような構成によれば、第１の積分回路１４と第３．
第４の減算回路１５．１６で発生するノイズの影響を軽
減することができる。
［発明の効果］ 以上説明したようにこの発明によれば、減算回路や積分
回路で発生するノイズによる信号対雑音比の劣化、或は
電源ノイズによる同化の劣化をはと／υど生じないＡ／
Ｄ変換出力を得ることができる。
【図面の簡単な説明】
第１図はこの発明に係るΔ−Σ変調器を用、いたＡ／Ｄ
変換回路の一実施例を示す回路図、第２図は第１図の実
施例の動作を説明覆る動作説明図、第３図、第４図、第
５図、第６図はこの発明の第２、第３．第４．第５の実
施例をそれぞれ示す構成図、第７図及び第８図はΔ−Σ
変調器の構成を説明Ｊるための説明図である。 ＶＩＮ（＋）　、　ＶＩＮ（−）・・・差動入力端子、
１１・・・第１のスイッチ回路、１２．１３・・・第１
．第２の減算回路、１４・・・第１の積分回路、１５．
１６・・・第３．第４の減算回路、１７・・・第２のス
イッチ回路、１８・・・第２の積分回路、１９・・・量
子化回路、２０・・・遅延回路、２１・・・第３のスイ
ッチ回路。φ１．φ２・・・クロック信号、ｆＳ・・・
サンプリング信号。

Claims (1)

  1. 【特許請求の範囲】 差動アナログ入力信号を同じ差動形式で帰還される差動
    帰還信号によつて、前記差動アナログ信号と帰還信号と
    の減算信号を出力する第１の減算手段と、 この減算手段からの差動出力を積分する第１の積分手段
    と、 この積分手段からの差動出力を前記差動帰還信号によっ
    て減算する第２の減算手段と、 この減算手段からの差動出力を積分する第２の積分手段
    と、 この第２の積分手段からの差動出力の極性を判別し前記
    差動アナログ信号の振幅情報である量子化出力を得る量
    子化手段と、 この量子化手段の出力を１サンプリング期間遅延して前
    記差動帰還信号を得る遅延手段と、前記第１の減算手段
    、第１の積分手段、第２の減算手段のいずれか又はこれ
    らの成すいずれかの縦続接続における入力側と出力側に
    それぞれ設け、前記入力側においてそれぞれの差動経路
    からの信号をサブリング周期おきに互いに異なる差動経
    路に切替える第１のスイッチ回路及び、出力側において
    それぞれの差動経路からの信号をサンプリング周期で元
    の差動経路に戻す第２のスイッチ回路とを具備したこと
    を特徴とするΔ−Σ変調器を用いたＡ／Ｄ変換回路。
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