KR20050086704A - 펄스 폭 변조된 잡음 형성기 - Google Patents

펄스 폭 변조된 잡음 형성기 Download PDF

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브루노 제이. 지. 푸트제이스
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

펄스 폭 변조된 잡음 형성기(410)가 설명되고, 이러한 형성기(410)는 전력 단(260)으로부터의 피드백을 이용한다. 펄스 폭 변조된 신호의 형성은 전력 단의 출력으로부터의 피드백을 사용하는 디지털 잡음 형성기(410)를 적용함으로써 이루어진다. 따라서, 전력 단(260)에 의해 생성된 임의의 에러는 자동으로 정정된다.

Description

펄스 폭 변조된 잡음 형성기{PULSE WIDTH-MODULATED NOISE SHAPER}
본 발명은 펄스 폭 변조된 잡음 형성기에 관한 것이다. 이러한 잡음 형성기는 예를 들어 스피커 시스템을 구동하기 위한 오디오 장치의 디지털 증폭기에서 사용될 수 있다.
도 1a는 종래 기술의 장치를 개략적으로 도시하는 블록도이다. 이러한 종래의 디지털 오디오 증폭기는 통상 재생될 가장 높은 주파수보다 수배 높은 PWM 반복 속도에서 균일한 방식으로 샘플링하는 타입인 펄스 폭 변조(PWM) 회로(20)가 뒤에 오는, z 영역에서 동작하는 잡음 형성기(10)를 포함한다. 디지털 신호(Sin)는 가산기(11)의 입력에서 수신되고, 가산기(11)의 출력은 양자화기(12)의 입력에 결합되며, 양자화기(12)는 PWM 신호의 에지(edge)가 미리 결정된 순간에서만 일어날 수 있다는 사실로 인한 근사(approximation)를 나타낸다. 비교기(13)는 양자화기(12)의 입력과 출력 신호를 비교하는데, 임의의 편차나 에러(ε)는 유한 임펄스 응답(FIR) 필터(14)의 입력에 결합되고, 이 필터의 출력은 이전 계산 사이클에 대응하는 피드백 신호(SFB)를 가산기가 수신하도록 충분히 피드백 신호를 지연시키는 지연(delay)(15)을 통해 가산기(11)에 결합된다. 그러므로 양자화기(12)에 의해 생긴 임의의 에러는 잡음 형성기(10)의 피드백 경로(16)에 의해 정정된다. 양자화기(12)의 출력 신호(Sns)는 PWM 회로(20)에 공급되고, 이 PWM 회로(20)는 출력 신호(SOUT)를 제공한다. 이 경우, 잡음 형성기(10)의 전체적인 잡음 전달 함수(NTF)는 수학식 1에 의해 표현될 수 있다:
여기서, H(z)는 z-영역에서 필터(14)의 전달 함수를 나타낸다.
이러한 종래 기술의 디자인의 문제점은 PWM 회로가 비선형인 특징이 있고, 이러한 비선형인 특징은 양호한 왜곡 사양과 양호한 잡음 사양을 달성하고자 하는 경우 보상될 필요가 있다. 이러한 종래 기술의 디자인의 또 다른 문제점은 후속 클래스 D 전력 단에서의 에러가 정정되지 않는다는 점이다.
PWM 회로의 비선형성을 보상하기 위한 종래 기술의 접근이 도 1b에 도시되어 있다. 이 경우, 에러 보상 회로(17)가 잡음 형성기(10) 전에 배치된다. 에러 보상 회로(17)는 PWM 회로(20)에 의해 생긴 왜곡의 모델을 포함하고, 잡음 셰이핑 전에 정정 수단을 도입한다.
이러한 종래 기술의 디자인의 단점은, PWM 회로에서의 상호 변조의 결과로서 잡음 복조가 일어난다는 점이다. 오디오 대역 위와 같은, 관심 대역 위의 대역은 잡음 셰이프된 양자화 잡음의 연속적인 대역을 포함한다. PWM 반복 속도(fSW) 및/또는 잡음의 2개의 주파수 성분(f1, f2) 중 하나는 상호 변조 주파수인
fP = ｜nㆍf1 + mㆍf2 + pㆍfSW｜를 형성하기 위해 결합될 수 있고, 여기서 n, m, p는 양 및/또는 음의 정수이며, 주파수(fP)는 관심 대역 내에 있다. 이는 적용될 수 있는 잡음-셰이핑의 양을 제한하고, 따라서 실제로 얻어질 수 있는 신호대 잡음비를 제한한다.
PWM 회로의 비선형성을 보상하기 위한 또 다른 종래 기술의 접근이 도 1c에 도시되어 있다. 이 경우, 에러 보상 회로(18)는 양자화기(12)의 출력에서 잡음 형성기(10)의 내부에 배치된다. 에러 보상 회로(18)는 PWM 회로(20)에 의해 생긴 왜곡의 저주파수 부분의 모델을 포함하고, 비교기(13)로 잡음 형성기 출력 신호(Sns)를 피드백하기 전에 정정 수단을 도입한다. 이 장치는 PWM 회로(20)의 상호 변조 특성뿐만 아니라 왜곡이 고려되도록 하고, 더 높은 차수의 잡음 형성기의 사용을 허용한다.
이러한 접근의 예는 예를 들어 US-A-5,548,286호에 개시되어 있다.
이러한 종래 기술의 디자인의 단점은 모델이 매우 복잡하다는 것이다.
도 1b와 도 1c의 종래 기술의 접근의 일반적인 단점은, PWM 공정의 비선형성으로 인해, 어느 정도까지만 예측 가능한 에러를 보상할 수 있고, 이들 에러가 본질적으로 예측 불가능하므로 후속 클래스 D 전력 단에서 일어나는 에러를 보상할 수 없다는 점이다.
도 1a 내지 도 1c는 PWM 잡음 형성기의 종래 기술 디자인을 개략적으로 도시하는 블록도.
도 2a는 본 발명에 따라 디자인된 잡음 형성기의 일 양태를 개략적으로 도시하는 도면.
도 2b는 PWM 회로를 포함하는 잡음 형성기 회로의 일 실시예를 개략적으로 도시하는 도면.
도 2c는 PWM 회로와 전력 단을 포함하는 본 발명에 따른 일 실시예를 개략적으로 도시하는 도면.
도 3은 본 발명에 따른 잡음 형성기를 가지는 증폭기 일부의 일 실시예를 개략적으로 도시하는 도면.
본 발명의 목적은 잡음 형성기에 결합된 후속 단에서 에러를 감소시킬 수 있는 PWM 잡음 형성기를 제공하는 것이다.
본 발명은 독립항에 의해 한정된다. 종속항은 유리한 실시예를 한정한다.
피드백 루프에서 펄스 폭 변조 회로를 통합함으로써, 이 회로에 의해 생긴 에러는 보상된다. 일 실시예에서, 전력 단은 또한 피드백 루프에 포함된다.
잡음 형성기의 종래 기술의 디자인에서, 전력 출력단은 PWM 회로의 출력 신호(SOUT)를 수신하도록 배치될 수 있다. 이러한 전력 출력단은 에러를 생기게 할 수 있고, 이는 본질적으로 예측 불가능하다. 앞서 주목된 바와 같이, 종래 기술의 잡음 형성기는 그러한 에러를 보상할 수 없다. 본 발명의 일 실시예에 따르면, 잡음 형성기의 피드백 경로는 이러한 전력 출력단의 출력 신호를 취하거나 그것의 입력 신호로서 유도된 신호를 취한다.
US-5,898,340호는 일반적으로 출력 스위치에 관한 정정된 PWM 구동 신호를 제공하기 위해, 출력 전압으로부터 유도된 신호를 처리하는 디지털 처리 유닛을 포함하는 클래스 D 증폭기를 개괄적으로 설명하는 점이 주목된다. 하지만, 이 공개 문서는 디지털 처리 유닛이 어떻게 동작하는지에 대해서는 설명하지 않는다.
EP-1.104.094호가 클래스 D 증폭기에 관한 제어 시스템을 설명하고, 이 EP-1.104.094호에는 스위칭 출력 신호가 아날로그에서 디지털로 변환되고 제어 시스템의 입력으로 피드백되는 점이 또한 주목된다. 하지만, A/D 변환 전에, 신호는 관심 주파수 대역의 대역폭으로 항상 필터링된다. 그러한 필터 동작은 지연을 일으키고, 이러한 지연은 이 필터의 통과 대역의 더 높은 주파수 부분에서의 효율적인 에러 정정을 배제시킨다. 또한, 이 시스템은 번갈아 전력 단을 제어하는 잡음 셰이프 펄스 변조기를 구동하는 제어 루프와 같은 개별 섹션을 포함한다. 이러한 디자인에서, 변조기로부터의 양자화 잡음은 변조기 자체의 루프 이득과 "외부 제어 루프"의 이득에 의해 감소되고, 반면에 전력 단 에러는 외부 제어 루프의 이득에 의해서만 감소된다. 대조적으로, 본 발명의 일 실시예는 출력단 에러에 관한 제어 루프의 함수뿐만 아니라 펄스 변조에 관한 잡음 형성기의 기능을 수행하는 오직 하나의 단일 루프만을 이용한다.
본 발명에 따른 펄스 폭-변조된 잡음 형성기는 예를 들어 클래스 D 오디오 증폭기와 같은 전자 장치에서 적용될 수 있다. 상기 형성기는 우수한 성능을 실현하면서, 비용면에서 효율적이고 전력을 덜 소비하는 클래스 D 증폭기의 사용을 허용한다.
본 발명의 이들 및 다른 양태, 특징 및 장점은, 동일한 참조 번호가 동일하거나 유사한 부분을 가리키는 도면을 참조하여, 본 발명에 따른 PWM 잡음 형성기의 실시예의 다음 설명에 의해 더 상세히 설명된다.
본 발명에 따른 PWM 잡음 형성기의 디자인은 도 2와 도 3을 참조하여 설명된다. 도 2a는 잡음 형성기(110)를 도시한다. 이 잡음 형성기(110)는 가산기(11), 양자화기(12), 지연(15)을 포함하는 피드백 경로(116)를 포함한다. 이 잡음 형성기(110)를 도 1a의 잡음 형성기(110)와 비교하게 되면, 비교기(13)와 필터(14)가 생략되었음이 바로 분명해지는데, 즉 피드백 경로(116)는 잡음 셰이핑된 출력 신호(Sns)로부터 입력 가산기(11)로 지연(15)을 통해 유도된 피드백 신호(SFB)를 피드백한다. 가산기(11)의 입력에서 수신된 디지털 신호(Sin)의 샘플링 주파수는 업샘플링(upsampling) 필터나 샘플 속도(sample rate) 컨버터(미도시)에 의해 PWM 반복 속도와 같게 만들어진다.
또한, 잡음 형성기(110)는 가산기(11)의 출력과 양자화기(12)의 입력 사이에 결합된, 무한 임펄스 응답(IIR) 필터(130)를 포함한다. 이 필터(130)는 잡음 형성기(110)의 잡음 전달 함수가, 다음 수학식 2
{여기서 K(z)는 IIR 필터(130)의 전달 함수를 나타낸다}
를 만족할 때, 도 1a의 잡음 형성기(10)의 잡음 전달 함수(NTF)와 유사하게 되는 식으로 디자인될 수 있다.
출력 신호(Sns)에 대한 입력 신호(Sin)의 전달 함수는 도 1a에 도시된 바와 같은 종래 기술의 잡음 형성기와 같이 더 이상 1(unity)이 아니지만, 신호-피드백 루프에서 필터(130)에 의해 영향을 받는다는 점이 주목된다. 이를 정정하기 위해서는, 당업자에게 분명하게 되는 바와 같이, 잡음 형성기(110)(간단하게 하기 위해 도 2a에는 미도시)의 입력 전에 정정 회로가 배치될 수 있다.
IIR 필터(130)는 저역통과 특성과 긴 임펄스 응답을 가진다. PWM 반복 속도보다 더 높은 샘플 속도에서 IIR 필터(130)를 동작하는 것이 가능하다.
전술한 필터와 같은 실질적으로 동일한 절대 주파수 응답과 임펄스 응답을 가지지만, PWM 반복 속도(fSW)보다 더 높은 샘플링 주파수에서 동작하는 적응된 IIR 필터를 실현하는 것이 가능하다. 이 필터가 PWM 반복 속도(fSW)보다 r의 인자인 더 높은 주파수에서 동작한다면, 소위 "매칭-z" 변환에 의해, 적응된 필터의 폴(pole)과 제로(zero)는 당업자에게 또한 분명하게 되는 바와 같이, 본래 필터의 폴과 제로를 1/r의 전력까지 상승시킴으로써 발견된다. 당업자에게 또한 분명하게 되는 바와 같이, DC 이득을 동일하게 유지하도록, 이득 정정이 설정될 수 있다.
잡음 형성기에서, PWM 회로{도 1a의 회로(20)와 같은}는 잡음 형성기(110)의 출력에서 배치된다. PWM 회로는 PWM 반복 속도(fSW)라고 불리는 속도로, PWM 출력 샘플을 발생시킨다.
예를 들어, 출력 샘플의 펄스 폭을 부호화하기 위해 6비트가 사용된다면, 26=64개의 다른 펄스 폭이 PWM 회로에 의해 발생될 수 있다. 이는 PWM 반복 속도의 64배인 클록 주파수(fck)를 사용하여 행해질 수 있다. 0과 64개의 클록 기간 사이의 펄스 폭을 선택함으로써, 원하는 개수의 다른 펄스 폭이 이러한 PWM 회로에 의해 발생될 수 있다. 이러한 PWM 회로는 또한 도 2a의 양자화기(12)의 기능을 수행하여, 이러한 경우에 개별 양자화기를 필요로 하지 않게 된다.
IIR 필터(130)를 PWM 반복 속도(fSW)보다 더 높은 샘플 속도로 동작시키는 것이 가능하므로, PWM 회로의 클록 주파수(fck)와 같게 되도록 IIR 필터(130)의 동작 주파수를 선택하고, PWM 회로(220)를 잡음 형성기의 피드백 루프 내부에 배치함으로써, 잡음 형성기를 구비한 PWM 회로를 포함하는 것이 가능하다. 중요한 장점은 종래 기술의 경우에서와 같이, 잡음 형성기의 피드백 경로(116)가 에러 신호가 아닌 PWM 회로의 출력 신호(SOUT)를 피드백한다는 점이다. 본 발명의 이러한 실시예는 도 2b에 도시되어 있고, 도 2b는 본 발명의 펄스 폭 변조된 잡음 형성기(PWMNS)(210)의 일 실시예를 개략적으로 도시한다. 이 실시예에서, 가산기(11)로 피드백된 출력 신호(SOUT)는 펄스 폭 변조된 신호의 형태의 디지털 신호이다. 이 신호는 가산기(11)에서의 가산을 실행하기 위해, 디지털 신호(Sin)와 동일한 디지털 포맷으로 쉽게 변환될 수 있다. 종래 기술의 잡음 형성기의 디자인보다 거의 복잡하지 않은 디자인을 가지면서, 이 PWMNS(210)는 임의의 종래 기술의 디자인보다, 특히 신호대 잡음비(SNR)에 관해서 훨씬 더 양호한 성능을 가지는데, 이는 이제 PWM이 없이 잡음 형성기에서 이론상 달성할 수 있는 최대 SNR을 달성하는 것이 가능하기 때문이다.
PWM 회로(220) 다음에, 클래스-D 오디오 전력 단(260)과 같은 전력 단이 도 2c에 도시된 바와 같이, PWMNS(410)의 피드백 루프에 포함될 수 있다. 전력 단은 예를 들어 LC 필터인 출력 필터를 포함한다. 출력 필터는 전력 단에서 증폭된 펄스 폭 변조된 신호를 적분하여, PWM 잡음 형성기의 출력 단자에 존재하는 아날로그 출력 신호(SOUT)를 만든다.
도 1a에 도시된 바와 같은 종래 기술의 디자인에서, 전력 단(260)의 출력으로부터 피드백을 취하게 되면, 긴 지연 시간을 수반하는 PWM 반복 속도(fSW)와 같은 샘플 속도로 피드백 신호를 변환할 필요성을 수반하게 된다. 더 상세하게, 피드백 루프에서의 임의의 아날로그/디지털 컨버터(ADC)는 PWM 반복 속도(fSW)로 동작할 것이 요구된다. 이러한 ADC의 나이퀴스트 대역(Nyquist band) 외부의 임의의 주파수 성분은 A/D 변환에 앞서 제거되어야 하고, 그렇지 않으면 이들 성분 중 일부는 관심 대역 내로 다시 에일리어싱(alias)될 수 있다. 대안적으로, ADC가 더 높은 샘플링 속도에서 동작하게 된다면, PWM 반복 속도(fSW)의 샘플 속도로의 ADC의 출력 신호의 이어지는 변환은 다시 PWM 반복 속도(fSW)에 의해 허용된 나이퀴스트 대역 외부의 임의의 주파수 성분의 제거를 요구하게 된다. 그러한 제거는 수개의 샘플 길이의 지연을 만들고, 이는 효율적이고 안정적인 루프의 합성을 불가능하게 한다. 전술한 사항을 고려하지 않는 임의의 종래 기술의 제안은, 신뢰할 수 있게 동작하는 디바이스를 만들어낼 수 없다.
본 발명의 일 실시예에서의 PWMNS(410)의 경우, 이러한 단점은 존재하지 않는다. 피드백 경로의 샘플 속도가 PWM 회로의 클록 주파수(fck)와 동일하다는 사실 덕분에, 아날로그 영역에서 디지털 영역으로 요구된 변환은 아날로그 잡음 형성기와, 비교적 간단한 A/D 컨버터에 의해 얻어질 수 있고, 그 분해능은 도 2c에 도시된 바와 같이, 3비트보다 높을 필요는 없다. 특히, 피드백 경로(266)는 공통 오디오(ADCs)와 유사하게 구현될 수 있고, 실제로 ADC는 현재 델타-시그마 컨버터로서 디자인된다.
피드백 경로(266)에서, 아날로그 가산기(240)는 피드백 경로(266)의 입력을 구성하는 비반전 입력(241)을 가진다. 아날로그 필터(244)는 가산기(240)로부터 출력 신호를 수신한다. 아날로그/디지털 컨버터(ADC)(245)는 필터(244)로부터의 출력 신호를 수신한다. ADC(245)는 도 2c의 PWMNS(410)에서 입력 가산기(11)에 관한 입력 신호로서 사용될 피드백 신호를 제공한다. 디지털/아날로그(D/A) 컨버터(246)를 통해, ADC(245)의 출력 신호는 가산기(240)의 제 2 비반전 입력(242)으로 피드백된다. D/A 컨버터(246)는 또한 ADC(245)의 분해능과 같은 단지 3비트의 분해능을 가질 필요가 있다.
ADC(245)는 높은 분해능을 요구하지 않는다. 비록, 실제로 분해능이 2비트 만큼이나 낮을 수 있지만, 3비트의 분해능이 바람직하다. 예를 들어 4비트의 더 높은 분해능은 가능하지만, 반드시 그래야만 하는 것은 아니다. 관심 대역 내부에서의 잡음, 즉 정확도는 더 높은 차수의 루프 필터(244)를 선택함으로써 개선될 수 있는데 반해, 3비트 ADC의 대역 외 잡음(루프의 분해능에 의해 결정됨)은 PWMNS(410)의 성능에 영향을 주지 않도록 충분히 낮은 것으로 발견되었다는 점이 주목된다.
ADC(245)의 성능에는 어떠한 엄격한 요구사항도 부과되지 않는다. 오디오 디바이스에서의 애플리케이션의 경우, 오디오 대역에서의 성능만이 중요하다. 그러므로 피드백 경로(266)의 잡음 레벨이 오디오 대역에서 양호하다면 충분하다.
피드백 경로(266)는 바람직하게 PWM 회로(220)의 클록 주파수(fck)로 샘플링하도록 동작한다. 또한, 더 낮은 주파수가 가능하지만, 이후 루프 필터(244)에 부과된 요구사항은 좀더 엄격해진다. 또한, 가산기(240), 필터(244), ADC(245), 및 D/A 컨버터(246)에 의해 구성된 델타-시그마 아날로그/디지털 컨버터는 2차 델타-시그마 아날로그/디지털 컨버터가 되도록 디자인된다. 당업자에 의해 간단하게 충족될 수 있는 이들 요구사항은, 오디오 대역에서 120㏈의 동적 범위의 성능을 얻기에 충분하다. 더 높은 동적 범위가 가능하나 거의 유용하지 않은데, 이는 디바이스의 아날로그 성분이 보통 그러한 동적 범위에 대처할 수 없기 때문이다.
예를 통해, 도 3은 증폭기 일부의 일 실시예를 도시하고, 이는 도 2c의 PWMNS(410)를 사용하며, PWM 회로(220)는 384㎑의 PWM 반복 속도(fSW)로 동작하는 3-레벨 PWM 시스템으로서, 제 1 전력 단(350)과 제 2 전력 단(360)의 결합으로 구현된다.
PWM 회로(220)는 2개의 비교기(310, 320)와 인버터(370)를 포함한다. 제 1 비교기(310)는 주 필터(130)로부터 출력 신호를 수신하는 제 1 비반전 입력(311)을 가진다. 제 2 비교기(320)는 이 경우 인버터(370)를 통해 주 필터(130)로부터 출력 신호의 반전된 버전을 수신하는 제 1 비반전 입력(321)을 가진다. 제 1 및 제 2 비교기(310, 320)는 기준 신호 발생기(380)로부터 3각 기준 신호(SR)를 수신하는 제 2 반전 입력(312, 322)을 각각 가진다. 제 1 비교기(310)는 제 1 전력 단(350)의 입력에 연결된 출력(313)을 가지고, 제 2 비교기(320)는 제 2 전력 단(360)의 입력에 연결된 출력(323)을 가진다. 기준 신호 발생기(380)는 클록 신호 발생기(390)를 통해 클록 주파수(fck)를 가지는 클록 신호(SC)를 수신한다.
예를 들자면, 3각 기준 신호(SR)는 384㎑의 주파수를 가질 수 있고, 클록 신호(SC)는 24.576㎒의 클록 주파수를 가질 수 있다. 정확히 클록 신호(SC)의 26=64 클록 주기가 384㎑의 PWM 반복 속도의 한 주기 내에 적당하게 된다. 3각 기준 신호(SR)는 32개의 등거리 단계로 이루어지는 양의 기울기와, 32개의 등거리 단계의 음의 기울기를 가지고, 각 단계는 1 클록 주기의 지속 시간을 가진다. 이러한 식으로, 비교기(310, 320)는 그들의 각 입력(311, 321)에서의 신호에 따라, 그들의 출력에서 384㎑의 반복 속도와, 0과 64의 클록 주기 사이의 펄스 폭을 가진 펄스 폭 변조된 신호를 가진다.
클래스 D 전력 단(350, 360)은 부하(L)의 입력 단자(L1, L2)에 각각 연결된 출력 단자(352, 362)를 각각 가진다. 출력 단자(352, 362)는 각각 또한 가산기(290)의 비반전 입력(291)과 반전 입력(292)에 각각 연결되고, 가산기(290)의 출력(293)은 피드백 경로(266)의 가산기(240)의 제 1 입력(241)에 결합된다.
24.576㎒의 낮은 클록 주파수를 가진 도 3의 디자인으로, 92%의 변조 지수에서 120㏈의 THD+N(관심 대역 내에서 측정된 원하는 신호 컨텐트와 원하지 않는 컨텐트의 비율)이 가능하다.
증폭기(300)는 특히 증폭기의 연결기에서 존재하는 신호의 디지털 신호(Sin)로의 변환을 제공하는 신호 처리 회로를 또한 포함할 수 있다.
그러므로 본 발명은 전력 단으로부터 피드백을 이용하는 PWM 잡음 형성기를 제공하는 것에 성공한다. PWM 신호의 형성은 디지털 잡음 형성기를 사용함으로써 행해지고, 디지털 잡음 형성기의 피드백 테이크오프(takeoff) 포인트는 아날로그 영역에 있으며, 피드백 루프는 짧은 지연 시간과 넓은 대역폭을 가진 ADC를 포함한다. 그러므로 전력 단에 의해 생성된 임의의 에러는 자동으로 정정된다. 중요한 장점은 아마도 클래스 D 전력 단(350, 360)을 제외하고는 모든 성분이 1개의 칩 상에 집적될 수 있다는 점이다.
본 발명이 전술한 실시예의 예에 제한되지 않고, 다양한 변형과 수정이 첨부된 청구항에 한정된 바와 같은 본 발명의 보호 범위 내에서 가능하다는 점이 당업자에게는 분명하게 될 것이다.
예를 들어, 개별 ADC 피드백 루프가 클래스 D 전력 단(350, 360)의 각각에 관해 제공되는 것이 가능하다. 상기 클래스 D 전력 단(350, 360)의 출력이 개별 AD 컨버터에 의해 디지털 신호로 개별적으로 변환되고, 그 결과 디지털 신호가 디지털적으로 감산되는 것이 또한 가능하다.
게다가, 도 3에 도시된 바와 같은 풀-브리지(full-bridge) 구현 대신, 본 발명이 오직 1개의 클래스 D 전력 단을 포함하는 하프-브리지(half-bridge) 디자인에 의해 구현되는 것도 가능하다.
게다가, 전력 단(350, 360)의 출력 단자(352, 362)에 각각 존재하는 출력 신호는 통상 확성기인 부하(L)에 인가되기 전에 통상적으로 LC 필터인 적당한 필터에 의해 정상적으로 필터링된다. 이 필터의 주파수 응답은 부하에 크게 의존한다. 부하에 독립적인 이 LC 필터의 바람직하게 평탄한 주파수 응답을 보장하고, 그것의 임의의 비선형성을 제거하기 위해서는, 피드백 경로(266)가 필터링된 출력 신호로부터 추가적인 입력을 취할 수 있다. 하지만, 다시 이는 아날로그 신호가 된다.
도 3에 도시된 실시예에서, 전력 단은 풀 브리지로서 도시되어 있다. 이는 각 사이클 동안, 당업자에게 분명하게 되는 것과 같이, 2회(클래스 BD)대신 4회 회로가 스위칭 되도록 양 절반이 독립적으로 제어될 때, 물리적인 스위칭 주파수에 관해 유효 샘플링 속도를 2배로 한다는 장점을 허용한다. 이는 루프 이득을 확대하고 신호대 잡음비를 개선한다. 하지만, 본 발명은 또한 하프 브리지 구현(클래스 AD)에 의해 또한 구현될 수 있다.
전술한 실시예는 본 발명을 제한하기보다는 예시하기 위한 것으로, 당업자라면 첨부된 청구항의 범위로부터 벗어나지 않고 많은 대안적인 실시예를 설계할 수 있다는 점이 주목되어야 한다. 청구항에서, 괄호들 사이에 놓인 임의의 참조 기호들은 그 청구항을 한정하는 것으로 해석되지는 않는다. "포함하는"이라는 단어는 청구항에 나열된 것 외의 다른 요소 또는 단계의 존재를 배제하지 않는다. 요소 앞에 있는 단수 표현은 복수의 그러한 소자의 존재를 배제하지 않는다. 몇 가지 수단을 열거하는 장치 청구항에서, 이들 몇 가지 수단은 1개의 동일한 하드웨어로 구현될 수 있다. 서로 상이한 종속항에서 특정 수단이 인용된다는 단순한 사실은 이들 수단의 조합이 유리하게 사용될 수 없다는 것을 나타내지 않는다.
본 발명은 펄스 폭 변조된 잡음 형성기를 필요로 하는, 스피커 시스템을 구동하기 위한 오디오 장치의 디지털 증폭기에 이용 가능하다.

Claims (9)

  1. 펄스 폭 변조된 잡음 형성기(210; 410)로서,
    입력 신호(Sin)를 수신하는 제 1 입력과 제 2 입력을 가지는 입력 가산기(11);
    출력 단자;
    상기 입력 가산기(11)로부터 출력 신호를 수신하도록 결합된 입력을 가지는 주 필터(130);
    상기 주 필터(130)의 출력으로부터 유도된 신호를 수신하도록 결합된 입력과, 상기 펄스 폭 변조된 잡음 형성기의 출력 단자에 결합된 출력을 가지며 클록 주파수(fck)에서 동작 가능한 펄스 폭 변조 회로(220);
    피드백 신호(SFB)를 발생시키고 상기 제 2 입력으로 상기 피드백 신호(SFB)를 피드백하기 위해, 상기 출력 단자와 제 2 입력 사이에 결합된 피드백 경로(216; 266)로서, 상기 피드백 경로(216; 266)와 주 필터(130)는 상기 펄스 폭 변조 회로(220)의 적어도 클록 주파수(fck)의 클록 주파수에서 동작 가능하게 되는, 피드백 경로(216; 266)를 포함하는, 펄스 폭 변조된 잡음 형성기.
  2. 제 1항에 있어서, 상기 펄스 폭 변조 회로(220)의 출력과 상기 출력 단자 사이에 결합된 전력 단(260)을 더 포함하고, 상기 피드백 경로(266)는 아날로그/디지털 변환을 위한 수단(240, 244, 245, 246)을 포함하는, 펄스 폭 변조된 잡음 형성기.
  3. 제 2항에 있어서, 상기 아날로그/디지털 변환을 위한 수단(240, 244, 245, 246)은 상기 출력 단자에 결합된 제 1 입력(241)을 가지는 제 2 가산기(240);
    상기 제 2 가산기(240)로부터 출력 신호를 수신하도록 결합된 입력을 가지는 루프 필터(244);
    상기 루프 필터(244)로부터 출력 신호를 수신하도록 결합된 입력과, 상기 입력 가산기(11)의 제 2 입력에 결합된 출력을 가지는 아날로그/디지털 컨버터(245); 및
    상기 아날로그/디지털 컨버터(245)로부터의 출력 신호를 수신하도록 결합된 입력과, 상기 제 2 가산기(240)의 제 2 입력(242)에 결합된 출력을 가지는 디지털/아날로그 컨버터(246)를 포함하는, 펄스 폭 변조된 잡음 형성기.
  4. 제 3항에 있어서, 상기 아날로그/디지털 컨버터(245)는 5비트 미만의 분해능을 가지는, 펄스 폭 변조된 잡음 형성기.
  5. 제 2항에 있어서, 상기 펄스 폭 변조 회로(220)와 상기 전력 단(260)은, 제 1 비교기(310)를 포함하는 제 1 브랜치(branch)와, 상기 제 1 비교기(310)로부터 출력 신호를 수신하도록 결합된 입력을 가지는 제 1 클래스 D 전력 단(350)을 포함하고, 상기 제 1 비교기(310)는 상기 주 필터(130)의 출력 신호로부터 유도된 신호를 수신하도록 결합된 제 1 입력(311)을 가지고, 상기 펄스 폭 변조 회로(220)는 상기 제 1 비교기(310)의 제 2 입력(312)에 결합된 출력을 가지는 기준 신호 발생기(380)를 더 포함하는, 펄스 폭 변조된 잡음 형성기.
  6. 제 5항에 있어서, 상기 펄스 폭 변조 회로(220)와 상기 전력 단(260)은
    제 2 비교기(320)를 포함하는 제 2 브랜치와, 상기 제 2 비교기(320)로부터 출력 신호를 수신하도록 결합된 입력을 가지는 제 2 클래스 D 전력 단(360)을 포함하고, 상기 제 2 비교기(320)는 상기 주 필터(130)의 출력 신호로부터 유도된 신호에 관해서 반전되는 신호를 수신하도록 결합된 제 1 입력(321)을 가지고, 상기 기준 신호 발생기(380)는 상기 제 2 비교기(320)의 제 2 입력(322)에 결합된 출력을 가지는, 펄스 폭 변조된 잡음 형성기.
  7. 제 6항에 있어서, 상기 피드백 경로(266)는 상기 제 1 클래스 D 전력 단(350) 출력(352)으로부터 유도된 피드백 신호와 상기 제 2 클래스 D 전력 단(360) 출력(362)으로부터 유도된 피드백 신호를 감산하기 위한 수단(290)을 포함하는, 펄스 폭 변조된 잡음 형성기.
  8. 제 1항에 따른 펄스 폭 변조된 잡음 형성기(210; 410)를 포함하는 디지털/아날로그 컨버터(300).
  9. 제 1항에 따른 펄스 폭 변조된 잡음 형성기(210; 410)와 입력 신호(Sin)를 디지털 형식으로 제공하기 위한 신호 처리 회로를 포함하는 전자 장치.
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