JPH06237175A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH06237175A JPH06237175A JP2143893A JP2143893A JPH06237175A JP H06237175 A JPH06237175 A JP H06237175A JP 2143893 A JP2143893 A JP 2143893A JP 2143893 A JP2143893 A JP 2143893A JP H06237175 A JPH06237175 A JP H06237175A
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Abstract
(57)【要約】
【目的】 アナログ／ディジタル変換した時に信号に含
まれるＤＣオフセット及びΔΣ変調器の回路内で生じた
ＤＣオフセットを除去するためのものである。 【構成】 アナログスイッチ２〜５、１９〜２２と、コ
ンデンサ６、２３で、入力信号を電荷として保持して、
次のクロックでオペアンプ７、２４による積分回路に入
力し、積分した出力はコンパレータ９でコンパレート
し、Ｄ型フリップフロップ１０でクロックに同期した１
ビット出力になる。このＤ型フリップフロップ１０の出
力から基準電圧１５又は１６、２６又は２７のプラス、
マイナスを選択するとともに、カウンタ３０及びシフト
レジスタ３１によりＮ周期積分して除算したのち、Ｄ／
Ａ変換器３２によりディジタル／アナログ変換し基準電
圧に加えてＤＣオフセットを除去する。
まれるＤＣオフセット及びΔΣ変調器の回路内で生じた
ＤＣオフセットを除去するためのものである。 【構成】 アナログスイッチ２〜５、１９〜２２と、コ
ンデンサ６、２３で、入力信号を電荷として保持して、
次のクロックでオペアンプ７、２４による積分回路に入
力し、積分した出力はコンパレータ９でコンパレート
し、Ｄ型フリップフロップ１０でクロックに同期した１
ビット出力になる。このＤ型フリップフロップ１０の出
力から基準電圧１５又は１６、２６又は２７のプラス、
マイナスを選択するとともに、カウンタ３０及びシフト
レジスタ３１によりＮ周期積分して除算したのち、Ｄ／
Ａ変換器３２によりディジタル／アナログ変換し基準電
圧に加えてＤＣオフセットを除去する。
Description
【０００１】
【産業上の利用分野】この発明は、電圧、電流をアナロ
グ／ディジタル変換した時に信号に含まれるＤＣオフセ
ット及びΔΣ（デルタ・シグマ）変調器（Ａ／Ｄ変換
器）回路内で生じたＤＣオフセットを除去することがで
きるＡ／Ｄ変換回路に関するものである。特に、電子式
電力量計に利用できるＡ／Ｄ変換回路に関するものであ
る。
グ／ディジタル変換した時に信号に含まれるＤＣオフセ
ット及びΔΣ（デルタ・シグマ）変調器（Ａ／Ｄ変換
器）回路内で生じたＤＣオフセットを除去することがで
きるＡ／Ｄ変換回路に関するものである。特に、電子式
電力量計に利用できるＡ／Ｄ変換回路に関するものであ
る。
【０００２】
【従来の技術】従来のＡ／Ｄ変換回路の構成について図
５を参照しながら説明する。図５は、例えば日経ＢＰ社
１９９０年１２月２５日刊「オーバサンプリングＡ−Ｄ
変換技術」第８９頁に示された従来の２次ΔΣ変調器を
用いたＡ／Ｄ変換回路の変調部分を示す回路図である。
５を参照しながら説明する。図５は、例えば日経ＢＰ社
１９９０年１２月２５日刊「オーバサンプリングＡ−Ｄ
変換技術」第８９頁に示された従来の２次ΔΣ変調器を
用いたＡ／Ｄ変換回路の変調部分を示す回路図である。
【０００３】図５において、１はアナログ信号が入力さ
れる入力端子、２、３、４及び５はアナログスイッチ、
６はコンデンサ、７はオペアンプ、８は積分用コンデン
サである。なお、オペアンプ７と積分用コンデンサ８で
積分回路が構成される。
れる入力端子、２、３、４及び５はアナログスイッチ、
６はコンデンサ、７はオペアンプ、８は積分用コンデン
サである。なお、オペアンプ７と積分用コンデンサ８で
積分回路が構成される。
【０００４】また、図５において、１９、２０、２１及
び２２はアナログスイッチ、２３はコンデンサ、２４は
オペアンプ、２５は積分用コンデンサである。なお、オ
ペアンプ２４と積分用コンデンサ２５で積分回路が構成
される。
び２２はアナログスイッチ、２３はコンデンサ、２４は
オペアンプ、２５は積分用コンデンサである。なお、オ
ペアンプ２４と積分用コンデンサ２５で積分回路が構成
される。
【０００５】さらに、図５において、９はコンパレー
タ、１０はＤ型フリップフロップ、１１はＡ／Ｄ変換さ
れたディジタル信号が出力される出力端子である。
タ、１０はＤ型フリップフロップ、１１はＡ／Ｄ変換さ
れたディジタル信号が出力される出力端子である。
【０００６】また、図５において、１２はＤ型フリップ
フロップ１０の出力の逆相を生成するインバータ、１３
はマイナスの基準電圧、１４はプラスの基準電圧、１５
及び１６はアナログスイッチである。さらに、１７はク
ロックが入力される入力端子、１８はクロックから逆相
を生成するインバータである。
フロップ１０の出力の逆相を生成するインバータ、１３
はマイナスの基準電圧、１４はプラスの基準電圧、１５
及び１６はアナログスイッチである。さらに、１７はク
ロックが入力される入力端子、１８はクロックから逆相
を生成するインバータである。
【０００７】さらに、図５において、２６はマイナスの
基準電圧、２７はプラスの基準電圧、２８及び２９はア
ナログスイッチである。すなわち、この実施例１の構成
は、アナログスイッチから積分回路迄のΔΣ変調器の構
成を縦続に２段接続したものである。
基準電圧、２７はプラスの基準電圧、２８及び２９はア
ナログスイッチである。すなわち、この実施例１の構成
は、アナログスイッチから積分回路迄のΔΣ変調器の構
成を縦続に２段接続したものである。
【０００８】次に、従来のＡ／Ｄ変換回路の動作につい
て図６を参照しながら説明する。図６は、従来のＡ／Ｄ
変換回路の各部の信号波形を示す図である。同図（ａ）
はＡ点における積分回路の出力波形、また同図（ｂ）は
入力端子１７におけるクロックの波形を示す図である。
て図６を参照しながら説明する。図６は、従来のＡ／Ｄ
変換回路の各部の信号波形を示す図である。同図（ａ）
はＡ点における積分回路の出力波形、また同図（ｂ）は
入力端子１７におけるクロックの波形を示す図である。
【０００９】入力端子１７からのクロックに基づいたア
ナログスイッチ２及び４のＯＮ（オン）によって、入力
端子１からコンデンサ６へ与えられた電圧がサンプリン
グされる。次のクロックでアナログスイッチ２及び４は
ＯＦＦ（オフ）となり、このときインバータ１８からの
クロックによりアナログスイッチ３及び５がＯＮとなっ
てコンデンサ６にチャージされた電荷と、アナログスイ
ッチ１５又は１６のどちらかがＯＮしているためにマイ
ナスの基準電圧１３又はプラスの基準電圧１４が加えら
れて、オペアンプ７と積分用コンデンサ８で構成された
積分回路に入力される。
ナログスイッチ２及び４のＯＮ（オン）によって、入力
端子１からコンデンサ６へ与えられた電圧がサンプリン
グされる。次のクロックでアナログスイッチ２及び４は
ＯＦＦ（オフ）となり、このときインバータ１８からの
クロックによりアナログスイッチ３及び５がＯＮとなっ
てコンデンサ６にチャージされた電荷と、アナログスイ
ッチ１５又は１６のどちらかがＯＮしているためにマイ
ナスの基準電圧１３又はプラスの基準電圧１４が加えら
れて、オペアンプ７と積分用コンデンサ８で構成された
積分回路に入力される。
【００１０】同様に、アナログスイッチ１９及び２１の
ＯＮによって、オペアンプ７からコンデンサ２３へ与え
られた電圧がサンプリングされる。次のクロックでアナ
ログスイッチ１９及び２１はＯＦＦとなり、このときア
ナログスイッチ２０及び２２がＯＮとなってコンデンサ
２３にチャージされた電荷と、アナログスイッチ２８又
は２９のどちらかがＯＮしているためにマイナスの基準
電圧２６又はプラスの基準電圧２７が加えられて、オペ
アンプ２４と積分用コンデンサ２５で構成された積分回
路に入力される。
ＯＮによって、オペアンプ７からコンデンサ２３へ与え
られた電圧がサンプリングされる。次のクロックでアナ
ログスイッチ１９及び２１はＯＦＦとなり、このときア
ナログスイッチ２０及び２２がＯＮとなってコンデンサ
２３にチャージされた電荷と、アナログスイッチ２８又
は２９のどちらかがＯＮしているためにマイナスの基準
電圧２６又はプラスの基準電圧２７が加えられて、オペ
アンプ２４と積分用コンデンサ２５で構成された積分回
路に入力される。
【００１１】オペアンプ２４の出力、つまり積分回路の
出力はコンパレータ９によって、あるしきい値レベルで
コンパレートされてＤ型フリップフロップ１０に入力さ
れる。Ｄ型フリップフロップ１０では、Ｃ端子に入力さ
れるクロックに同期して、“Ｈ（ハイレベル）”、“Ｌ
（ローレベル）”の１ビットのパルス幅変調された出力
波形となる。
出力はコンパレータ９によって、あるしきい値レベルで
コンパレートされてＤ型フリップフロップ１０に入力さ
れる。Ｄ型フリップフロップ１０では、Ｃ端子に入力さ
れるクロックに同期して、“Ｈ（ハイレベル）”、“Ｌ
（ローレベル）”の１ビットのパルス幅変調された出力
波形となる。
【００１２】また、Ｄ型フリップフロップ１０とインバ
ータ１２の出力をもとにアナログスイッチ１５、１６の
一方をＯＮさせて基準電圧１３、１４のどちらか一方を
選択して出力することになる。同様に、Ｄ型フリップフ
ロップ１０とインバータ１２の出力をもとにアナログス
イッチ２８、２９の一方をＯＮさせて基準電圧２６、２
７のどちらか一方を選択して出力することになる。以上
が基本的な２次ΔΣ変調器を用いたＡ／Ｄ変換回路の動
作である。
ータ１２の出力をもとにアナログスイッチ１５、１６の
一方をＯＮさせて基準電圧１３、１４のどちらか一方を
選択して出力することになる。同様に、Ｄ型フリップフ
ロップ１０とインバータ１２の出力をもとにアナログス
イッチ２８、２９の一方をＯＮさせて基準電圧２６、２
７のどちらか一方を選択して出力することになる。以上
が基本的な２次ΔΣ変調器を用いたＡ／Ｄ変換回路の動
作である。
【００１３】このときの１段目のΔΣ変調器における積
分回路の出力波形と、クロックの波形を図６（ａ）及び
（ｂ）に示す。つまり、同図（ａ）に示すように、本来
は“Ｈ”と“Ｌ”だけの出力になるはずが、徐々に右上
りに傾いている。この“Ｌ”の部分の傾きこそがＤＣオ
フセット成分である。
分回路の出力波形と、クロックの波形を図６（ａ）及び
（ｂ）に示す。つまり、同図（ａ）に示すように、本来
は“Ｈ”と“Ｌ”だけの出力になるはずが、徐々に右上
りに傾いている。この“Ｌ”の部分の傾きこそがＤＣオ
フセット成分である。
【００１４】つづいて、１次ΔΣ変調器を用いたＡ／Ｄ
変換回路について図７を参照しながら説明する。図７
は、従来の１次ΔΣ変調器を用いたＡ／Ｄ変換回路を示
す図であり、入力端子１〜インバータ１８は上記２次Δ
Σ変調器を用いたＡ／Ｄ変換回路の１段目のものと同様
である。なお、このＡ／Ｄ変換回路の動作も、同様であ
る。
変換回路について図７を参照しながら説明する。図７
は、従来の１次ΔΣ変調器を用いたＡ／Ｄ変換回路を示
す図であり、入力端子１〜インバータ１８は上記２次Δ
Σ変調器を用いたＡ／Ｄ変換回路の１段目のものと同様
である。なお、このＡ／Ｄ変換回路の動作も、同様であ
る。
【００１５】
【発明が解決しようとする課題】従来の２次ΔΣ変調器
又は１次ΔΣ変調器を用いたＡ／Ｄ変換回路では、積分
回路の出力後でＤＣオフセットが存在するために、Ｄ型
フリップフロップ１０の出力から得られる精度が低周波
側で低下してしまうという問題点があった。従って、Ａ
／Ｄ変換回路の精度が低下し、これを電力量の測定に用
いた場合には誤差を生じる原因となるという問題点があ
った。
又は１次ΔΣ変調器を用いたＡ／Ｄ変換回路では、積分
回路の出力後でＤＣオフセットが存在するために、Ｄ型
フリップフロップ１０の出力から得られる精度が低周波
側で低下してしまうという問題点があった。従って、Ａ
／Ｄ変換回路の精度が低下し、これを電力量の測定に用
いた場合には誤差を生じる原因となるという問題点があ
った。
【００１６】この発明は、上記のような問題点を解消す
るためになされたもので、基準電圧にＤＣのオフセット
量に応じた電圧を常時加えることによって、ＤＣオフセ
ットを除去することができ、精度を高くすることができ
るＡ／Ｄ変換回路を得ることを目的とする。
るためになされたもので、基準電圧にＤＣのオフセット
量に応じた電圧を常時加えることによって、ＤＣオフセ
ットを除去することができ、精度を高くすることができ
るＡ／Ｄ変換回路を得ることを目的とする。
【００１７】
【課題を解決するための手段】この発明の請求項１に係
るＡ／Ｄ変換回路は、次に掲げる手段を備えたものであ
る。 〔１〕 入力アナログ信号をディジタル信号に変換する
ΔΣ変調手段。 〔２〕 このΔΣ変調手段の出力に基づいてＤＣのオフ
セット量に応じた電圧を前記ΔΣ変調手段の基準電圧に
加えることによりＤＣオフセットを除去するオフセット
除去手段。
るＡ／Ｄ変換回路は、次に掲げる手段を備えたものであ
る。 〔１〕 入力アナログ信号をディジタル信号に変換する
ΔΣ変調手段。 〔２〕 このΔΣ変調手段の出力に基づいてＤＣのオフ
セット量に応じた電圧を前記ΔΣ変調手段の基準電圧に
加えることによりＤＣオフセットを除去するオフセット
除去手段。
【００１８】この発明の請求項２に係るＡ／Ｄ変換回路
は、次に掲げる手段を備えたものである。 〔１〕 入力アナログ信号をディジタル信号に変換する
ΔΣ変調手段。 〔２〕 このΔΣ変調手段の出力を所定の周期にわたり
積分する積分手段。 〔３〕 この積分結果を前記所定の周期のクロック数で
除算する除算手段。 〔４〕 この除算手段の出力をアナログ電圧に変換し前
記ΔΣ変調手段の基準電圧に加えるＤ／Ａ変換手段。
は、次に掲げる手段を備えたものである。 〔１〕 入力アナログ信号をディジタル信号に変換する
ΔΣ変調手段。 〔２〕 このΔΣ変調手段の出力を所定の周期にわたり
積分する積分手段。 〔３〕 この積分結果を前記所定の周期のクロック数で
除算する除算手段。 〔４〕 この除算手段の出力をアナログ電圧に変換し前
記ΔΣ変調手段の基準電圧に加えるＤ／Ａ変換手段。
【００１９】
【作用】この発明の請求項１に係るＡ／Ｄ変換回路にお
いては、ΔΣ変調手段によって、入力アナログ信号がデ
ィジタル信号に変換される。また、オフセット除去手段
によって、このΔΣ変調手段の出力に基づいてＤＣのオ
フセット量に応じた電圧が前記ΔΣ変調手段の基準電圧
に加えられることによりＤＣオフセットが除去される。
いては、ΔΣ変調手段によって、入力アナログ信号がデ
ィジタル信号に変換される。また、オフセット除去手段
によって、このΔΣ変調手段の出力に基づいてＤＣのオ
フセット量に応じた電圧が前記ΔΣ変調手段の基準電圧
に加えられることによりＤＣオフセットが除去される。
【００２０】この発明の請求項２に係るＡ／Ｄ変換回路
においては、ΔΣ変調手段によって、入力アナログ信号
がディジタル信号に変換される。また、積分手段によっ
て、このΔΣ変調手段の出力が所定の周期にわたり積分
される。さらに、除算手段によって、この積分結果が前
記所定の周期のクロック数で除算される。そして、Ｄ／
Ａ変換手段によって、この除算手段の出力がアナログ電
圧に変換され前記ΔΣ変調手段の基準電圧に加えられ
る。
においては、ΔΣ変調手段によって、入力アナログ信号
がディジタル信号に変換される。また、積分手段によっ
て、このΔΣ変調手段の出力が所定の周期にわたり積分
される。さらに、除算手段によって、この積分結果が前
記所定の周期のクロック数で除算される。そして、Ｄ／
Ａ変換手段によって、この除算手段の出力がアナログ電
圧に変換され前記ΔΣ変調手段の基準電圧に加えられ
る。
【００２１】
実施例１．以下、この発明の実施例１の構成について図
１を参照しながら説明する。図１は、この発明の実施例
１の構成を示す回路図であり、入力端子１〜アナログス
イッチ２９は従来回路のものと同様である。なお、各図
中、同一符号は同一又は相当部分を示す。
１を参照しながら説明する。図１は、この発明の実施例
１の構成を示す回路図であり、入力端子１〜アナログス
イッチ２９は従来回路のものと同様である。なお、各図
中、同一符号は同一又は相当部分を示す。
【００２２】図１において、３０はＤ型フリップフロッ
プ１０の出力をＮ周期を積分するためのカウンタ、３１
はカウンタ３０の積分結果をＮ周期のクロック数で除算
するためのシフトレジスタ、３２はシフトレジスタ３１
からのデータに応じてアナログ電圧を出力するためのＤ
／Ａ（ディジタル／アナログ）変換器である。
プ１０の出力をＮ周期を積分するためのカウンタ、３１
はカウンタ３０の積分結果をＮ周期のクロック数で除算
するためのシフトレジスタ、３２はシフトレジスタ３１
からのデータに応じてアナログ電圧を出力するためのＤ
／Ａ（ディジタル／アナログ）変換器である。
【００２３】ところで、この発明の請求項１及び請求項
２に係るΔΣ変調手段は、この発明の実施例１では入力
端子１〜アナログスイッチ２９で構成され、この発明の
請求項１に係るオフセット除去手段は、カウンタ３０、
シフトレジスタ３１及びＤ／Ａ変換器から構成されてい
る。
２に係るΔΣ変調手段は、この発明の実施例１では入力
端子１〜アナログスイッチ２９で構成され、この発明の
請求項１に係るオフセット除去手段は、カウンタ３０、
シフトレジスタ３１及びＤ／Ａ変換器から構成されてい
る。
【００２４】また、この発明の請求項２に係る積分手段
は、この実施例１ではカウンタ３０に相当し、この発明
の請求項２に係る除算手段は、この実施例１ではシフト
レジスタ３１に相当し、この発明の請求項２に係るＤ／
Ａ変換手段は、この実施例１ではＤ／Ａ変換器に相当す
る。
は、この実施例１ではカウンタ３０に相当し、この発明
の請求項２に係る除算手段は、この実施例１ではシフト
レジスタ３１に相当し、この発明の請求項２に係るＤ／
Ａ変換手段は、この実施例１ではＤ／Ａ変換器に相当す
る。
【００２５】次に、この発明の実施例１の動作について
図２及び図３を参照しながら説明する。図２及び図３
は、この発明の実施例１の各部の信号波形を示す図であ
る。図２（ａ）はＤ型フリップフロップ１０の出力波
形、図２（ｂ）はカウンタ３０の出力波形、図３（ａ）
はクロックの電圧波形、図３（ｂ）はＡ点における積分
回路の出力波形をそれぞれ示す。
図２及び図３を参照しながら説明する。図２及び図３
は、この発明の実施例１の各部の信号波形を示す図であ
る。図２（ａ）はＤ型フリップフロップ１０の出力波
形、図２（ｂ）はカウンタ３０の出力波形、図３（ａ）
はクロックの電圧波形、図３（ｂ）はＡ点における積分
回路の出力波形をそれぞれ示す。
【００２６】図３（ａ）に示す入力端子１７からのクロ
ックに基づいて、アナログスイッチ２及び４がＯＮして
いる間に、入力端子１から、例えば、電圧又は電流の正
弦波のアナログ信号がコンデンサ６に電荷として保持さ
れる。アナログスイッチ２及び４がＯＦＦになると、イ
ンバータ１８からのクロックによりアナログスイッチ３
及び５がＯＮとなり、コンデンサ６に充電された電荷
と、アナログスイッチ１５又は１６のどちらかがＯＮし
ているためにマイナスの基準電圧１３又はプラスの基準
電圧１４のどちらか一方を選択して出力するとともに、
Ｄ／Ａ変換器３２からの電圧も加えられ、オペアンプ７
と積分用コンデンサ８によって構成された積分回路に入
力される。
ックに基づいて、アナログスイッチ２及び４がＯＮして
いる間に、入力端子１から、例えば、電圧又は電流の正
弦波のアナログ信号がコンデンサ６に電荷として保持さ
れる。アナログスイッチ２及び４がＯＦＦになると、イ
ンバータ１８からのクロックによりアナログスイッチ３
及び５がＯＮとなり、コンデンサ６に充電された電荷
と、アナログスイッチ１５又は１６のどちらかがＯＮし
ているためにマイナスの基準電圧１３又はプラスの基準
電圧１４のどちらか一方を選択して出力するとともに、
Ｄ／Ａ変換器３２からの電圧も加えられ、オペアンプ７
と積分用コンデンサ８によって構成された積分回路に入
力される。
【００２７】同様に、アナログスイッチ１９及び２１が
ＯＮしている間に、Ａ点の積分回路の出力がコンデンサ
２３に電荷として保持される。アナログスイッチ１９及
び２１がＯＦＦになると、アナログスイッチ２０及び２
２がＯＮとなり、コンデンサ２３に充電された電荷と、
アナログスイッチ２８又は２９のどちらかがＯＮしてい
るためにマイナスの基準電圧２６又はプラスの基準電圧
２７のどちらか一方を選択して出力するとともに、Ｄ／
Ａ変換器３２からの電圧も加えられ、オペアンプ２４と
積分用コンデンサ２５によって構成された積分回路に入
力される。
ＯＮしている間に、Ａ点の積分回路の出力がコンデンサ
２３に電荷として保持される。アナログスイッチ１９及
び２１がＯＦＦになると、アナログスイッチ２０及び２
２がＯＮとなり、コンデンサ２３に充電された電荷と、
アナログスイッチ２８又は２９のどちらかがＯＮしてい
るためにマイナスの基準電圧２６又はプラスの基準電圧
２７のどちらか一方を選択して出力するとともに、Ｄ／
Ａ変換器３２からの電圧も加えられ、オペアンプ２４と
積分用コンデンサ２５によって構成された積分回路に入
力される。
【００２８】オペアンプ２４と積分用コンデンサ２５に
よって構成された積分回路の出力は、コンパレータ９に
よってあるしきい値レベルでコンパレートされ、Ｄ型フ
リップフロップ１０に入力される。Ｄ型フリップフロッ
プ１０では、Ｃ端子に入力されるクロックに同期して、
図２（ａ）に示すように、“Ｈ”、“Ｌ”の１ビットの
パルス幅変調された出力波形となる。
よって構成された積分回路の出力は、コンパレータ９に
よってあるしきい値レベルでコンパレートされ、Ｄ型フ
リップフロップ１０に入力される。Ｄ型フリップフロッ
プ１０では、Ｃ端子に入力されるクロックに同期して、
図２（ａ）に示すように、“Ｈ”、“Ｌ”の１ビットの
パルス幅変調された出力波形となる。
【００２９】また、Ｄ型フリップフロップ１０の出力を
もとに、アナログスイッチ１５又は１６の一方をＯＮさ
せてマイナスの基準電圧１３又はプラスの基準電圧１４
のどちらか一方を選択して出力することになる。同様
に、Ｄ型フリップフロップ１０の出力をもとに、アナロ
グスイッチ２８又は２９の一方をＯＮさせてマイナスの
基準電圧２６又はプラスの基準電圧２７のどちらか一方
を選択して出力することになる。
もとに、アナログスイッチ１５又は１６の一方をＯＮさ
せてマイナスの基準電圧１３又はプラスの基準電圧１４
のどちらか一方を選択して出力することになる。同様
に、Ｄ型フリップフロップ１０の出力をもとに、アナロ
グスイッチ２８又は２９の一方をＯＮさせてマイナスの
基準電圧２６又はプラスの基準電圧２７のどちらか一方
を選択して出力することになる。
【００３０】さらに、図２（ａ）に示すＤ型フリップフ
ロップ１０の出力は、カウンタ３０によってＮ周期分積
分される。この積分は、１周期正弦波を積分するとＤＣ
成分がなければ零になることを利用したものである。そ
して、この積分して残ったカウンタの値をシフトレジス
タ３１で除算して、この除算結果をＤ／Ａ変換器３２に
よってアナログの電圧に変換して基準電圧１３又は１
４、２６又は２７とともに加える。
ロップ１０の出力は、カウンタ３０によってＮ周期分積
分される。この積分は、１周期正弦波を積分するとＤＣ
成分がなければ零になることを利用したものである。そ
して、この積分して残ったカウンタの値をシフトレジス
タ３１で除算して、この除算結果をＤ／Ａ変換器３２に
よってアナログの電圧に変換して基準電圧１３又は１
４、２６又は２７とともに加える。
【００３１】例えば、ＤＣオフセットがなければカウン
タ３０の出力は「０」で終了するが、カウンタ３０の出
力が「１」で終了した場合を図２（ｂ）に示す。シフト
レジスタ３１による除算は、Ｎ周期のクロック数をｍと
すると、カウンタ３０の出力「１」をｍで割ることであ
る。除算の商をＣと表すと、Ｃ＝１／ｍと表される。こ
のＣをＤ／Ａ変換器３２でアナログ値に変換して上述し
た基準電圧に加える。なお、Ｄ／Ａ変換器３２の分解能
に合わせて（１／ｍ）は定数Ｂを用いることがある。つ
まり、この場合は、Ｃ＝（１／ｍ）×Ｂで表される。
タ３０の出力は「０」で終了するが、カウンタ３０の出
力が「１」で終了した場合を図２（ｂ）に示す。シフト
レジスタ３１による除算は、Ｎ周期のクロック数をｍと
すると、カウンタ３０の出力「１」をｍで割ることであ
る。除算の商をＣと表すと、Ｃ＝１／ｍと表される。こ
のＣをＤ／Ａ変換器３２でアナログ値に変換して上述し
た基準電圧に加える。なお、Ｄ／Ａ変換器３２の分解能
に合わせて（１／ｍ）は定数Ｂを用いることがある。つ
まり、この場合は、Ｃ＝（１／ｍ）×Ｂで表される。
【００３２】すなわち、この実施例１ではアナログスイ
ッチから積分回路迄のΔΣ変調器の構成を縦続に２段接
続したもので、基準電圧も２段あるため、ディジタルか
らアナログに変換したときに生じるＤＣオフセットを除
去するための電圧を２段目にも与える。図３（ｂ）にＤ
Ｃオフセットを除去した場合の１段目の積分回路の出力
（Ａ点）、同図（ａ）にクロックの波形を示す。
ッチから積分回路迄のΔΣ変調器の構成を縦続に２段接
続したもので、基準電圧も２段あるため、ディジタルか
らアナログに変換したときに生じるＤＣオフセットを除
去するための電圧を２段目にも与える。図３（ｂ）にＤ
Ｃオフセットを除去した場合の１段目の積分回路の出力
（Ａ点）、同図（ａ）にクロックの波形を示す。
【００３３】この発明の実施例１に係るＡ／Ｄ変換回路
は、Ｄ型フリップフロップ１０からの出力を、カウンタ
３０によりＮ周期分積分し、シフトレジスタ３１により
積分して残ったカウンタ値をＮ周期間のクロック数で除
算してその結果をＤ／Ａ変換器３２に入力してアナログ
電圧に変換し、これを基準電圧に加えることによってＤ
Ｃオフセットを除去するものである。すなわち、ＤＣオ
フセットの量に応じてＮ周期分で平均化し、ディジタル
／アナログ変換してから基準電圧に与えることによっ
て、ＤＣオフセットの変動に対して追従し、ＤＣオフセ
ットを除去することができる。
は、Ｄ型フリップフロップ１０からの出力を、カウンタ
３０によりＮ周期分積分し、シフトレジスタ３１により
積分して残ったカウンタ値をＮ周期間のクロック数で除
算してその結果をＤ／Ａ変換器３２に入力してアナログ
電圧に変換し、これを基準電圧に加えることによってＤ
Ｃオフセットを除去するものである。すなわち、ＤＣオ
フセットの量に応じてＮ周期分で平均化し、ディジタル
／アナログ変換してから基準電圧に与えることによっ
て、ＤＣオフセットの変動に対して追従し、ＤＣオフセ
ットを除去することができる。
【００３４】この発明の実施例１は、前述したように、
アナログ／ディジタル変換した時に信号に含まれるＤＣ
オフセット及びΔΣ変調器の回路内で生じたＤＣオフセ
ットを除去するためのものである。
アナログ／ディジタル変換した時に信号に含まれるＤＣ
オフセット及びΔΣ変調器の回路内で生じたＤＣオフセ
ットを除去するためのものである。
【００３５】アナログスイッチ２〜５、１９〜２２と、
コンデンサ６、２３で、入力信号を電荷として保持し
て、次のクロックでオペアンプ７、２４による積分回路
に入力し、積分した出力はコンパレータ９でコンパレー
トし、Ｄ型フリップフロップ１０でクロックに同期した
１ビット出力になる。このＤ型フリップフロップ１０の
出力から基準電圧１５又は１６、２６又は２７のプラ
ス、マイナスを選択するとともに、カウンタ３０及びシ
フトレジスタ３１によりＮ周期積分して除算したのち、
Ｄ／Ａ変換器３２によりディジタル／アナログ変換し基
準電圧に加えてＤＣオフセットを除去する。
コンデンサ６、２３で、入力信号を電荷として保持し
て、次のクロックでオペアンプ７、２４による積分回路
に入力し、積分した出力はコンパレータ９でコンパレー
トし、Ｄ型フリップフロップ１０でクロックに同期した
１ビット出力になる。このＤ型フリップフロップ１０の
出力から基準電圧１５又は１６、２６又は２７のプラ
ス、マイナスを選択するとともに、カウンタ３０及びシ
フトレジスタ３１によりＮ周期積分して除算したのち、
Ｄ／Ａ変換器３２によりディジタル／アナログ変換し基
準電圧に加えてＤＣオフセットを除去する。
【００３６】その結果、この発明の実施例１によればＮ
周期を積分し、Ｎ周期分のクロックで平均化してＤＣオ
フセットを除去していることで時系列の変化に対して追
従することができ、かつ閉回路にて構成したことで人手
による調整が不要となって自動調整が可能となり、また
ＤＣオフセットが除去されることでアナログ／ディジタ
ル変換の精度を高くすることができるという効果を奏す
る。
周期を積分し、Ｎ周期分のクロックで平均化してＤＣオ
フセットを除去していることで時系列の変化に対して追
従することができ、かつ閉回路にて構成したことで人手
による調整が不要となって自動調整が可能となり、また
ＤＣオフセットが除去されることでアナログ／ディジタ
ル変換の精度を高くすることができるという効果を奏す
る。
【００３７】実施例２．この発明の実施例２の構成につ
いて図４を参照しながら説明する。図４は、この発明の
実施例２の構成を示す回路図であって、１次ΔΣ変調器
を使用した場合の回路を示す図である。これは実施例１
のアナログスイッチから積分回路迄のΔΣ変調器を２段
縦続接続した構成のうち前段の入力端子１〜インバータ
１８だけである。なお、この実施例２の動作も実施例１
と同様である。
いて図４を参照しながら説明する。図４は、この発明の
実施例２の構成を示す回路図であって、１次ΔΣ変調器
を使用した場合の回路を示す図である。これは実施例１
のアナログスイッチから積分回路迄のΔΣ変調器を２段
縦続接続した構成のうち前段の入力端子１〜インバータ
１８だけである。なお、この実施例２の動作も実施例１
と同様である。
【００３８】
【発明の効果】この発明の請求項１に係るＡ／Ｄ変換回
路は、以上説明したとおり、入力アナログ信号をディジ
タル信号に変換するΔΣ変調手段と、このΔΣ変調手段
の出力に基づいてＤＣのオフセット量に応じた電圧を前
記ΔΣ変調手段の基準電圧に加えることによりＤＣオフ
セットを除去するオフセット除去手段とを備えたので、
閉回路にて構成したことで人手による調整が不要となっ
て自動調整が可能となり、ＤＣオフセットが除去される
ことでアナログ／ディジタル変換の精度を高くすること
ができるという効果を奏する。
路は、以上説明したとおり、入力アナログ信号をディジ
タル信号に変換するΔΣ変調手段と、このΔΣ変調手段
の出力に基づいてＤＣのオフセット量に応じた電圧を前
記ΔΣ変調手段の基準電圧に加えることによりＤＣオフ
セットを除去するオフセット除去手段とを備えたので、
閉回路にて構成したことで人手による調整が不要となっ
て自動調整が可能となり、ＤＣオフセットが除去される
ことでアナログ／ディジタル変換の精度を高くすること
ができるという効果を奏する。
【００３９】この発明の請求項２に係るＡ／Ｄ変換回路
は、以上説明したとおり、入力アナログ信号をディジタ
ル信号に変換するΔΣ変調手段と、このΔΣ変調手段の
出力を所定の周期にわたり積分する積分手段と、この積
分結果を前記所定の周期のクロック数で除算する除算手
段と、この除算手段の出力をアナログ電圧に変換し前記
ΔΣ変調手段の基準電圧に加えるＤ／Ａ変換手段とを備
えたので、Ｎ周期を積分し、Ｎ周期分のクロックで平均
化してＤＣオフセットを除去していることで時系列の変
化に対して追従することができ、かつ閉回路にて構成し
たことで人手による調整が不要となって自動調整が可能
となり、ＤＣオフセットが除去されることでアナログ／
ディジタル変換の精度を高くすることができるという効
果を奏する。
は、以上説明したとおり、入力アナログ信号をディジタ
ル信号に変換するΔΣ変調手段と、このΔΣ変調手段の
出力を所定の周期にわたり積分する積分手段と、この積
分結果を前記所定の周期のクロック数で除算する除算手
段と、この除算手段の出力をアナログ電圧に変換し前記
ΔΣ変調手段の基準電圧に加えるＤ／Ａ変換手段とを備
えたので、Ｎ周期を積分し、Ｎ周期分のクロックで平均
化してＤＣオフセットを除去していることで時系列の変
化に対して追従することができ、かつ閉回路にて構成し
たことで人手による調整が不要となって自動調整が可能
となり、ＤＣオフセットが除去されることでアナログ／
ディジタル変換の精度を高くすることができるという効
果を奏する。
【図１】この発明の実施例１の構成を示す回路図であ
る。
る。
【図２】この発明の実施例１の信号波形を示す図であ
る。
る。
【図３】この発明の実施例１の信号波形を示す図であ
る。
る。
【図４】この発明の実施例２の構成を示す図である。
【図５】従来の２次ΔΣ変調器を用いたＡ／Ｄ変換回路
を示す回路図である。
を示す回路図である。
【図６】従来の２次ΔΣ変調器を用いたＡ／Ｄ変換回路
の信号波形を示すである。
の信号波形を示すである。
【図７】従来の１次ΔΣ変調器を用いたＡ／Ｄ変換回路
を示す回路図である。
を示す回路図である。
２、３、４、５ アナログスイッチ ６、２３ コンデンサ ７、２４ オペアンプ ８、２５ 積分用コンデンサ ９ コンパレータ １０ Ｄ型フリップフロップ １２、１８ インバータ １３、２６ マイナスの基準電圧 １４、２７ プラスの基準電圧 １５、１６、２８、２９ アナログスイッチ １９、２０、２１、２２ インバータ ３０ カウンタ ３１ シフトレジスタ ３２ Ｄ／Ａ変換器
Claims (2)
- 【請求項１】 入力アナログ信号をディジタル信号に変
換するΔΣ変調手段、及びこのΔΣ変調手段の出力に基
づいてＤＣのオフセット量に応じた電圧を前記ΔΣ変調
手段の基準電圧に加えることによりＤＣオフセットを除
去するオフセット除去手段を備えたことを特徴とするＡ
／Ｄ変換回路。 - 【請求項２】 入力アナログ信号をディジタル信号に変
換するΔΣ変調手段、このΔΣ変調手段の出力を所定の
周期にわたり積分する積分手段、この積分結果を前記所
定の周期のクロック数で除算する除算手段、及びこの除
算手段の出力をアナログ電圧に変換し前記ΔΣ変調手段
の基準電圧に加えるＤ／Ａ変換手段を備えたことを特徴
とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05021438A JP3138558B2 (ja) | 1993-02-09 | 1993-02-09 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05021438A JP3138558B2 (ja) | 1993-02-09 | 1993-02-09 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06237175A true JPH06237175A (ja) | 1994-08-23 |
| JP3138558B2 JP3138558B2 (ja) | 2001-02-26 |
Family
ID=12054979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05021438A Expired - Fee Related JP3138558B2 (ja) | 1993-02-09 | 1993-02-09 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3138558B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09205369A (ja) * | 1996-01-26 | 1997-08-05 | Nec Corp | ２次デルタシグマ変調器 |
| US5847594A (en) * | 1996-04-26 | 1998-12-08 | Hamamatsu Photonics K.K. | Solid-state image sensing device |
| JP2008028855A (ja) * | 2006-07-24 | 2008-02-07 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2008148403A (ja) * | 2006-12-07 | 2008-06-26 | Fuji Electric Fa Components & Systems Co Ltd | モータ制御装置およびａ／ｄ変換器 |
-
1993
- 1993-02-09 JP JP05021438A patent/JP3138558B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09205369A (ja) * | 1996-01-26 | 1997-08-05 | Nec Corp | ２次デルタシグマ変調器 |
| US5847594A (en) * | 1996-04-26 | 1998-12-08 | Hamamatsu Photonics K.K. | Solid-state image sensing device |
| JP2008028855A (ja) * | 2006-07-24 | 2008-02-07 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2008148403A (ja) * | 2006-12-07 | 2008-06-26 | Fuji Electric Fa Components & Systems Co Ltd | モータ制御装置およびａ／ｄ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3138558B2 (ja) | 2001-02-26 |
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