KR920002674B1 - △-∑변조기를 이용한 a/d 변환회로 - Google Patents

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Abstract

내용 없음.

Description

△-∑ 변조기를 이용한 A/D 변환회로
제1도는 본 발명에 관한 △-Σ변조기를 이용한 변환회로의 제1실시예를 도시한 회로도.
제2도는 제1도의 실시예의 동작을 설명하는 동작설명도.
제3도, 제4도, 제5도 및 제6도는 본 발명의 제2, 제3, 제4 및 제5의 실시예를 각각 도시한 구성도.
제7도 및 제8도는 △-Σ 변조기의 구성을 설명하는 설명도.
* 도면의 주요 부분에 대한 부호의 설명
V IN(+), V IN(-) : 차동입력단자 (11) : 제1스위치 회로
(12, 13) : 제1, 제2감산회로 (14) : 제1적분회로
(15, 16) : 제3, 제4감산회로 (17) : 제2스위치 회로
(18) : 제2적분회로 (19) : 양자화 회로
(20) : 지연회로 (21) : 제3스위치 회로
ø1, ø2 : 클록 신호 FS : 샘플링 신호
본 발명은 △-Σ 변조기를 이용한 A/D 변환회로에 관한 것으로서, 구체적으로 말하자면, 전원으로부터 노이즈, 입력신호의 단계에서 혼입하는 노이즈, 감산기나 적분기로 혼입하는 노이즈에 의하여 A/D 변환출력의 신호 대 잡음비가 열화되지 않는 A/D 변환회로에 관한 것이다.
종래 기술에 있어서는, 소형화, 고속화, LSI화에 접합한 아날로그 디지털(이하 A/D라 칭함)변화기로서, △-Σ 변조기를 이용한 오버 샘플링형 A/D 변환회로가 있다. 이 오버 샘플링 A/D 변환회로는, 종래 제7도에 도시하는 대로 구성되어 있으며 입력신호와 귀환신호와의 감산신호를 적분하고, 그 적분신호로부터 입력신호의 진폭정보를 포함한 펄스열 신호를 디지털 출력으로 변환시킨다.
즉, 제7도에 있어서, 감산회로의 적분회로를 교호로 2단 연이어 접속하고, 각 감산회로에의 입력과 귀환 신호를 감산함으로서, 입력신호의 레벨변화에 응한 감산신호를 얻어, 이를 적분한 신호로 디지털 처리한다.
즉, △-Σ 변조기는, 제1의 감산회로(71), 제1의 적분회로(72), 제2의 감산회로(73), 제2의 적분회로(74) 및 양자화기(75)의 순으로 세로로 연이어 접속한 입력경로와, 이 입력경로의 출력에 나타나는 상기 펄스 열신호가 직연회로(76)를 거쳐서 입력측에 귀환하는 귀환회로로 구성된 귀환형 회로이다. 입력단자(V IN)으로부터의 입력 아날로그 신호는, 제1의 감산기(71)로 귀환신호(FS)와 감산하고, 제1의 적분회로(72)로 적분한다. 이 적분회로(72)의 출력은 다시 제2의 감산회로(73)로 귀환신호(FS)와 감산하고, 다시 제2의 적분회로(74)로 적분한다. 이에 따라 제2의 적분회로(74)의 출력은, 입력신호롸 귀환신호(FS)의 차를 축적한 신호가 된다. 양자화기(75)는, 적분회로(74)로 부터 나은 신호를 샘플링 신호의 주기로 하여 기전 전위와 비교하고 양자화된 신호를 출력한다. 이에 따라 △-Σ 변조기는 입력신호의 진폭에 응하여 변조된 펄스열 신호를 출력단자(V OUT)에 도출한다.
상기의 △-Σ 변조기는, 이중 적분계라고 칭하여 Z 변형에 의하여 제8도와 같은 등가회로에 래치할 수가 있다. 제8도에 있어서, 변환식 1/(1-Z)를 갖는 회로(72Z, 74Z)는 각각 제7도의 제1의 적분회로(72)와 제2의 적분회로(74)에 대응한다. 마찬가지로 양자화 노이즈를 가리키는 변환식 Q(Z)을 갖는 회로(75Z)는 양자화(75)에 대응하고, Z-1를 갖는 회로(76Z)는 지연회로(76)에 각각 대응하고 있다.
제8도와 같은 Z변환등가회로의 전달관수는, 입력을 X(Z) 출력을 Y(Z)로 하면,
Y(Z)=X(Z)+(1-Z-1)2·Q(Z) ……………………………… (1)
로 나타내게 된다. (1)식은, 출력신호 Y(Z)가, 입력신호 X(Z)와 양자화 노이즈 성분(1-Z-1)2·Q(Z)로 되며, Z=ejwτ(τ는 샘플링 간격)보다 샘플링 주파수가 신호대역에 비하여 높다고 하면, 우변 제2항에 작게되고, 입력신호의 주파수 대역과 동등의 대역에서의 양자화 노이즈가 상당히 작게되는 것을 의미하고 있다. 이와같은 이중적분형 △-Σ 변조기는 양자화 노이즈에 관하여는 매우 높은 정도를 얻을 수가 있다.
그러나, 실재에는, 양자화 노이즈 이외에도, 집적회로소자 자체가 발하는 열 잡음등의 노이즈나, 전원을 통하여 들어오는 전원 노이즈, 혹은 입력신호가 처음부터 지니고 있는 노이즈 등이 존재하여, 얻어지는 A/D 변환출력에 나타나고 만다.
종래의 △-Σ변조기는, 양자와 노이즈가 상당한 정도로 경감되나, 전원 노이즈나 소자내부에서 발생하는 노이즈는 저지할 수가 없어, △-Σ 변환기의 이론으로 얻어지는 정도로는 노이즈 압축된 변환출력이 얻어지지 않고, 신호 대 잡음비가 불충분하다고 하는 문제가 있었다.
본 발명 목적은 상기 문제점을 제거하고, 감산회로, 적분회로 등에서 발생하는 노이즈 및 전원의 리플등, 전원회로를 통하여 들어보는 노이즈에 의한 영향이 적은 △-Σ 변조기를 이용한 A/D 변환회로를 제공하는 것이다.
본 발명은, 차동형식의 입력신호와 차동형식의 귀환신호와의 차분을 산출하는 제1의 감지수단, 그 출력을 적분하는 제1의 적분수단, 제1의 적분출력을 감산처리하는 제2의 감산수단, 제2의 감산출력을 적분하는 제2의 적분수단, 제2의 적분출력을 양자화하는 양자화 수단으로 입력경로를 구성하고, 상기 양자화 수단의 출력을 1샘플링 기간 지연하고, 상기 차동의 귀환신호를 발생하는 지연회로로서 귀환경로를 구성한 전차동 형식의 △-Σ 변조기에 있어서, 또한 상기 제1의 감산수단, 제1의 적분수단, 제2의 감산수단의 어느것이나 또는 이것들로 이루는 어느 것인가의 세로로 연이어 접속함에 있어서 입력측과 출력측과의 각각에, 상기 입력측 경로를 입력신호의 주파수 대역보다 높은 주파수 주기로 서로 상이한 차동경로로 바꾸는 제1의 스위치 회로, 및 출력측에서 본래의 차동경로에로 되돌리는 제2의 스위치 회로를 설정한 것을 특징으로 한다.
이와같은 구성에 의하면, 감산 및 적분처리를 행하는 입력 경로를 차동화로 형식으로 하는 동시에, 귀환신호는 차동으로 형성함으로, 각 차동신호에 동상으로 혼입하는 전원 노이즈가 확실히 제거된다. 또, 각 스위치 회로는 곱셈기로서 동작하고 제1 및 제2회로로서 삽입회로에서 발생하는 노이즈는, 제2의 스위치 회로에서 바꾸고, 주파수를 캐리어로 하는 대역으로 변환된 성분이 된다. 한편, 입력신호는, 제1스위치 회로에서 일단, 상기 대역에 변환되어, 제2의 스위치 회로에서 본래의 대역으로 되돌려진다. 이에 따라, 양자화된 신호로부터 전원 노이즈나 적분회로 자체에서 발생하는 노이즈 성분이 줄고, 양자화 출력의 신호 대 잡음비를 향상시킬 수 있다.
[실시예]
이하, 본 발명을 도시한 실시예에 따라서 설명한다.
제1도는 이 발명에 관한 △-Σ 변조기를 이용한 A/D 변환회로의 제1실시예를 도시한 구성도이다.
제1도중, 단자[V IN(+)], [V IN(-)]은 차동형식의 아날로그 신호가 각각 유도되는 입력단자이다. 각 제1, 제2의 입력단자 V IN(+), V IN(-)는, 4개의 스위치 S1, S2, S3, S4로가 제1의 스위치 회로(11)를 통하여 각각 감산회로(12, 13)의 각 한쪽의 입력끝에 접속되어 있다. 제1의 스위치 회로에서는, S1, S3이 클록 펄스 발생회로(22)로부터 클록(ø2)에 의하여 동작하고, S2, S4가 동회로(22)로부터의 클록(ø1)에 의하여 동작한다. 클록(ø1), (ø2)는 샘플링 신호(FS)에 동기하여 발생하는 서로 상이한 위상의 신호로서, 스위치 S1∼S4는, 각 클록 하이 레벨기간에 ＂ON＂한다. 더욱 상세하게 상술하면, S1은 (ø2)의 하이레벨 기간에 단자 V IN(+)과 감산회로(12)사이를 도통하고, S2는 ø
Figure kpo00001
1의 하이레벨 기간에 단자 V IN(+)와 감산회로(13)사이를 도통한다. 또, S3은 ø2의 하이레벨 단자 V IN(-)와 감산회로(13)사이를 도통하고, S4는 ø1의 하이레벨 기간에 단자 V IN(-)와 감산회로(12)사이를 도통한다.
감산회로(12, 13)의 각 출력도 차동적으로 제1의 적분회로(14)에 입력한다. 보다 구체적으로, 감산회로(12)의 출력은 적분회로(14)의 반전 입력끝에, 감산회로 (13)의 출력은 동회로(14)의 비 반전입력끝에 유도된다. 그리고, 제1의 적분회로 (14)도 차동관계의 출력을 도출하고, 각각 반전 출력끝으로부터의 출력을 감산회로 (15)의 한쪽 입력끝에, 비 반전 출력끝으로부터의 출력을 감산회로(16)의 한쪽 입력끝에 유도한다. 감산회로(15)와 감산회로(16)의 양출력도 차동관계를 가지며, 이들은 제2의 스위치 회로(17)를 통하여 제2의 적분회로(18)에 입력된다. 이러한 제2의 스위치 회로(17)도 제1의 스위치 회로(11)와 마찬가지로, 클록(ø1)과 (ø2)로 동작하는 스위치 S5∼S8로서 구성된다. 클록(ø2)으로 동작하는 스위치 S5, S7은, 감산회로(15), (16)의 각 출력을 각각 제2의 적분회로(18)의 반전입력끝 및 비 반전입력끝에 유도하고, 클록 (ø1)으로 동작하는 스위치 S6, S8은, 각각 감산회로(15)의 출력을 적분회로(18)의 비 반전입력끝에, 감산회로(16)의 출력을 적분회로(18)의 반전입력끝에 유도하고 있다. 그리고, 제2의 적분회로(18)로부터의 차동관계의 출력은, 차동 입력형식의 양자화기(19)에 입력한다.
이에 따라, 그 출력단자(V OUT)에 △­Σ 변조된 펄스 및 신호를 도출한다. 그리고, 양자화기(19)는, 상기 클록 펄스 발생회로(22)로부터 샘플링 신호(FS)에 의하여 적분회로(18)로부터 도출하는 차동출력의 극성을 판정하고, 그 극성에 응하여 차동 입력신호의 진폭을 보이는 펄스열 신호를 출력한다.
상기 펄스열 신호는, 1샘플링기간 τ, 즉 1/FS 기간, 입력신호를 지연하는 지연회로(20)에 공급한다. 지연회로(20)는, 예컨데 D플립플롭으로 구성하고, 그 비반전 출력끝 Q, 반전 출력끝(
Figure kpo00002
)에서 차동관계의 귀환신호를 생성한다. 이들 차동 귀환신호는, 제1, 제2의 스위치 회로(11, 17)와 같은 구성의 제3의 스위치 회로(21)를 통하여, 각각 감산회로(12, 13)의 각 다른쪽 입력끝 및 감산회로(15, 16)의 각 다른 입력끝에 공급된다. 즉, 제3의 스위치 회로(21)는, 스위치 S9∼S19로 구성하고 클록(ø2)로서 동작하는 스위치 S11은, 출력끝(Q)로부터의 귀환신호를 감산회로(13, 16)쪽에 유도하며, 같은 클록(ø2)으로 동작하는 스위치 S9는, 출력끝(
Figure kpo00003
)으로부터의 귀환신호를 감산회로(12), (15)쪽에 유도한다. 또, 클록(ø1)로 동작하는 스위치 S12는 출력끝(Q)으로부터 귀환신호를 감산회로(12, 15)쪽에 유도하고, 같은 클록 S2로 동작하는 스위치 S10는, 출력끝(
Figure kpo00004
)로부터 귀환신호를 감산회로(13, 16)쪽에 유도한다.
다음에 본 실시예의 A/D 변환회로의 동작을 설명한다.
상기 구성에 있어서, 각 제1, 제2, 제3의 스위치 회로(11, 17, 21)를 구동하는 클록(ø1), (ø2)은, 샘플링 주기로 교호로 하이레벨이 교체되는 클록 신호이기 때문에, 예컨데 제1의 스위치 회로(11)의 경우, 차동입력단자 V IN(+), V IN(-) 으로부터 입력신호를, 서로 상이한 차동경로에 교체하는 조작을 행한다. 이것은 곱셈기의 동작과 등가이다. 따라서, 입력신호는, 제1의 스위치 회로(11)에서 샘플링 신호(fs)에 의하여 변조되어, 샘플링 주파수를 캐리어로 하는 높은 주파수의 대역으로 변환케 된다.
또, 제2의 스위치 회로(17)는, 감산회로(15, 16)로부터 신호에 대하여 제1의 스위치 회로(11)와 동일의 곱셈처리를 행한다. 이 경우는, 동기검파의 격이되어, 제1의 스위치 회로(11)로 샘플링 주파수를 캐리어로 하는 대역으로 변환된 신호를 재차 차동입력 단자 V IN(+), V IN(-)에 있어서 입력신호와 같은 대역의 신호로 되돌리고 있다. 즉, 차동입력단자 V IN(+), V IN(-)의 신호를 감산회로(12, 13)로 귀환신호와 감산하기 전에 일단 샘플링 주파수로 높은 주파수의 신호로 변환하고, 그후, 감산회로(15, 16)를 거친 후에 본래의 주파수의 신호로 되돌리고 있는 것이다. 따라서, 입력신호는, 전혀 제1, 제2의 스위치 회로(15, 17)가 없는 경우와 같은 신호로서 제2의 적분회로(18)에 입력된다.
상기 입력신호에 대하여, 귀환 경로의 신호는, 제3의 스위치 회로(21)에 의하여 제1의 스위치 회로(11)의 출력과 같은 주파수 대역의 신호에 변환된다. 따라서, 제3의 회로(21)로부터의 귀환신호를 각 제1, 제2의 감산회로(12, 13) 및 제3, 제4의 감산회로(15, 16)에 공급하여 이들 차동입력과의 감산이 가능하게 된다.
한편, 제1, 제2의 감산회로(12, 13), 제1의 적분회로(14), 제3, 제4의 감산회로(15, 16)에서 발생하는 열잡음등의 내부 노이즈는, 제2스위치 회로(17)에서 샘플링 주파수와 곱셈케되어, 샘플링 주파수를 캐리어로 한 대역에 이동한다. 이 상태를 제2도(a) 내지 제2도(f)를 참조하여 설명한다.
제2도(a)는 제1도에 도시하는 회로의 일부를 모델화한 것이다. 즉, 곱셈기(51)는 제1의 스위치 회로(11)에 상당하며, 곱셈기(53)는 제2의 스위치 회로(17)에 상당한다. 이들 2개의 곱셈기(51, 53)의 사이에 삽입 신호처리회로(52)는, 제1도에 있어서, 제1, 제2의 감산회로(12, 13), 제1의 적분회로(14) 및 제3, 제4의 감산회로(15, 16)로부터 세로로 연이은 접속에 상당하고 있다. 또, 가산기(54)는, 상기 신호처리회로(52)에 있어서 내부 노이즈원의 등가회로이며, 곱셈기(51)로부터 신호에 노이즈(n)가 가산되는 것을 표시하고 있다.
지금 곱셈기(51)의 입력점(b)에 있어서 신호는, 제2도(b)와 같이 베이스 밴드의 신호로서 표시할 수가 있다. 이에 대하여, 가산기(54)로 등가적으로 가산되는 노이즈(n)는, 제2도(c)에 도시한대로 1/f(신호주파수)성분이 많고, 입력신호와 같은 대역에 높은 레벨성분이 분포하고 있다. 곱셈기(51)는, 제2도(d)에 도시하는 샘플링 주파수로 신호(b)를 곱셈함으로, 신호성분은 제2도(e)의 e1에 도시한 것과 같은 샘플링 주파수를 캐리어로 하는 소정대역의 신호에 변환케 된다. 그러나, 노이즈 성분(n)은, 신호처리회로(52)에서 발생함으로, 제2도(a)의 e점에 있어서 스펙트럼은, 노이즈 성분(n)이 e2에 표시하는 베이스 밴드의 대역에 분포하고, 입력신호성분(b)는 그보다 높은 대역 e1에 분포하게 된다. 따라서, 신호처리회로(52)로부터 제2도(e)에 도시하는 스펙트럼을 갖는 신호가 출력된다. 곱셈기(53)는, 이와같은 스펙트럼 신호를 같은 샘플링 캐리어로 곱셈함으로서, 제2도(f)에 도시하는 대로, 신호성분(e1)은 본래의 대역으로 되돌려져, 노이즈 캐리어(e2)는 샘플링 캐리어를 중심으로 하는 대역으로 이동케되는 것이다.
상기와 같이, 노이즈 성분이 고역으로 이동된 신호는, 양자화기(19)로 양자화한 후에 D-패스 필터로 제지할 수 있으므로 신호 대 잡음비가 높아진다.
그리고, 상기 제1∼제4의 감산회로(12, 13, 15, 16)와 제1의 적분회로(14)에서 발생하는 소자내부 노이즈를 저감하는 경우 설명이나, 전원회로를 통하여 들어오는 전원 노이즈는, 각각의 차동 경로에 동상으로 가해짐으로, 양자화기(19)의 출력에 나타나지 않는다.
다음에는 다른 실시예를 설명한다.
제3도는 제1도 A/D 변환회로를 스위치 커패시터회로 구성을 써서 구성한 것이다. 다만, 클록 펄스 발생회로(22)와 RM 클록 출력의 공급경로는 생략하고 있다.
제3도에 있어서 입력단자 V IN(+), V IN(-)로부터 차동입력신호는, 클록 (ø2)로 동작하는 스위치 S21, S23 및 클록(ø1)로 동작하는 스위치 S22, S24로 구성되는 제1의 스위치 회로(31)에서 샘플링 주파수와 곱셈한다. 그리고, 이 제1의 스위치 회로(31) 및 후술하는 제3, 제4의 스위치 회로(33, 37A, 38B)는 제1도의 각 스위치 회로(11, 17, 21)와 동일한 구성을 갖는다. 즉 스위치(S21)는 제1도의 실시예에 있어서 스위치(S1)에, 스위치(S22)는 스위치(S2)에, 스위치(S23)는 스위치(S3)에 스위치(S24)는 스위치(S4)에 각각 대응하고 있다.
상기 제1의 스위치 회로(31)로부터의 차동관계의 출력은 각각 결합 커패시터(C1), (C2)을 통하여, 클록(ø1)로 동작하는 스위치 S27, S28을 통해서 연산증폭기(32)의 비 반전 입력끝 및 반전입력끝에 도출하고 있다. 또, 결합 커패시터(C1)와 스위치(S27)와의 접속점 및 결합 커패시터(C2)와 스위치(S28)와의 접속점과 전압원 단자(VB)간에는, 각각 클록(ø2)으로 동작하는 스위치(S25), (S26)가 접속되어 있다. 연산증폭기(32)는, 차동회로구성을 가지고, 한쪽의 입출력끝 사이에 적분 커패시터(C3)를 접속하고 다른쪽의 입출력끝 사이에 적분 커패시터 C4를 접속하고 있다. 이와같은 구성은, 제1도에 있어서, 연산회로(12, 13) 및 적분회로(14)의 동작 양쪽을 행하고 있다. 이 경우, 귀환신호는 결합 커패시터(C9), (C10)을 통하여 제3의 스위치 회로(37B)로부터 공급하도록 되어 있다. 제3의 스위치 회로(37B)는 4개의 스위치 S41∼S44를 가지고, 스위치(S41), (S43)는 클록(ø2)에서 동작한다. 또, 스위치(S42), (S44)는 클록(ø1)에서 동작한다.
연산증폭기(32)로부터 차동출력은, 제2의 스위치 회로(33)에 주어진다. 이 제2의 스위치 회로(33)는 4개의 스위치(S29)∼(S32)을 가지며, 스위치(S29), (S31)은 클록(ø2)으로 동작하고, 클록(S30), (S32)은 클록(ø1)에서 동작한다. 그리고 이 제2의 스위치 회로(33)의 차동관계의 출력은, 각각 결합 커패시터(C5), (C6) 및 클록(ø1)에서 동작하는 스위치(S35)(ø1), (S36)의 직열접속을 통하여 연산증폭기 (34)의 비 반전 입력끝 및 반전 입력끝에 입력되어 있다. 이들의 직열접속의 각 교점과 전압원 단자(VB)와의 사이에 클록(ø2)으로 동작하는 스위치(S33), (S34)가 접속된다. 연산증폭기(34)의 각 입출력끝 사이에는 적분 커패시터(C7), (C8)가 접속된다. 이 연산증폭기(34)에의 귀환신호는 제4의 스위치 회로(37A)로부터 결합 커패시터(C11), (C12)를 통하여 주어진다.
다음에, 연산증폭기(34)로부터의 차동출력은, 양자화기(19)를 구성하는 콤퍼페이터(35)에 도입된다. 콤퍼레이터(35)는, 도시되어 있지 않지만, 샘플링 신호의 주파수(fs)로 차동관계의 각 입력신호에 대하여 콤퍼레이터 동작을 행하고, 연산증폭기(34)의 차동출력을 1비트의 펄스열 신호에 변환된다. 이 펄스열 신호는 A/D 변환출력신호로서 출력단자(V OUT)에 도출된다. 지연회로(20)는, 래치(36)로 구성된다. 즉, 래치(36)는 클록(ø1), (ø2) 어느것인가에 의하여 구동되는 플립플롭을 가지고, 1샘플링기간이 지연한 신호를 제3 및 제4의 스위치 회로(37B), (37A)에서 유도한다.
상기 구성은 제1의 경우와 마찬가지로, 제1, 제2의 감산 처리과정과, 제1의 적분처리과정에서 발생하는 내부 노이즈를 샘플링 주파수에 캐리어로 하는 고역으로 이동하고, 양자화기 출력의 신호 대 잡음비를 높게할 수가 있다. 또, 전원 노이즈도 전 차동구성에 의하여 상쇄할 수가 있다.
그리고, 이와같은 회로에서는, 클록(ø1)과 (ø2)의 주파수를 서로 같게하고, 또한 양자는 바르게 극성을 반전한 논 오버 랩의 클록으로 할 필요가 있다. 또, C1=C2, C3=C4, C5=C6, C7=C8, C9=C10, C10=C11, C11=C12로 설정한다. 또한, C1 ; C3 ; C5 ; C7 ; C9 ; C11의 비를 변화시킴으로서, 적분 출력레벨을 적당한 값으로 설정할 수가 있다.
다음에 제4도는 본 발명의 제3의 실시예를 설명하는 구성도이다.
제4도에 있어서, 제1도의 요소와 동등한 것에는 동일의 부호를 붙인다. 본 실시예는, 제1, 제2의 감산 회로(12), (13) 및 제1의 적분회로(14)에서 발생하고 내부 노이즈의 영향을 경감하려고 하는 것이다. 그래서 우선, 제1도의 구성과 마찬가지로, 제1, 제2의 감산회로(12, 13)의 입력측에 제1의 스위치 회로(11)를 설정한다. 이들 제1, 제2의 감산회로(12, 13)에의 귀환신호는, 제3의 스위치 회로(21)에 의하여 샘플링 주파수의 대역으로 높여진 신호이다. 이어서, 제1의 적분회로(14)의 출력측에 제2의 스위치 회로(17)를 설정한다. 그리고 이 제2의 스위치 회로(17)의 각 출력은 제3, 제4의 감산회로(15, 16)에 입력된다. 이들 제3, 제4의 감산회로(15, 16)에 제공된 귀환신호는 제3의 스위치(21)를 거치지 않고, 지연회로(20)로부터 직접 주어진다.
이와같은 구성에 의해서, 제1도와 같은 원리로, 제1, 제2의 감산회로(12), (13) 및 제1의 적분회로(14)에서 발생하는 내부 노이즈 및 전원 노이즈에 의한 A/D 변환출력의 신호 대 잡음비의 열화를 억제할 수가 있다.
제5도는 본 발명의 제4의 실시예를 도시한다. 제1의 스위치 회로(11)는, 제1, 제2의 감산회로(12, 13)의 출력측 즉, 제1의 적분회로(14)의 입력측에 마련하고 있다. 또, 제2의 스위치 회로(17)는, 제1의 적분회로(14)의 출력측에 마련되어 있다.
이와같은 구성에 의하면 제1의 적분회로(14)에서 발생하고 내부 노이즈의 영향을 경감할 수가 있다. 또, 제1, 제2의 감산회로(12, 13)와 제3, 제4의 감산회로(15, 16)에 제공된 귀환신호는, 입력단자 V IN(+), V IN(-)에 있어서 입력신호와 같은 대역의 신호로서 됨으로 귀환회로에 스위치 회로를 둘 필요가 없다.
제6도는 제5의 실시예를 도시하며, 제1의 적분회로(14)의 입력측에 제1의 스위치 회로(11)를 설정하고, 제3, 제4의 감산회로(15, 16)의 출력측에 제2의 스위치 회로(17)를 둔 것이다. 이경우, 제3의 스위치 회로(21)로부터 제3, 제4의 감산회로 (15, 16)에 귀환신호가 주어진다. 또, 지연회로(20)로부터 직접 제1, 제2의 감산회로(12, 13)에 귀환신호가 주어진다.
이와같은 구성에 의하면, 제1의 적분회로(14)와 제3, 제4의 감산회로(15, 16)에서 발생하는 노이즈의 영향을 경감시킬 수가 있다.
이상 설명한 바와같이, 본 발명에 의하면, 감산회로나 적분회로에서 발생하는 내부 노이즈 혹은 전원 노이즈로 인한 신호 대 잡음비의 열화가 거의 생기지 않는 A/D 변환출력을 얻을 수가 있다.

Claims (19)

  1. 아날로그 입력신호를 받는 입력수단과, 제1 및 제2의 위상을 갖고 고주파 클
    록 신호를 발생하는 클록발생수단(22)과, 상기 입력수단에 접속되어서 상기 아날로그 입력신호를 적분하는 그 자체가 노이즈를 발생하는 적분수단(14)과, 상기 적분수단(14)에 접속되어, 상기 아날로그 신호에 응답한 디지털 신호를 출력하는 양자화 수단(19)과, 이 양자화 수단(19)과 상기 적분수단(14)과의 사이에 접속되어 상기 디지털 신호에 응답한 귀환신호를 발생하여 이 귀환신호를 상기 적분수단(14)에 귀환하는 귀환회로수단(20, 12/13)으로 구성되는 △-Σ 변조형 A/D 변환회로에 있어서, 상기 입력수단에 접속되어 상기 아날로그 입력신호를 상기 고주파 클록 신호로 변조하는 제1의 스위칭회로수단(11)과, 상기 적분수단(14)에 접속되어 상기 변조될 아날로그 입력신호를 상기 고주파 클록 신호로 복조하고, 또한 상기 적분수단(14)내에서 발생된 상기 노이즈를 변조하는 제2의 스위치회로수단(17)을 가지고, 상기 양자화수단(19)으로부터 상기 변조된 노이즈에 응답한 분리가능한 성분을 포함하는 상기 디지털 신호를 출력하는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
  2. 제1항에 있어서, 상기 입력수단이 반전위상의 입력끝과 비반전 위상의 입력끝을 가지며, 상기 적분수단(14)과 상기 양자화수단(19)이 각각 반전위상의 입출력끝과 비 반전위상의 입출력끝을 구비하는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
  3. 제2항에 있어서, 상기 제1과 제2의 스위치회로수단(11, 17)의 각각이 4개의 스위치(S1/S5, S2/S6, S3/S7, S4/S8)을 가지며, 제1의 스위치 짝(S1/S5, S3/S7)이 상기 제1위상의 고주파 클로기신호에 응답하고, 또한 제2의 스위치 짝(S2/S6, S4/S8)이 상기 제2위상의 고주파 클록 신호에 응답하여 작동되도록 구성되는 것을 특징으로하는 △-Σ 변조형 A/D 변환회로
  4. 제3항에 있어서, 상기 제1의 스위치 짝(S1/S5, S3/S7)은 동일 위상 관계의 신호단자간에 접속되며, 상기 제2의 스위치 짝(S2/S6, S4/S8)은 역 위상관계의 신호단자간에 접속되어 있는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
  5. 제1항에 있어서, 상기 귀환회로 수단이 상기 아날로그 입력신호와 상기 귀환신호와의 감산을 행하는 감산수단(12/13)을 구비하는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
  6. 제5항에 있어서, 상기 감산수단(12/13)이 상기 제1스위치회로수단(11)과의 사이에 접속되는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
  7. 제5항에 있어서, 상기 감산수단(13/13)이 상기 제1스위치회로수단(11)과 상기 적분수단(14)과의 사이에 접속되는 것을 특징으로 하는 △-Σ변조형 A/D 변환회로.
  8. 제7항에 있어서, 상기 귀환회로 수단이 상기 귀환신호와 상기 아날로그 입력신호와의 위상관계를 정합하는 제3의 스위치회로수단(21)을 구비하는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
  9. 제6항에 있어서, 상기 제2스위치회로수단(17)과 상기 양자화수단(19)과의 사이에 접속된 제2의 적분수단(18)을 구비하는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
  10. 제9항에 있어서, 상기 귀환회로수단이 다시 상기 제1적분수단(14)으로부터의 적분신호와 상기 귀환신호와의 감산을 행하는 제2의 감산수단(15/16)을 갖는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
  11. 제10항에 있어서, 상기 제1감산수단(12/13)이 상기 입력수단과 상기 제1스위치회로수단(11)과의 사이에 접속되는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
  12. 제11항에 있어서, 상기 제2감산수단(15/16)이 상기 제2스위치회로수단(17)과 제2적분수단(18)과의 사이에 접속되는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
  13. 제11항에 있어서, 상기 제2감산수단(15/16)이 상기 제1적분수단(14)으로부터 적분신호와의 위상 관계를 정합하는 제3의 스위치회로수단(21)을 구비하는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
  14. 제13항에 있어서, 상기 귀환회로수단이 상기 귀환신호와 상기 제1적분수단 (14)으로부터 적분신호와의 위상 관계를 정합하는 제3의 스위치회로수단(21)을 구비하는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
  15. 제10항에 있어서, 상기 제1감산수단(12/13)이 상기 제1스위치회로수단(11)과 상기 제1적분수단(14)과의 사이에 접속하는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
  16. 제15항에 있어서, 상기 제2감산수단(15/16)이 상기 제2스위치회로수단(17)과, 상기 제2적분수단(18)과의 사이에 접속되는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
  17. 제16항에 있어서, 상기 귀환회로수단이 상기 귀환신호와 상기 아날로그 입력신호와의 위상관계를 정합하는 제3의 스위치회로수단(21)을 구비하는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
  18. 제16항에 있어서, 상기 제2감산수단(15/16)이 상기 제1적분수단(14)과, 상기 제2스위치회로수단(17)과의 사이에 접속되는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
  19. 제18항에 있어서, 상기 귀환회로수단이 상기 귀환신호와 상기 제1적분수단 (14)으로부터의 적분신호와의 위상관계를 정합하고 제3의 스위치회로수단(21)을 구비하는 것을 특징으로 하는 △-Σ 변조형 A/D 변환회로.
KR1019890003164A 1988-03-15 1989-03-15 △-∑변조기를 이용한 a/d 변환회로 KR920002674B1 (ko)

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