JP2842725B2 - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号をアナ
ログ信号に変換する装置（以下ＤＡ変換器と記す。）に
関し、特に、後述するオーバサンプリング型ＤＡ変換器
に適用される局部ＤＡ変換器に関する。
ログ信号に変換する装置（以下ＤＡ変換器と記す。）に
関し、特に、後述するオーバサンプリング型ＤＡ変換器
に適用される局部ＤＡ変換器に関する。
【０００２】
【従来の技術】ＤＡ変換器において、入力されるディジ
タル信号に対し、１桁以上高速のクロックで元ディジタ
ル信号を内挿し、ディジタルフィルタ処理した後ΔΣ
（デルタ・シグマ）変換器により、元ディジタル信号に
対し、パルス密度変調された１ビットディジタル信号を
通した後出力する所謂オーバサンプル型ＤＡ変換器とい
う方式がある（例えば日経エレクトロニクス１９８８．
８．８（No．４５３）２２０項参照）。
タル信号に対し、１桁以上高速のクロックで元ディジタ
ル信号を内挿し、ディジタルフィルタ処理した後ΔΣ
（デルタ・シグマ）変換器により、元ディジタル信号に
対し、パルス密度変調された１ビットディジタル信号を
通した後出力する所謂オーバサンプル型ＤＡ変換器とい
う方式がある（例えば日経エレクトロニクス１９８８．
８．８（No．４５３）２２０項参照）。
【０００３】この方式は、装置全体に対するアナログ回
路の比率が小さく、容量や抵抗の重み付けを利用しない
ので、高精度のＤＡ変換器を実現できる。
路の比率が小さく、容量や抵抗の重み付けを利用しない
ので、高精度のＤＡ変換器を実現できる。
【０００４】図３はオーバサンプル型ＤＡ変換器の一例
を示すブロック図である。ディジタル信号３１が、クロ
ック信号３２のタイミングで内挿フィルタ６１に入力さ
れ、オーバサンプルクロック信号３４の周波数でディジ
タルデータが内挿された後、ディジタル・ローパス・フ
ィルタ６２を通り、２次のΔΣ変換器７１に入力され
る。ΔΣ変換器７１は２つのディジタル積分器６４，６
６と、ディジタル減算器６３，６５及び量子化器６７で
構成され、ΔΣ変調器７１の入力をＸ、７１の出力を
Ｙ、量子化雑音をＱとすると（１）式という関係とな
る。
を示すブロック図である。ディジタル信号３１が、クロ
ック信号３２のタイミングで内挿フィルタ６１に入力さ
れ、オーバサンプルクロック信号３４の周波数でディジ
タルデータが内挿された後、ディジタル・ローパス・フ
ィルタ６２を通り、２次のΔΣ変換器７１に入力され
る。ΔΣ変換器７１は２つのディジタル積分器６４，６
６と、ディジタル減算器６３，６５及び量子化器６７で
構成され、ΔΣ変調器７１の入力をＸ、７１の出力を
Ｙ、量子化雑音をＱとすると（１）式という関係とな
る。
【０００５】 Ｙ＝Ｘ＋（１＋Ｚ-1）2 ・Ｑ …（１） 入力ディジタル信号３１がパルス密度変調された１ビッ
トディジタル信号３７、すなわちΔΣ変調器７１の出力
である量子化器６７の出力は、オーバサンプルクロック
信号３４に同期し、局部ＤＡ変換器７２に入力される。
局部ＤＡ変換器７２は１ビットＤＡ変換器６８とローパ
スフィルタ６９によって構成され、量子化器６７の出力
を１ビットＤＡ変換器６８でアナログ信号に変換し、ロ
ーパスフィルタ６９を通せば高精度なアナログ信号３３
が得られる。
トディジタル信号３７、すなわちΔΣ変調器７１の出力
である量子化器６７の出力は、オーバサンプルクロック
信号３４に同期し、局部ＤＡ変換器７２に入力される。
局部ＤＡ変換器７２は１ビットＤＡ変換器６８とローパ
スフィルタ６９によって構成され、量子化器６７の出力
を１ビットＤＡ変換器６８でアナログ信号に変換し、ロ
ーパスフィルタ６９を通せば高精度なアナログ信号３３
が得られる。
【０００６】図４は図３の各部の動作を示す図である。
図４において、入力ディジタル信号３１に対して、内挿
フィルタ６１によりオーバサンプルクロックｆos周期に
データが挿入される３５を得る。図４では、例として零
挿入になっている。さらに、ディジタルフィルタ６２の
特性により出力３６を得る。２次ΔΣ変調器は（１）式
に示すように、高域に集中した量子化雑音を除けば、入
力信号Ｘがそのまま出力信号Ｙとして得られる。すなわ
ち、３６と３５のデータは等価である。換言すると、３
６のデータをパルス密度変調したデータが３７である。
図４において、入力ディジタル信号３１に対して、内挿
フィルタ６１によりオーバサンプルクロックｆos周期に
データが挿入される３５を得る。図４では、例として零
挿入になっている。さらに、ディジタルフィルタ６２の
特性により出力３６を得る。２次ΔΣ変調器は（１）式
に示すように、高域に集中した量子化雑音を除けば、入
力信号Ｘがそのまま出力信号Ｙとして得られる。すなわ
ち、３６と３５のデータは等価である。換言すると、３
６のデータをパルス密度変調したデータが３７である。
【０００７】以上オーバサンプルＤＡ変換器の一例につ
いて説明したが、本方式によるＤＡ変換器の精度は、局
部ＤＡ変換器の精度に大きく依存するため、局部ＤＡ変
換器は全差動構成となっている。
いて説明したが、本方式によるＤＡ変換器の精度は、局
部ＤＡ変換器の精度に大きく依存するため、局部ＤＡ変
換器は全差動構成となっている。
【０００８】局部ＤＡ変換器の従来例を図５に示す。図
５においてその回路構成は、容量１３の第１の電極と基
準電圧源７とのあいだにスイッチＳ１を、基準電圧源８
との間にスイッチＳ２を、基準電圧源９との間にスイッ
チＳ４をそれぞれ配置し、容量１４の第１の電極と基準
電圧源８との間にスイッチＳ１を、基準電圧源７との間
にスイッチＳ２を、基準電圧源９との間にスイッチＳ４
をそれぞれ配置し、容量１３の第２の電極と基準電圧源
９との間にスイッチＳ３を、全差動型演算増幅器１７の
反転入力との間にスイッチＳ４をそれぞれ配置し、容量
１４の第２の電極と基準電圧源９との間にスイッチＳ３
を、全差動型演算増幅器１７の正転入力との間にＳ４を
それぞれ配置し、全差動型演算増幅器１７の反転入力と
正転出力とを容量１５を介して接続し、かつ反転入力と
正転出力との間にスイッチＳ３を配置し、全差動型演算
増幅器１７の正転入力と反転出力とを容量１６を介して
接続し、かつ正転入力と反転出力との間にスイッチＳ３
を配置し、全差動型演算増幅器１７の正転出力、反転出
力をそれぞれ全差動型ローパスフィルタの第１、第２の
入力とし、全差動型ローパスフィルタの第１の出力、第
２の出力をそれぞれアナログ信号出力端子１１、アナロ
グ信号出力端子１２とし、基準電圧源７にはＶｒ- が与
えられ、基準電圧源８にはＶｒ+ が与えられ、基準電圧
源９にはＶａｇが与えられ、入力端子１９、すなわちデ
コーダ１８の第１の入力にはΔΣ変調器７１の出力３７
が入力され、入力端子２０、すなわちデコーダ１８の第
２の入力にはオーバサンプルクロック信号３４が入力さ
れ、デコーダの出力φ1 はスイッチＳ１を制御し、出力
φ2 はスイッチＳ２を制御し、出力φ3 はスイッチＳ３
を制御し、出力Ｓ４はスイッチＳ４を制御する回路構成
となっていた。
５においてその回路構成は、容量１３の第１の電極と基
準電圧源７とのあいだにスイッチＳ１を、基準電圧源８
との間にスイッチＳ２を、基準電圧源９との間にスイッ
チＳ４をそれぞれ配置し、容量１４の第１の電極と基準
電圧源８との間にスイッチＳ１を、基準電圧源７との間
にスイッチＳ２を、基準電圧源９との間にスイッチＳ４
をそれぞれ配置し、容量１３の第２の電極と基準電圧源
９との間にスイッチＳ３を、全差動型演算増幅器１７の
反転入力との間にスイッチＳ４をそれぞれ配置し、容量
１４の第２の電極と基準電圧源９との間にスイッチＳ３
を、全差動型演算増幅器１７の正転入力との間にＳ４を
それぞれ配置し、全差動型演算増幅器１７の反転入力と
正転出力とを容量１５を介して接続し、かつ反転入力と
正転出力との間にスイッチＳ３を配置し、全差動型演算
増幅器１７の正転入力と反転出力とを容量１６を介して
接続し、かつ正転入力と反転出力との間にスイッチＳ３
を配置し、全差動型演算増幅器１７の正転出力、反転出
力をそれぞれ全差動型ローパスフィルタの第１、第２の
入力とし、全差動型ローパスフィルタの第１の出力、第
２の出力をそれぞれアナログ信号出力端子１１、アナロ
グ信号出力端子１２とし、基準電圧源７にはＶｒ- が与
えられ、基準電圧源８にはＶｒ+ が与えられ、基準電圧
源９にはＶａｇが与えられ、入力端子１９、すなわちデ
コーダ１８の第１の入力にはΔΣ変調器７１の出力３７
が入力され、入力端子２０、すなわちデコーダ１８の第
２の入力にはオーバサンプルクロック信号３４が入力さ
れ、デコーダの出力φ1 はスイッチＳ１を制御し、出力
φ2 はスイッチＳ２を制御し、出力φ3 はスイッチＳ３
を制御し、出力Ｓ４はスイッチＳ４を制御する回路構成
となっていた。
【０００９】図６は図５の各部の動作を示す図である。
パルス密度変調されたΔΣ変調器７１の出力３７がデコ
ーダ１８の入力１９に入力され、オーバサンプルクロッ
ク信号３４がデコーダ１８の入力２０に入力されると、
φ1 ，φ2 ，φ3 ，φ4 は、図６に示すそれぞれのタイ
ミングにデコードされＳ１，Ｓ２，Ｓ３，Ｓ４のスイッ
チをオン、オフ制御する。これにより全差動型演算増幅
器１７の正転出力１１１と反転出力１１２との間には１
１３で示す差電圧が発生する。仮に、１１３で示す（Ｖ
ｒ+ ）−（Ｖｒ- ）の差電圧をＶｐとし、（Ｖｒ- ）−
（Ｖｒ+ ）の差電圧をＶｍとすると、ディジタル信号で
あるΔΣ変調器７１の出力３７が「１」レベルのときＶ
ｐ、「０」レベルのときＶｍとなり、１・０のディジタ
ル信号をＶｐ・Ｖｍのアナログ信号に変換したことにな
る。この変換されたアナログ信号は、全差動型ローパス
フィルタ１０を通すことによって、より高精度な全差動
のアナログ信号としてアナログ信号出力端子１１，１２
より得られる。
パルス密度変調されたΔΣ変調器７１の出力３７がデコ
ーダ１８の入力１９に入力され、オーバサンプルクロッ
ク信号３４がデコーダ１８の入力２０に入力されると、
φ1 ，φ2 ，φ3 ，φ4 は、図６に示すそれぞれのタイ
ミングにデコードされＳ１，Ｓ２，Ｓ３，Ｓ４のスイッ
チをオン、オフ制御する。これにより全差動型演算増幅
器１７の正転出力１１１と反転出力１１２との間には１
１３で示す差電圧が発生する。仮に、１１３で示す（Ｖ
ｒ+ ）−（Ｖｒ- ）の差電圧をＶｐとし、（Ｖｒ- ）−
（Ｖｒ+ ）の差電圧をＶｍとすると、ディジタル信号で
あるΔΣ変調器７１の出力３７が「１」レベルのときＶ
ｐ、「０」レベルのときＶｍとなり、１・０のディジタ
ル信号をＶｐ・Ｖｍのアナログ信号に変換したことにな
る。この変換されたアナログ信号は、全差動型ローパス
フィルタ１０を通すことによって、より高精度な全差動
のアナログ信号としてアナログ信号出力端子１１，１２
より得られる。
【００１０】
【発明が解決しようとする課題】この従来の局部ＤＡ変
換器では、全差動型演算増幅器を使用してアナログ信号
に変換しているため、演算増幅器の有限ＧＢ積によって
局部ＤＡ変換の高速化に限界が生じるという問題点があ
った。すなわち、全差動型演算増幅器の有限ＧＢ積によ
るＤＡ変換の限界周波数の一般的な値は、数十MHz 程度
であり、また、ＤＡ変換速度を高速化するためには全差
動型演算増幅器のＧＢ積を大きくしなければならず、消
費電力と回路規模が大きくなるという問題点も同時に内
在していた。
換器では、全差動型演算増幅器を使用してアナログ信号
に変換しているため、演算増幅器の有限ＧＢ積によって
局部ＤＡ変換の高速化に限界が生じるという問題点があ
った。すなわち、全差動型演算増幅器の有限ＧＢ積によ
るＤＡ変換の限界周波数の一般的な値は、数十MHz 程度
であり、また、ＤＡ変換速度を高速化するためには全差
動型演算増幅器のＧＢ積を大きくしなければならず、消
費電力と回路規模が大きくなるという問題点も同時に内
在していた。
【００１１】そこで、本発明の技術的課題は、上記欠点
に鑑み低消費電力、小規模、かつ高速な局部ディジタル
・アナログ変換器を提供することである。
に鑑み低消費電力、小規模、かつ高速な局部ディジタル
・アナログ変換器を提供することである。
【００１２】
【課題を解決するための手段】本発明によれば、第１及
び第２の入力と、第１及び第２の出力とを備えたデコー
ダと、第１及び第２の入力と、第１及び第２の出力とを
備えた全差動型ローパスフィルタと、第１の端子を第１
の基準電圧源に接続し、第２の端子を前記全差動型ロー
パスフィルタの第１の入力に接続し、第３の端子を前記
デコーダの第１の出力に接続した第１のスイッチ手段
と、第１の端子を前記第１の基準電圧源に接続し、第２
の端子を前記全差動型ローパスフィルタの第２の入力に
接続し、第３の端子を前記デコーダの第２の出力に接続
した第２のスイッチ手段と、第１の端子を第２の基準電
圧源に接続し、第２の端子を前記全差動型ローパスフィ
ルタの第２の入力に接続し、第３の端子を前記デコーダ
の第１の出力に接続した第３のスイッチ手段と、第１の
端子を前記第２の基準電圧源に接続し、第２の端子を前
記全差動型ローパスフィルタの第１の入力に接続し、第
３の端子を前記デコーダの第２の出力に接続した第４の
スイッチ手段とを有することを特徴とするディジタル・
アナログ変換器が得られる。
び第２の入力と、第１及び第２の出力とを備えたデコー
ダと、第１及び第２の入力と、第１及び第２の出力とを
備えた全差動型ローパスフィルタと、第１の端子を第１
の基準電圧源に接続し、第２の端子を前記全差動型ロー
パスフィルタの第１の入力に接続し、第３の端子を前記
デコーダの第１の出力に接続した第１のスイッチ手段
と、第１の端子を前記第１の基準電圧源に接続し、第２
の端子を前記全差動型ローパスフィルタの第２の入力に
接続し、第３の端子を前記デコーダの第２の出力に接続
した第２のスイッチ手段と、第１の端子を第２の基準電
圧源に接続し、第２の端子を前記全差動型ローパスフィ
ルタの第２の入力に接続し、第３の端子を前記デコーダ
の第１の出力に接続した第３のスイッチ手段と、第１の
端子を前記第２の基準電圧源に接続し、第２の端子を前
記全差動型ローパスフィルタの第１の入力に接続し、第
３の端子を前記デコーダの第２の出力に接続した第４の
スイッチ手段とを有することを特徴とするディジタル・
アナログ変換器が得られる。
【００１３】また、本発明によれば、前記ディジタル・
アナログ変換器において、前記デコーダは、第３の出力
を有し、第１の端子を前記全差動型ローパスフィルタの
第１の入力に接続し、第２の端子を前記全差動型ローパ
スフィルタの第２の入力に接続し、第３の端子を前記デ
コーダの第３の出力に接続した第５のスイッチ手段と、
第１の端子を前記全差動型ローパスフィルタの第２の入
力に接続し、第２の端子を前記全差動型ローパスフィル
タの第１の入力に接続し、第３の端子を前記デコーダの
第３の出力に接続した第６のスイッチ手段とを設けたこ
とを特徴とするディジタル・アナログ変換器が得られ
る。
アナログ変換器において、前記デコーダは、第３の出力
を有し、第１の端子を前記全差動型ローパスフィルタの
第１の入力に接続し、第２の端子を前記全差動型ローパ
スフィルタの第２の入力に接続し、第３の端子を前記デ
コーダの第３の出力に接続した第５のスイッチ手段と、
第１の端子を前記全差動型ローパスフィルタの第２の入
力に接続し、第２の端子を前記全差動型ローパスフィル
タの第１の入力に接続し、第３の端子を前記デコーダの
第３の出力に接続した第６のスイッチ手段とを設けたこ
とを特徴とするディジタル・アナログ変換器が得られ
る。
【００１４】また、本発明によれば、前記ディジタル・
アナログ変換器において、前記第１、第２及び第３のス
イッチ手段は、Ｐチャネル型ＭＯＳトランジスタであ
り、前記第４、第５及び第６のスイッチ手段は、Ｎチャ
ネル型ＭＯＳトランジスタであることを特徴とするディ
ジタル・アナログ変換器が得られる。
アナログ変換器において、前記第１、第２及び第３のス
イッチ手段は、Ｐチャネル型ＭＯＳトランジスタであ
り、前記第４、第５及び第６のスイッチ手段は、Ｎチャ
ネル型ＭＯＳトランジスタであることを特徴とするディ
ジタル・アナログ変換器が得られる。
【００１５】また、本発明によれば、第１及び第２の入
力と、第１及び第２の出力とを備えたデコーダと、第１
及び第２の入力と、第１及び第２の出力とを備えた全差
動型ローパスフィルタと、前記デコーダの第１の出力を
入力とした第１のインバータ回路と、前記デコーダの第
２の出力を入力とした第２のインバータ回路と、ドレイ
ンを前記全差動型ローパスフィルタの第１の入力に接続
し、ソースを第１の基準電圧源に接続し、ゲートを前記
第１のインバータ回路の出力に接続した第１のＰチャネ
ル型ＭＯＳトランジスタと、ドレインを前記全差動型ロ
ーパスフィルタの第２の入力に接続し、ソースを前記第
１の基準電圧源に接続し、ゲートを前記第２のインバー
タ回路の出力に接続した第２のＰチャネル型ＭＯＳトラ
ンジスタと、ドレインを前記全差動型ローパスフィルタ
の第２の入力に接続し、ソースを第２の基準電圧源に接
続し、ゲートを前記デコーダの第１の出力に接続した第
１のＮチャネル型ＭＯＳトランジスタと、ドレインを前
記全差動型ローパスフィルタの第１の入力に接続し、ソ
ースを前記第２の基準電圧源に接続し、ゲートを前記デ
コーダの第２の出力に接続した第２のＮチャネル型ＭＯ
Ｓトランジスタとを有することを特徴とするディジタル
・アナログ変換器が得られる。
力と、第１及び第２の出力とを備えたデコーダと、第１
及び第２の入力と、第１及び第２の出力とを備えた全差
動型ローパスフィルタと、前記デコーダの第１の出力を
入力とした第１のインバータ回路と、前記デコーダの第
２の出力を入力とした第２のインバータ回路と、ドレイ
ンを前記全差動型ローパスフィルタの第１の入力に接続
し、ソースを第１の基準電圧源に接続し、ゲートを前記
第１のインバータ回路の出力に接続した第１のＰチャネ
ル型ＭＯＳトランジスタと、ドレインを前記全差動型ロ
ーパスフィルタの第２の入力に接続し、ソースを前記第
１の基準電圧源に接続し、ゲートを前記第２のインバー
タ回路の出力に接続した第２のＰチャネル型ＭＯＳトラ
ンジスタと、ドレインを前記全差動型ローパスフィルタ
の第２の入力に接続し、ソースを第２の基準電圧源に接
続し、ゲートを前記デコーダの第１の出力に接続した第
１のＮチャネル型ＭＯＳトランジスタと、ドレインを前
記全差動型ローパスフィルタの第１の入力に接続し、ソ
ースを前記第２の基準電圧源に接続し、ゲートを前記デ
コーダの第２の出力に接続した第２のＮチャネル型ＭＯ
Ｓトランジスタとを有することを特徴とするディジタル
・アナログ変換器が得られる。
【００１６】また、本発明によれば、前記ディジタル・
アナログ変換器において、前記デコーダは、第３の出力
を有し、前記デコーダの第３の出力を入力とした第３の
インバータ回路と、第１の端子を前記全差動型ローパス
フィルタの第１の入力に接続し、第２の端子を前記全差
動型ローパスフィルタの第２の入力に接続し、第３の端
子を前記第３のインバータ回路の出力に接続した第５の
スイッチ手段と、第１の端子を前記全差動型ローパスフ
ィルタの第２の入力に接続し、第２の端子を前記全差動
型ローパスフィルタの第１の入力に接続し、第３の端子
を前記デコーダの第３の出力に接続した第６のスイッチ
手段とを設けたことを特徴とするディジタル・アナログ
変換器が得られる。
アナログ変換器において、前記デコーダは、第３の出力
を有し、前記デコーダの第３の出力を入力とした第３の
インバータ回路と、第１の端子を前記全差動型ローパス
フィルタの第１の入力に接続し、第２の端子を前記全差
動型ローパスフィルタの第２の入力に接続し、第３の端
子を前記第３のインバータ回路の出力に接続した第５の
スイッチ手段と、第１の端子を前記全差動型ローパスフ
ィルタの第２の入力に接続し、第２の端子を前記全差動
型ローパスフィルタの第１の入力に接続し、第３の端子
を前記デコーダの第３の出力に接続した第６のスイッチ
手段とを設けたことを特徴とするディジタル・アナログ
変換器が得られる。
【００１７】即ち、本発明のＤＡ変換器は、第１及び第
２の入力と、第１及び第２の出力（φ1 ，φ2 ）を備え
たデコーダ（１８）と、第１及び第２の入力（１１１，
１１２）と、第１及び第２の出力とを備えた全差動型ロ
ーパスフィルタ（１０）と、第１の端子を第１の基準電
圧源（８）に接続し、第２の端子を前記全差動型ローパ
スフィルタ（１０）の第１の入力（１１１）に接続し、
第３の端子を前記デコーダ（１８）の第１の出力
（φ1 ）に接続したスイッチ手段（１）と、第１の端子
を前記第１の基準電圧源（８）に接続し、第２の端子を
前記全差動型ローパスフィルタ（１０）の第２の入力
（１１２）に接続し、第３の端子を前記デコーダ（１
８）の第２の出力（φ2 ）に接続したスイッチ手段
（２）と、第１の端子を第２の基準電圧源（７）に接続
し、第２の端子を前記全差動型ローパスフィルタ（１
０）の第２の入力（１１２）に接続し、第３の端子を前
記デコーダ（８）の第１の出力（φ1 ）に接続したスイ
ッチ手段（４）と、第１の端子を前記第２の基準電圧源
（７）に接続に接続し、第２の端子を前記全差動型ロー
パスフィルタ（１０）の第１の入力（１１１）に接続
し、第３の端子を前記デコーダ（１８）の第２の出力
（φ2 ）に接続したスイッチ手段（５）Ｓを備え、前記
デコーダ（１８）の第１の入力を第１の入力端子（１
９）に接続し、前記デコーダ（１８）の第２の入力を第
２の入力端子（２０）に接続し、前記全差動型ローパス
フィルタ（１８）の第１の出力を第１の出力端子（１
１）に接続し、前記全差動型ローパスフィルタ（１０）
の第２の出力を第２の出力端子（１２）に接続した回路
構成となっている。
２の入力と、第１及び第２の出力（φ1 ，φ2 ）を備え
たデコーダ（１８）と、第１及び第２の入力（１１１，
１１２）と、第１及び第２の出力とを備えた全差動型ロ
ーパスフィルタ（１０）と、第１の端子を第１の基準電
圧源（８）に接続し、第２の端子を前記全差動型ローパ
スフィルタ（１０）の第１の入力（１１１）に接続し、
第３の端子を前記デコーダ（１８）の第１の出力
（φ1 ）に接続したスイッチ手段（１）と、第１の端子
を前記第１の基準電圧源（８）に接続し、第２の端子を
前記全差動型ローパスフィルタ（１０）の第２の入力
（１１２）に接続し、第３の端子を前記デコーダ（１
８）の第２の出力（φ2 ）に接続したスイッチ手段
（２）と、第１の端子を第２の基準電圧源（７）に接続
し、第２の端子を前記全差動型ローパスフィルタ（１
０）の第２の入力（１１２）に接続し、第３の端子を前
記デコーダ（８）の第１の出力（φ1 ）に接続したスイ
ッチ手段（４）と、第１の端子を前記第２の基準電圧源
（７）に接続に接続し、第２の端子を前記全差動型ロー
パスフィルタ（１０）の第１の入力（１１１）に接続
し、第３の端子を前記デコーダ（１８）の第２の出力
（φ2 ）に接続したスイッチ手段（５）Ｓを備え、前記
デコーダ（１８）の第１の入力を第１の入力端子（１
９）に接続し、前記デコーダ（１８）の第２の入力を第
２の入力端子（２０）に接続し、前記全差動型ローパス
フィルタ（１８）の第１の出力を第１の出力端子（１
１）に接続し、前記全差動型ローパスフィルタ（１０）
の第２の出力を第２の出力端子（１２）に接続した回路
構成となっている。
【００１８】
【実施例】次に、本発明の実施例を図面を参照して説明
する。
する。
【００１９】図１は本発明の一実施例の局部ＤＡ変換器
である。図に示す回路構成において、デコーダ１８は、
第１の入力を入力端子１９に接続し、第２の入力を入力
端子２０に接続し、第１の出力φ1 をインバータ回路２
１の入力とＮチャネル型ＭＯＳトランジスタ（以下ＮＭ
ＯＳと記す。）４のゲートとに接続し、第２の出力φ2
をインバータ回路２２の入力とＮＭＯＳ５のゲートとに
接続し、第３の出力φ3 をインバータ回路２３の入力と
ＮＯＭＳ６のゲートとに接続している。
である。図に示す回路構成において、デコーダ１８は、
第１の入力を入力端子１９に接続し、第２の入力を入力
端子２０に接続し、第１の出力φ1 をインバータ回路２
１の入力とＮチャネル型ＭＯＳトランジスタ（以下ＮＭ
ＯＳと記す。）４のゲートとに接続し、第２の出力φ2
をインバータ回路２２の入力とＮＭＯＳ５のゲートとに
接続し、第３の出力φ3 をインバータ回路２３の入力と
ＮＯＭＳ６のゲートとに接続している。
【００２０】インバータ回路２１の出力は、Ｐチャネル
型ＭＯＳトランジスタ（以下ＰＭＯＳと記す。）１のゲ
ートに接続され、インバータ回路２２の出力は、ＰＭＯ
Ｓ２のゲートに接続され、インバータ回路２３の出力
は、ＰＭＯＳ３のゲートに接続されている。
型ＭＯＳトランジスタ（以下ＰＭＯＳと記す。）１のゲ
ートに接続され、インバータ回路２２の出力は、ＰＭＯ
Ｓ２のゲートに接続され、インバータ回路２３の出力
は、ＰＭＯＳ３のゲートに接続されている。
【００２１】全差動型ローパスフィルタ１０は、第１の
入力１１１をＰＭＯＳ１のドレインと、ＰＭＯＳ３のド
レインと、ＮＭＯＳ５のドレインと、ＮＭＯＳ６のドレ
インとにそれぞれ接続し、全差動型ローパスフィルタ１
０の第２の入力１１２をＰＭＯＳ２のドレインと、ＰＭ
ＯＳ３のソースと、ＮＭＯＳ４のドレインと、ＮＭＯＳ
６のソースとにそれぞれ接続されている。
入力１１１をＰＭＯＳ１のドレインと、ＰＭＯＳ３のド
レインと、ＮＭＯＳ５のドレインと、ＮＭＯＳ６のドレ
インとにそれぞれ接続し、全差動型ローパスフィルタ１
０の第２の入力１１２をＰＭＯＳ２のドレインと、ＰＭ
ＯＳ３のソースと、ＮＭＯＳ４のドレインと、ＮＭＯＳ
６のソースとにそれぞれ接続されている。
【００２２】ＰＭＯＳ１のソースとＰＭＯＳ２のソース
とは、Ｖｒ+ が与えられた基準電圧源８に接続され、Ｎ
ＭＯＳ４のソースとＮＭＯＳ５のソースとは、Ｖｒ- が
与えられた基準電圧源７に接続されている。
とは、Ｖｒ+ が与えられた基準電圧源８に接続され、Ｎ
ＭＯＳ４のソースとＮＭＯＳ５のソースとは、Ｖｒ- が
与えられた基準電圧源７に接続されている。
【００２３】全差動型ローパスフィルタ１０の第１の出
力は、アナログ信号出力端子１１に接続され、第２の出
力は、アナログ信号出力端子１２に接続されている。
力は、アナログ信号出力端子１１に接続され、第２の出
力は、アナログ信号出力端子１２に接続されている。
【００２４】図２は図１の各部の動作を示す図である。
パルス密度変調されたΔΣ変調器７１の出力３７がデコ
ーダ１８の入力１９に入力され、オーバサンプルクロッ
ク信号３４がデコーダ１８の入力２０に入力されると、
φ1 ，φ2 ，φ3 は図２に示すそれぞれのタイミングに
デコードされＰＭＯＳ１，２，３及びＮＭＯＳ４，５，
６をオン、オフ制御する。φ1 によりＰＭＯＳ１とＮＭ
ＯＳ４がオンすると全差動型ローパスフィルタ１０の第
１の入力は基準電圧源８のＶｒ+ に接続され、全差動型
ローパスフィルタ１０の第２の入力は基準電圧源７のＶ
ｒ- に接続される。また、φ2 によりＰＭＯＳ２とＮＭ
ＯＳ５がオンすると全差動型ローパスフィルタ１０の第
１の入力は基準電圧源７のＶｒ- に接続され、全差動型
ローパスフィルタ１０の第２の入力は基準電圧源８のＶ
ｒ+ に接続される。また、φ3 によりＰＭＯＳ３とＮＭ
ＯＳ６がオンすると全差動型ローパスフィルタ１０の第
１の入力と、第２の入力は接続され、Ｖｒ+ とＶｒ- の
中間電圧であるＶａｇとなる。これにより全差動型ロー
パスフィルタ１０の第１の入力１１１と、全差動型ロー
パスフィルタ１０の第２の入力１１２間では１１３に示
す差電圧が発生する。仮に、１１３で示す（Ｖｒ+ ）−
（Ｖｒ- ）の差電圧をＶｐとし、（Ｖｒ- ）−（Ｖ
ｒ+ ）の差電圧をＶｍとすると、ディジタル信号である
ΔΣ変調器７１の出力３７が「１」レベルのときＶｐ、
「０」レベルのときＶｍとなり、１・０のディジタル信
号をＶｐ・Ｖｍのアナログ信号に変換したことになる。
この変換されたアナログ信号は、全差動型ローパスフィ
ルタ１０を通すことによって従来例と変わらず、より高
精度な全差動のアナログ信号としてアナログ信号出力端
子１１，１２より得られる。
パルス密度変調されたΔΣ変調器７１の出力３７がデコ
ーダ１８の入力１９に入力され、オーバサンプルクロッ
ク信号３４がデコーダ１８の入力２０に入力されると、
φ1 ，φ2 ，φ3 は図２に示すそれぞれのタイミングに
デコードされＰＭＯＳ１，２，３及びＮＭＯＳ４，５，
６をオン、オフ制御する。φ1 によりＰＭＯＳ１とＮＭ
ＯＳ４がオンすると全差動型ローパスフィルタ１０の第
１の入力は基準電圧源８のＶｒ+ に接続され、全差動型
ローパスフィルタ１０の第２の入力は基準電圧源７のＶ
ｒ- に接続される。また、φ2 によりＰＭＯＳ２とＮＭ
ＯＳ５がオンすると全差動型ローパスフィルタ１０の第
１の入力は基準電圧源７のＶｒ- に接続され、全差動型
ローパスフィルタ１０の第２の入力は基準電圧源８のＶ
ｒ+ に接続される。また、φ3 によりＰＭＯＳ３とＮＭ
ＯＳ６がオンすると全差動型ローパスフィルタ１０の第
１の入力と、第２の入力は接続され、Ｖｒ+ とＶｒ- の
中間電圧であるＶａｇとなる。これにより全差動型ロー
パスフィルタ１０の第１の入力１１１と、全差動型ロー
パスフィルタ１０の第２の入力１１２間では１１３に示
す差電圧が発生する。仮に、１１３で示す（Ｖｒ+ ）−
（Ｖｒ- ）の差電圧をＶｐとし、（Ｖｒ- ）−（Ｖ
ｒ+ ）の差電圧をＶｍとすると、ディジタル信号である
ΔΣ変調器７１の出力３７が「１」レベルのときＶｐ、
「０」レベルのときＶｍとなり、１・０のディジタル信
号をＶｐ・Ｖｍのアナログ信号に変換したことになる。
この変換されたアナログ信号は、全差動型ローパスフィ
ルタ１０を通すことによって従来例と変わらず、より高
精度な全差動のアナログ信号としてアナログ信号出力端
子１１，１２より得られる。
【００２５】即ち、本実施例の局部ＤＡ変換器は、従来
の局部ＤＡ変換器のように全差動型演算増幅器を使用し
てアナログ信号に変換するのではなく、ＭＯＳトランジ
スタのオン、オフのみによって基準電圧源のいずれかが
あるいは、全差動型ローパスフィルタの入力同士が接続
されアナログ信号に変換されるので、ＤＡ変換速度に限
界を与えるのはＭＯＳトランジスタのオン抵抗と、全差
動型ローパスフィルタの入力につく寄生容量による時定
数のみである。ＭＯＳトランジスタのオン抵抗をＲon、
全差動型ローパスフィルタの入力つく寄生容量をＣs 、
セトリング誤差を１％以下とすると、ＤＡ変換器の動作
周波数ｆmax は（２）式で与えられる。
の局部ＤＡ変換器のように全差動型演算増幅器を使用し
てアナログ信号に変換するのではなく、ＭＯＳトランジ
スタのオン、オフのみによって基準電圧源のいずれかが
あるいは、全差動型ローパスフィルタの入力同士が接続
されアナログ信号に変換されるので、ＤＡ変換速度に限
界を与えるのはＭＯＳトランジスタのオン抵抗と、全差
動型ローパスフィルタの入力につく寄生容量による時定
数のみである。ＭＯＳトランジスタのオン抵抗をＲon、
全差動型ローパスフィルタの入力つく寄生容量をＣs 、
セトリング誤差を１％以下とすると、ＤＡ変換器の動作
周波数ｆmax は（２）式で与えられる。
【００２６】 ｆmax ＝１／（５・Ｒon・Ｃs ） …（２） （２）式からわかるように、仮に、Ｃs ＝１PFであると
すれば、Ｒonを２ｋΩ以下にすることによって１００MH
z 以上の動作も可能となる。ＲonはＭＯＳトランジスタ
のトランジスタサイズを適切に決定することによって容
易に２ｋΩ以下のオン抵抗を実現できる。
すれば、Ｒonを２ｋΩ以下にすることによって１００MH
z 以上の動作も可能となる。ＲonはＭＯＳトランジスタ
のトランジスタサイズを適切に決定することによって容
易に２ｋΩ以下のオン抵抗を実現できる。
【００２７】
【発明の効果】以上の説明のとおり、本発明は、全差動
型演算増幅器を用いずに、局部ＤＡ変換器を実現するた
め、全差動演算増幅器の有限ＧＢ積による高速化の制限
を受けず、容易に高速化が可能であり、かつ消費電力と
回路規模が小さくなる効果がある。
型演算増幅器を用いずに、局部ＤＡ変換器を実現するた
め、全差動演算増幅器の有限ＧＢ積による高速化の制限
を受けず、容易に高速化が可能であり、かつ消費電力と
回路規模が小さくなる効果がある。
【図１】本発明の局部ＤＡ変換器の一実施例を示す回路
図である。
図である。
【図２】図１の回路の各部波形図である。
【図３】オーバサンプルＤＡ変換器の一例を示すブロッ
ク図である。
ク図である。
【図４】図３の回路の各部波形図である。
【図５】従来の局部ＤＡ変換器を示す回路図である。
【図６】図５の回路の各部波形図である。
１，２，３ Ｐチャネル型ＭＯＳトランジスタ ４，５，６ Ｎチャネル型ＭＯＳトランジスタ ７ 基準電圧源（Ｖｒ- ） ８ 基準電圧源（Ｖｒ+ ） ９ 基準電圧源（Ｖａｇ） １０ 全差動型ローパスフィルタ １１，１２ アナログ信号出力端子（負） １３，１４，１５，１６ 容量 １７ 全差動型演算増幅器 １８ デコーダ １９，２０ 入力端子 ２１，２２，２３ インバータ回路 ６１ 内挿フィルタ ６２ ディジタルローパスフィルタ ６３ ディジタル減算器 ６４，６６ ディジタル積分器 ６５ ディジタル減算器 ６７ 量子化器 ６８ １ビットＤＡ変換器 ６９ ローパスフィルタ ７０ １ビット遅延回路 ７１ ΔΣ変調器 ７２ 局部ＤＡ変換器 Ｓ１，Ｓ２，Ｓ３，Ｓ４ スイッチ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−105727（ＪＰ，Ａ) 特開 平５−175803（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 3/00 H03M 1/00
Claims (5)
- 【請求項１】 第１及び第２の入力と、第１及び第２の
出力とを備えたデコーダと、 第１及び第２の入力と、第１及び第２の出力とを備えた
全差動型ローパスフィルタと、 第１の端子を第１の基準電圧源に接続し、第２の端子を
前記全差動型ローパスフィルタの第１の入力に接続し、
第３の端子を前記デコーダの第１の出力に接続した第１
のスイッチ手段と、 第１の端子を前記第１の基準電圧源に接続し、第２の端
子を前記全差動型ローパスフィルタの第２の入力に接続
し、第３の端子を前記デコーダの第２の出力に接続した
第２のスイッチ手段と、 第１の端子を第２の基準電圧源に接続し、第２の端子を
前記全差動型ローパスフィルタの第２の入力に接続し、
第３の端子を前記デコーダの第１の出力に接続した第３
のスイッチ手段と、 第１の端子を前記第２の基準電圧源に接続し、第２の端
子を前記全差動型ローパスフィルタの第１の入力に接続
し、第３の端子を前記デコーダの第２の出力に接続した
第４のスイッチ手段とを有することを特徴とするディジ
タル・アナログ変換器。 - 【請求項２】 請求項１記載のディジタル・アナログ変
換器において、 前記デコーダは、第３の出力を有し、 第１の端子を前記全差動型ローパスフィルタの第１の入
力に接続し、第２の端子を前記全差動型ローパスフィル
タの第２の入力に接続し、第３の端子を前記デコーダの
第３の出力に接続した第５のスイッチ手段と、 第１の端子を前記全差動型ローパスフィルタの第２の入
力に接続し、第２の端子を前記全差動型ローパスフィル
タの第１の入力に接続し、第３の端子を前記デコーダの
第３の出力に接続した第６のスイッチ手段とを設けたこ
とを特徴とするディジタル・アナログ変換器。 - 【請求項３】 請求項２記載のディジタル・アナログ変
換器において、 前記第１、第２及び第３のスイッチ手段は、Ｐチャネル
型ＭＯＳトランジスタであり、 前記第４、第５及び第６のスイッチ手段は、Ｎチャネル
型ＭＯＳトランジスタであることを特徴とするディジタ
ル・アナログ変換器。 - 【請求項４】 第１及び第２の入力と、第１及び第２の
出力とを備えたデコーダと、 第１及び第２の入力と、第１及び第２の出力とを備えた
全差動型ローパスフィルタと、 前記デコーダの第１の出力を入力とした第１のインバー
タ回路と、 前記デコーダの第２の出力を入力とした第２のインバー
タ回路と、 ドレインを前記全差動型ローパスフィルタの第１の入力
に接続し、ソースを第１の基準電圧源に接続し、ゲート
を前記第１のインバータ回路の出力に接続した第１のＰ
チャネル型ＭＯＳトランジスタと、 ドレインを前記全差動型ローパスフィルタの第２の入力
に接続し、ソースを前記第１の基準電圧源に接続し、ゲ
ートを前記第２のインバータ回路の出力に接続した第２
のＰチャネル型ＭＯＳトランジスタと、 ドレインを前記全差動型ローパスフィルタの第２の入力
に接続し、ソースを第２の基準電圧源に接続し、ゲート
を前記デコーダの第１の出力に接続した第１のＮチャネ
ル型ＭＯＳトランジスタと、 ドレインを前記全差動型ローパスフィルタの第１の入力
に接続し、ソースを前記第２の基準電圧源に接続し、ゲ
ートを前記デコーダの第２の出力に接続した第２のＮチ
ャネル型ＭＯＳトランジスタとを有することを特徴とす
るディジタル・アナログ変換器。 - 【請求項５】 請求項４記載のディジタル・アナログ変
換器において、 前記デコーダは、第３の出力を有し、 前記デコーダの第３の出力を入力とした第３のインバー
タ回路と、 第１の端子を前記全差動型ローパスフィルタの第１の入
力に接続し、第２の端子を前記全差動型ローパスフィル
タの第２の入力に接続し、第３の端子を前記第３のイン
バータ回路の出力に接続した第５のスイッチ手段と、 第１の端子を前記全差動型ローパスフィルタの第２の入
力に接続し、第２の端子を前記全差動型ローパスフィル
タの第１の入力に接続し、第３の端子を前記デコーダの
第３の出力に接続した第６のスイッチ手段とを設けたこ
とを特徴とするディジタル・アナログ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029541A JP2842725B2 (ja) | 1992-02-17 | 1992-02-17 | ディジタル・アナログ変換器 |
| US08/018,756 US5379040A (en) | 1992-02-17 | 1993-02-17 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029541A JP2842725B2 (ja) | 1992-02-17 | 1992-02-17 | ディジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05227034A JPH05227034A (ja) | 1993-09-03 |
| JP2842725B2 true JP2842725B2 (ja) | 1999-01-06 |
Family
ID=12278978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4029541A Expired - Lifetime JP2842725B2 (ja) | 1992-02-17 | 1992-02-17 | ディジタル・アナログ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5379040A (ja) |
| JP (1) | JP2842725B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5739780A (en) * | 1996-02-12 | 1998-04-14 | Advanced Micro Devices, Inc. | Digital to analog converter and dynamic current mirror structure to simplify on-chip wave shaping |
| US6091940A (en) | 1998-10-21 | 2000-07-18 | Parkervision, Inc. | Method and system for frequency up-conversion |
| US7515896B1 (en) | 1998-10-21 | 2009-04-07 | Parkervision, Inc. | Method and system for down-converting an electromagnetic signal, and transforms for same, and aperture relationships |
| US6694128B1 (en) | 1998-08-18 | 2004-02-17 | Parkervision, Inc. | Frequency synthesizer using universal frequency translation technology |
| US6061551A (en) | 1998-10-21 | 2000-05-09 | Parkervision, Inc. | Method and system for down-converting electromagnetic signals |
| US6813485B2 (en) | 1998-10-21 | 2004-11-02 | Parkervision, Inc. | Method and system for down-converting and up-converting an electromagnetic signal, and transforms for same |
| US6061555A (en) | 1998-10-21 | 2000-05-09 | Parkervision, Inc. | Method and system for ensuring reception of a communications signal |
| US6542722B1 (en) | 1998-10-21 | 2003-04-01 | Parkervision, Inc. | Method and system for frequency up-conversion with variety of transmitter configurations |
| US6370371B1 (en) | 1998-10-21 | 2002-04-09 | Parkervision, Inc. | Applications of universal frequency translation |
| US7039372B1 (en) * | 1998-10-21 | 2006-05-02 | Parkervision, Inc. | Method and system for frequency up-conversion with modulation embodiments |
| US6560301B1 (en) | 1998-10-21 | 2003-05-06 | Parkervision, Inc. | Integrated frequency translation and selectivity with a variety of filter embodiments |
| US6049706A (en) | 1998-10-21 | 2000-04-11 | Parkervision, Inc. | Integrated frequency translation and selectivity |
| US7236754B2 (en) | 1999-08-23 | 2007-06-26 | Parkervision, Inc. | Method and system for frequency up-conversion |
| US6704549B1 (en) | 1999-03-03 | 2004-03-09 | Parkvision, Inc. | Multi-mode, multi-band communication system |
| US6704558B1 (en) | 1999-01-22 | 2004-03-09 | Parkervision, Inc. | Image-reject down-converter and embodiments thereof, such as the family radio service |
| US6879817B1 (en) * | 1999-04-16 | 2005-04-12 | Parkervision, Inc. | DC offset, re-radiation, and I/Q solutions using universal frequency translation technology |
| US6873836B1 (en) * | 1999-03-03 | 2005-03-29 | Parkervision, Inc. | Universal platform module and methods and apparatuses relating thereto enabled by universal frequency translation technology |
| US6853690B1 (en) * | 1999-04-16 | 2005-02-08 | Parkervision, Inc. | Method, system and apparatus for balanced frequency up-conversion of a baseband signal and 4-phase receiver and transceiver embodiments |
| US7693230B2 (en) | 1999-04-16 | 2010-04-06 | Parkervision, Inc. | Apparatus and method of differential IQ frequency up-conversion |
| US7065162B1 (en) | 1999-04-16 | 2006-06-20 | Parkervision, Inc. | Method and system for down-converting an electromagnetic signal, and transforms for same |
| US7110444B1 (en) * | 1999-08-04 | 2006-09-19 | Parkervision, Inc. | Wireless local area network (WLAN) using universal frequency translation technology including multi-phase embodiments and circuit implementations |
| US8295406B1 (en) | 1999-08-04 | 2012-10-23 | Parkervision, Inc. | Universal platform module for a plurality of communication protocols |
| US7082171B1 (en) * | 1999-11-24 | 2006-07-25 | Parkervision, Inc. | Phase shifting applications of universal frequency translation |
| US7292835B2 (en) * | 2000-01-28 | 2007-11-06 | Parkervision, Inc. | Wireless and wired cable modem applications of universal frequency translation technology |
| US7010286B2 (en) * | 2000-04-14 | 2006-03-07 | Parkervision, Inc. | Apparatus, system, and method for down-converting and up-converting electromagnetic signals |
| US7454453B2 (en) * | 2000-11-14 | 2008-11-18 | Parkervision, Inc. | Methods, systems, and computer program products for parallel correlation and applications thereof |
| US7010559B2 (en) * | 2000-11-14 | 2006-03-07 | Parkervision, Inc. | Method and apparatus for a parallel correlator and applications thereof |
| US7072427B2 (en) * | 2001-11-09 | 2006-07-04 | Parkervision, Inc. | Method and apparatus for reducing DC offsets in a communication system |
| US7379883B2 (en) * | 2002-07-18 | 2008-05-27 | Parkervision, Inc. | Networking methods and systems |
| US7460584B2 (en) | 2002-07-18 | 2008-12-02 | Parkervision, Inc. | Networking methods and systems |
| TWI280690B (en) * | 2003-03-18 | 2007-05-01 | Tdk Corp | Electronic device for wireless communications and reflector device for wireless communication cards |
| CN100375392C (zh) * | 2003-06-03 | 2008-03-12 | 凌阳科技股份有限公司 | Δ－∑调变装置 |
| US8849882B2 (en) * | 2007-10-19 | 2014-09-30 | The Royal Institution for the Association of Learning | Generation of an analog Gaussian noise signal having predetermined characteristics |
| US10666735B2 (en) | 2014-05-19 | 2020-05-26 | Auerbach Michael Harrison Tretter | Dynamic computer systems and uses thereof |
| CN107615379B (zh) * | 2015-06-10 | 2021-12-24 | 索尼公司 | 信号处理装置、信号处理方法和程序 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4633425A (en) * | 1981-10-13 | 1986-12-30 | Intel Corporation | Switched capacitor filter utilizing a differential input and output circuit |
| US4622536A (en) * | 1984-09-28 | 1986-11-11 | Regents Of The University Of California | Ratio independent cyclic A/D and D/A conversion using a reciprocating reference approach |
| US4896156A (en) * | 1988-10-03 | 1990-01-23 | General Electric Company | Switched-capacitance coupling networks for differential-input amplifiers, not requiring balanced input signals |
| FR2642921B1 (fr) * | 1989-02-07 | 1991-05-17 | Texas Instruments France | Chaine de conversion numerique-analogique incluant un modulateur numerique a plusieurs niveaux de quantification, associe a un convertisseur numerique-analogique |
| US5287107A (en) * | 1992-06-05 | 1994-02-15 | Hewlett-Packard Company | Optical isolation amplifier with sigma-delta modulation |
-
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| Publication number | Publication date |
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