JP2721905B2 - 信号積分器 - Google Patents

信号積分器

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Description

【発明の詳細な説明】 ［発明の分野］ この発明は、例えばシグマ−デルタ（ΣΔ）変調器の
信号積分器などに使用されるスイッチドキャパシタ構成
に関するものである。
［発明の背景］ 例えば、デジタル技術を用いたステレオデコーダで
は、アナログベースバンドステレオ信号をデジタル出力
信号に変換するためにアナログ・デジタル（A/D）変換
器が用いられる。デジタル出力信号はステレオデコーダ
で処理されて、一般に、左チャンネルオーディオ信号及
び右チャンネルオーディオ信号と呼ばれる一対の復号さ
れたオーディオ信号が形成される。
例えば、BTSC規格に従うベースバンドステレオ信号は
75KHzの帯域幅を持っている。従って、必要とされるA/D
変換速度は、ナイキストサンプリング基準によって要求
される最小値、例えば、200KHzよりも高くなければなら
ない。最小の所定S/N比を得るためには、A/D変換器の出
力ワードにおける量子化分解能は、例えば、20ビットで
なければならない。
この発明を実施した構成においては、A/D変換器は、
金属酸化物半導体（MOS）技術、例えば、CMOS技術をう
まく利用したΣΔA/D変換器として動作する。CMOS技術
を用いると、低電力消費で比較的高速の動作が達成でき
る。
代表的なΣΔA/D変換器は和信号に応答する信号積分
器段を含んでいる。和信号はアナログ入力信号と内部で
発生されたバイレベル（２レベル）のアナログ信号とを
加算して形成される。信号積分器の出力信号は閾値検出
器の入力端子に結合され、閾値検出器は、信号積分器の
出力信号が第１の所定レベルより小さい時には第１の状
態を、さもなければ第２の状態をとるバイレベルデジタ
ル信号を発生する。閾値検出器によって生成された信号
は所定の速度でフリップフロップに記憶される。このフ
リップフロップからの出力信号は、上記和信号のバイレ
ベルアナログ信号部分を生成するために用いられる。
この発明の一態様を実施した信号積分器は、CMOS技術
を用いる場合に有利なスイッチドキャパシタ技法を用い
て作られる。この積分器は増幅器と、この増幅器の反転
入力端子と出力端子との間に結合された信号積分キャパ
シタを含んでいる。
スイッチドキャパシタ構成は、第１の伝送ゲートと、
第２のキャパシタと、第２の伝送ゲートとを含み、これ
らによって、増幅器の反転入力端子に対する入力信号の
結合と切離しを交互に行う直列構成が形成される。第１
と第２の制御信号がそれぞれ第１と第２の伝送ゲートに
結合され、例えば、第１制御信号の周期の第１の部分
中、両方の伝送ゲートが導通状態となり、第２の部分で
は両方が非導通となるように、第１及び第２の制御信号
が対応する伝送ゲートのスイッチング時間を制御する。
このような伝送ゲートのターンオフへの遷移期間中
に、伝送ゲートのトランジスタからその伝送ゲートの出
力端子へ電荷が結合される。このような電荷は、後述す
るように、入力端子の電圧に非直線的な関係で依存す
る。このような伝送ゲートを用いて入力信号を積分キャ
パシタンスに供給すると、上記のような電荷は入力信号
のレベルに非直線的に依存することになる。このような
電荷がそのまゝ積分キャパシタンスに結合されると、信
号積分器の直線性が低下してしまうことになる。
［発明の概要］ この発明によれば、信号積分器は入力信号源と、第１
のキャパシタンスと、バイレベルの第１制御信号に応答
する制御端子を有する第１の伝送ゲートとを含む。ま
た、その第１の伝送ゲートは第１のキャパシタンスの第
１端子に結合された第１の信号端子と入力信号源に結合
された第２の信号端子とを有する。更に、上記信号積分
器は入力端子と出力端子とを有する増幅器を含む。第２
の伝送ゲートはバイレベルの第２制御信号に応答する制
御端子を有し、また、上記増幅器の第１の入力端子に結
合された第１の信号端子と第１のキャパシタンスの第２
端子に結合された第２の信号端子とを有する。入力信号
は直列構成された第１の伝送ゲート、第１のキャパシタ
ンス、第２の伝送ゲートを経て上記増幅器の第１の入力
端子に結合される。第１及び第２の伝送ゲートは第１及
び第２の制御信号に従って動作するようにタイミングが
とられる。積分を行う第２のキャパシタンスが増幅器の
入出力端子間に結合されていて、その出力端子に入力信
号の時間積分を表わす出力信号が生成される。第１制御
信号が第２制御信号に対して遅延されていて、第２制御
信号の所定期間中に、第２の伝送ゲートは第１伝送ゲー
トが非導通になる前に非導通にされ、それによって第１
の伝送ゲートをターンオフにする第１制御信号の遷移に
関連する信号が増幅器の入力端子へ結合されることが阻
止される。
［実施例の説明］ 第1A図はこの発明の１実施例であるΣΔA/D変換器100
を示す。このA/D変換器100はスイッチドキャパシタ回路
技術を利用した信号積分器110を含む。信号積分器110
は、対応するデジタル信号に変換されるアナログ入力信
号160を入力端子110aで受信し、また、内部で生成され
たバイレベル信号DIGを端子110bで受信する。積分器110
は増幅器200の出力端子200cにて信号OUTを生成する。入
力信号は160は、例えば、BTSCに規格によるテレビジョ
ン受像機のFMデコーダ（図示せず）によって生成される
ベースバンドステレオ信号であってもよい。増幅器200
は反転入力端子200aを有し、積分キャパシタC3が端子20
0cと200aとの間に結合されている。非反転入力端子200b
がDC電圧VREFに結合されている。増幅器と帰還キャパシ
タの閉ループ応答によって増幅器200の反転入力200aに
電位VREFのレベルの電位が設定される。
端子110aの入力信号160は、例えば通常の相補型トラ
ンジスタ伝送ゲートT1を経てキャパシタC1の一方の端子
C1aに結合される。CMOS技術を利用した伝送ゲートT1は
相補型クロック信号P2DとP2DNとによって制御され、信
号P2Dが真（TRUE）あるいは高（high）の時に伝送ゲー
トT1の対応する対のトランジスタが導通になる。キャパ
シタC1の他方の端子は伝送ゲートT6を経て増幅器200の
反転入力端子200aに結合されている。伝送ゲートT6は相
補型クロック信号P2とP2Nとによって制御され、信号P2
が真あるいは高の時に導通する。伝送ゲートT1とT6は例
えば信号P2Dの各周期の第１の部分で同時に導通し、そ
の第２の部分で共に非導通になる。従って、伝送ゲート
T1とT6は例えば11MHzの信号P2Dの周波数で動作する。
キャパシタC1の端子C1aはまた、伝送ゲートT2の導通
時に伝送ゲートT2を経て電圧VREFに結合される。キャパ
シタC1の他方の端子は伝送ゲートT3の導通時に伝送ゲー
トT3を経て電圧VREFに結合される。伝送ゲートT2とT3は
クロック信号P1とP1Nとで制御されて信号P2Dと同じ周波
数で動作する。伝送ゲートT2とT3とが導通したとき、伝
送ゲートT1とT6は非導通になり、また伝送ゲートT1とT6
が導通したとき伝送ゲートT2とT3は非導通になる。
第1B図のタイミング発生器180は１対のタイミング信
号を発生し、それを反転器U20〜U23、遅延装置U24、反
転器U25、U26から成る回路の各分路へ供給して、最終的
にタイミング信号P1、P1N、P2、P2N、P2D、P2DNを生成
する。
後述のようにして生成されるバイレベル信号DIGは積
分器110の端子110bに結合され、またその端子110bは伝
送ゲートT5を介してキャパシタC2の端子C2aに結合され
ている。伝送ゲートT5は相補型クロック信号P2DとP2DN
とによって制御され、クロック信号P2Dが高の時に導通
する。キャパシタC2の他方の端子は伝送ゲートT6とT3と
の接続端子に結合されている。端子C2aは伝送ゲートT4
の導通時にそのゲートを経て電圧VREFに結合される。伝
送ゲートT4はクロック信号P1とP1Nとによって制御され
る。伝送ゲートT4、T5は伝送ゲートT2、T1と同様にして
それらのゲートと同時に動作する。
この発明によれば、伝送ゲートT1、T5を制御するクロ
ック信号P2D、P2DNはクロック信号P2、P2Nと同様である
が、それらの信号に対して約5nsだけ遅延してある。各
信号P1、P2、P2Dは例えば40％のデューテイサイクルの
波形と例えば約90nsの周期とを有するバイレベル信号で
ある。信号P1が真あるいは高状態の時、信号P2は常に偽
（FALSE）あるいは低（low）状態となり、信号P1とP2は
互いに重複しない。その結果、伝送ゲートT1、T5、T6が
導通の時、伝送ゲートT2、T3、T4は非導通となり、ま
た、伝送ゲートT1、T5、T6が非導通の時、伝送ゲートT
2、T3、T4は導通する。
動作時には、伝送ゲートT2、T3、T4は例えばクロック
信号P1の各周期の第１部分の期間に同時に導通して、キ
ャパシタC1とC2を放電させる。キャパシタC1とC2の各電
極の電位は、増幅器200の反転入力端子200aの電位（±
増幅器入力オフセット電位）に実質的に等しい電圧VREF
の電位に設定される。その後、伝送ゲート、T2、T3、T4
は非導通になり、伝送ゲートT1、T5,T6が導通する。入
力端子200aは増幅器帰還接続のために事実上交流接地に
維持される。従って、キャパシタC1とC2は端子110aと11
0bの各電圧に充電される。その充電電流はキャパシタC3
に積分され、端子110a、110bの２入力信号の和の時間積
分に比例した出力信号OUTが生成される。
第1A図に示すような、これら伝送ゲートのＮチャンネ
ル及びＰチャンネルのMOSトランジスタは並列に結合さ
れていて、互に逆のクロック信号を必要とする。その両
クロックによる上記伝送ゲートの出力端子OUTPUTへの信
号フィードスルーは、両トランジスタで互いに相殺され
るために減少するが、相殺作用は完全なものではない。
更に、不都合なことには、相殺されなかったフィード
スルー信号のレベルは伝送ゲートの信号端子INPUT、OUT
PUTの電圧に非直線的に依存する。その電圧依存性は、
例えば伝送ゲートのMOSトランジスタの各々の反転層に
蓄積された電荷がその伝送ゲート導通時に端子INPUT、O
UTPUTの電圧に非直線的に依存するために生ずる。例え
ば入力端子INPUTの所定方向の電圧変化は相補型トラン
ジスタの一方のものの反転層の電荷を対応する量だけ増
加させ、また、他方のトランジスタの反転層の電荷を電
荷の増加と減少との間の差が端子INPUTの電圧に非直線
的に依存するような量だけ減少させる。
相補型トランジスタの各々の反転層に蓄積された電荷
の対応する部分が伝送ゲートのターンオフ遷移期間に端
子OUTPUTに結合される。従って、正味電荷、すなわち例
えば伝送ゲートT1の相補型トランジスタの各々の電荷の
対応する部分間の差に等しい電荷が対応する端子OUTPUT
に結合される。伝送ゲートT1の動作時に、この正味電荷
は、伝送ゲートT1をターンオフさせるクロック信号P2
D、P2DNの遷移端期間にキャパシタC1へ伝送される。そ
の正味電荷は入力信号160に等しい入力端子INPUTの電圧
に非直線的に依存する。その正味電荷が積分キャパシタ
C3に結合されるようにしておくと、例えば信号積分器11
0の動作の直線性が低下するという不都合を生じる。
この発明では、上述のような直線性の低下を阻止する
ために、クロック信号P2、P2Nで制御される伝送ゲートT
6は伝送ゲートT1、T5がターンオフされる時点よりも約5
nsだけ前にターンオフされる。従って、例えば伝送ゲー
トT1における正味電荷の伝送は、その時既に非導通にな
っている伝送ゲートT6の働きによって信号OUTに影響を
与えることはない。
増幅器200の安定状態利得が高であって、積分器110が
伝送ゲートT6のターンオフ遷移よりも前に安定状態動作
に達するならば、そのターンオフ遷移期間に伝送ゲート
T6によって結合される正味電荷は積分器110の直線性を
低下させない。これは、伝送ゲートT6の信号端子の各々
の対応する電圧が電圧VREFにほぼ等しい同じ一定のレベ
ルにあるので、正味電荷が信号160のレベルに依存しな
いためである。
一方、例えば入力信号160の変化は比較的高速度であ
るため、安定状態動作は伝送ゲートT6のターンオフの直
前では起こらない。それ故、伝送ゲートT6の、ターンオ
フ時点の直前における信号端子の電圧は、そのターンオ
フ時に存在する入力信号160のレベルに従って異なる。
その場合、伝送ゲートT6の端子OUTPUTに結合される正味
電荷は入力信号160に非直線的に依存するので不都合で
ある。それ故、伝送ゲートT6の正味電荷における非線形
電圧依存効果を減少させることが望ましい。
この発明の別の態様によれば、正味電荷の電圧依存性
の非直線性は２つのトランジスタを対称的に動作させる
ことにより減少される。伝送ゲートT6の両トランジスタ
の対称動作は、伝送ゲートの相補型トランジスタの各々
がゲートターンオフの少なくとも直前には実質的に同量
の電荷を含んでいることを意味する。その対称動作は、
伝送ゲートの入力及び出力端子を、その両ゲート電極に
供給されるクロック信号の相補正的な２つの電位の中間
にバイアスされるように回路をバイアスすることによっ
て行なわれる。
上述の対称動作を行なうために、非反転端子200bに結
合される電圧VREFは、例えばクロック信号P2の２つのレ
ベルの中間に等しいレベルに設定される。この様にする
と、伝送ゲートT6の出力端子OUTPUTに生成される電圧Ｖ
inputもまた帰還の結果として電圧VREFのレベルに設定
される。伝送ゲートT6の端子は、そのゲートが比較的低
インピーダンスのスイッチとして動作するので、その出
力端子の電位に追従する。
伝送ゲートT6の２つのトランジスタは対称的に動作し
且つ類似の特性を有するので、例えばその出力端子のOU
TPUTの電圧の所定の変化によって生ずる正味電荷の変化
は、２つのトランジスタが対称的に動作しない場合より
も少なくなるので都合がよい。それ故、正味電荷もま
た、入力信号160のレベルに非直線的に依存する程度が
少なくなる。
信号DIGの波形の反転波形を有する信号DIG′と信号OU
Tは、積分器110と同様に動作する第２の信号積分器11
0′の入力端子110b′と110a′に結合される。積分器11
0、110′における類似の部分と機能は類似の数字と記号
で示されている。積分器110′は積分器110からの信号OU
Tと信号DIG′との和の時間積分に比例した出力信号OU
T′を生成する。
信号OUT′はデジタル・バイレベル信号120aを生成す
る比較器120の入力端子に結合される。信号120aは信号O
UT′が電圧VREFに実質的に等しい所定の閾値レベル以下
にある時に真状態にあり、その他の時は偽状態にある。
バイレベル信号120aはクロック信号P2の降下端によって
Ｄ型あるいはデータ・フリップ・フロップ130へクロッ
クされる。フリップ・フロップ130は信号120aの状態に
対応する状態で対応する出力端子に相補型信号DIG、DI
G′を生成する。信号P2の降下端はフリップ・フロップ1
30のクロッキングと伝送ゲートT6、T6′のターンオフと
を同時に行なうので、伝送ゲートT6、T6′のターニング
オフに関連した過渡的な変動が信号DIGとDIG′に影響を
与えないようにすることができる。信号DIGは負帰還形
式で積分器110に結合され、同様に、信号DIG′は負帰還
形式で積分器110′に結合される。
信号DIGは例えば信号P2の各周期には真及び偽状態の
うちの一方の状態にある。信号DIGは真あるいは高状態
にある時に電圧VREFよりも大きく、また、偽あるいは低
状態にある時に電圧VREFよりも小さい。従って、信号P2
の所定周期中に信号DIGが真状態にれば、信号OUTは減少
し、また、信号DIGが偽状態にあれば、信号OUTは増加す
る。それ故、信号DIGは、信号160によって生ずるキャパ
シタC2の電流の第２部分と大きさが等しいが極性が反対
の平均値を有するキャパシタC2の電流の第１部分を形成
するように負帰還を与える。その結果、入力信号160が
積分器110の信号OUTを例えば増加させる時は、信号DIG
が信号OUTを減少させ、また、入力信号160が積分器110
の信号OUTを例えば減少させる時は、信号DIGが信号OUT
を増加させるように、負帰還的な動作が行われる。同様
に、積分器110′では信号OUTが信号OUT′を例えば増加
させる時は、信号DIG′が信号OUT′を減少させ、また、
信号OUTが信号OUT′を例えば減少させる時は、信号DI
G′が信号OUT′を増加させるように、負帰還動作が行わ
れる。積分器110、110′によって形成されるような２重
積分を使用する利点は、例えば、アイ イー イー イ
ー トランザクションズ オン コミュニケイション
ズ、Vol.COM-33、No.3、1985年３月（IEEE TRANSACTION
S ON COMMUNIICATIONS Vol,COM-33、No.3、March 198
5）に記載されているジェイムス シー キャンディに
よる「シグマデルタ変調における２重積分の使用（A US
E OF DOUBLE INTEGRATION IN SIGMA DELTA MODULATIO
N）」と題する論文に記述されている。
信号DIGは、アナログ入力信号160のデジタル表示形態
を形成する並列語RESULTを発生するデシメーション回路
網（decimation network）140に結合される。このデシ
メーション回路網の１例は、例えば、アイ イー イー
イー トランザクション オン サーキット アンド
システムズ、Vol.CAS-25、No.7、1978年７月（IEEE T
RANSACTION ON CIRCUIT AND SYSTEMS、Vol.CAS-25、No.
7、Juiy 1978）に記載されているラディー ジェイ バ
ン ディ プラッシェによる「A/D変換器としてのシグ
マ−デルタ変調器（A Sigma-Delta Modulator As An A/
D Converter）」と題する論文に記載されている。デシ
メーション回路網140の並列語RESULTは、上記バン デ
ィ プラッシェの教示に従って、例えば、信号DIGが真
状態の時に所定期間Ｎに生ずる信号P2の周期の数と信号
DIGが偽状態の時に所定期間Ｎに生ずる信号P2の周期の
数との差を計算することによって形成される。期間Ｎは
必要とされる語RESULTのビット分解能によって選択さ
れ、期間Ｎが長くなればなる程、ビット分解能は高くな
る。
高精度、特にA/D変換器100において高度な直線性を得
るために、増幅器200の安定状態あるいはDC利得を高く
することが望ましい。その安定状態あるいはDC利得は信
号P2の各周期において、伝送ゲートT6が非導通になる直
前に電圧Ｖinputのレベルを決定する。大きなDC利得
は、増幅器200の入力端子200aにおける入力電圧Ｖinput
がアナログ入力信号160のレベルに無関係に実質的に一
定に維持されるようにする。また、例えば端子200aにお
ける、事実上非線形である、入力キャパシタンスのミラ
ー効果を減少させることが望ましい。
第２図は例えば第1A図の信号積分器110に含まれてい
る増幅器200の詳細な構成を示し、第1A図及び第２図の
同じ数字と記号は同じ部分あるいは機能を示す。第２図
の回路は、比較的低電力消費で高周波数動作機能を持つ
ことができるMOS技術を使って構成されている。
第２図の増幅器200の反転入力端子200aにおける入力
電圧Ｖinputは反転共通ソース増幅器として動作するＰ
型電界効果あるいはPMOSトランジスタMP1のゲート電極
へ結合される。トランジスタMP1のドレン電極は接続点
端子200dを経てPMOSトランジスタMP2のソース電極に結
合されている。
接続点端子200dは反転共通ソース増幅器として動作す
るPMOSトランジスタMP3のゲート電極に結合されてい
る。トランジスタMP3のドレン電極は端子200eにおいて
トランジスタMP2のゲート電極に結合されていて、トラ
ンジスタMP2のゲート電圧を変化させる。電流源として
動作するＮ型電界効果あるいはNMOSトランジスタMN1の
ドレン電極は端子200eに結合されていて、トランジスタ
MP3の電圧利得を決定する負荷インピーダンスを形成す
る。トランジスタMN1のゲート電極は電圧VREFに結合さ
れている。トランジスタMP1、MP2、MP3、MN1は変形され
たカスコード形構成1200aを形成する。出力信号OUTはト
ランジスタMP2のドレン電極に生成される。端子200aは
反転入力端子であり、また、端子200cは構成1200aの出
力端子である。
入力電圧Ｖinputの変化はトランジスタMP1、MP2を介
して流れる電流ｉ1に対応する変化を与え、端子200eに
電圧変化を与える。端子200dの増幅信号である端子200e
の信号はトランジスタMP2を経て端子200dへ帰還され
る。その負帰還のために、電圧Ｖinputの変化によって
生ずる電流ｉ1の変動は、トランジスタMP2のゲートが一
定に維持されている場合よりも端子200dにおける電圧変
動を著しく小さくする。これに対して、例えば周知のカ
スコード構成では上述の負帰還構成は使用されていな
い。端子200dにおける電圧変動を小さくする要素は大
体、トランジスタMP3とMN1から成る共通ソース増幅器の
電圧利得に等しい。トランジスタMP2の応答時間及びト
ランジスタMP2、MP3により形成された閉ループ構成の応
答時間は速いので、端子200dにおける電圧を、トランジ
スタMP1を流れる電流ｉ1に突然の変化が生じた直後にお
いて比較的安定にすることができる。
端子200dにおけるトランジスタMP1のドレン電圧は僅
かに変化するだけであるから、そのドレン電流ｉ1は端
子200cにおけるトランジスタMP2のドレン電圧の変化に
よって実質的に変調されない。従って、トランジスタMP
2を流れる電流ｉ1はトランジスタMP2のドレンにおける
信号OUTの変化によって実質的に変調されない。それ
故、端子200cにおける出力インピーダンスはトランジス
タMP3の電圧利得に比例する量だけ増加される。
端子200dにおける電圧変化を減少させるトランジスタ
MP3により形成された帰還構成のため、端子200aにおけ
る入力キャパシタンスのミラー効果は、上述の負帰還構
成が使用されない場合よりも更に減少するので都合がよ
い。入力キャパシタンスのミラー効果を減少させること
によって、実効入力キャパシタンスは小さな値に維持さ
れる。その結果、例えば第1A図の積分器110の直線性に
悪影響を及ぼす入力キャパシタンスの非直線性効果を減
少させることができる。
上述のように、入力端子200aと出力端子200cを有する
増幅器200に含まれる第２図の構成1200aはトランジスタ
MP1、MP2、MP3、MN1によって形成される。増幅器200
は、構成1200aの他に、構成1200b、1200c、1200dを含
み、これらは構成1200aと同様に、対応する４個のMOSト
ランジスタによって形成されている。これらの構成と構
成1200aの相違を以下に説明する。
構成1200bは構成1200aのトランジスタMP1、MP2、MP
3、MN1に対応するトランジスタMP4、MP5、MP6、NM2を含
む。トランジスタMP4のゲートに結合された構成1200bの
入力端子200bは電圧VREFの電圧レベルにある。構成1200
bの出力端子200fはトランジスタMP5のドレン電極に結合
されている。回路1200a、1200bは同一の回路構成である
ため、トランジスタMP5を流れる電流ｉ2は端子200aと20
0bの電圧が等しい時にトランジスタMP2を流れる電流ｉ1
に等しい。更に、電流ｉ1とｉ2は周囲温度が変化しても
等しいまゝである。
構成1200cは構成1200aのトランジスタMP1、MP2、MP
3、MN1に対応するトランジスタNM6、MN7、MN8、MP8を含
むが、構成1200aのPMOS型トランジスタは構成1200cでは
NMOS型トランジスタに置換されており、また、逆に、構
成1200aのNMOS型トランジスタは構成1200cではPMOS型ト
ランジスタに置換されている。構成1200bの端子200fは
トランジスタMN7のドレン電極とトランジスタMN6のゲー
ト電極に結合されている。その結果、トランジスタMN6
のゲート電圧はトランジスタMN6に流れる電流ｉ3が電流
ｉ2に等しくなるレベルに設定される。それ故、端子200
aと200bにおける入力電圧が等しい時、電流ｉ3は電流ｉ
1に等しくなり、電流ｉ1の変動を起こす温度に追随する
ことができる。
構成1200dは構成1200aのトランジスタMP1、MP2、MP
3、MN1に対応するトランジスタMN3、MN4、MN5、MP7を含
む。構成1200cの場合のように、構成1200aの各PMOS型ト
ランジスタは構成1200dではNMOS型トランジスタで置換
され、また、構成1200aのNMOS型トランジスタは構成120
0dではPMOS型トランジスタで置換されている。トランジ
スタMN3のゲート電極は構成1200bと1200cの端子200fに
結合され、また、トランジスタMN4のドレン電極は構成1
200aの出力端子200cに結合されている。その結果、構成
1200cのトランジスタMN6を流れる電流ｉ3はトランジス
タMN3に反映され、入力端子200aと200bにおける電圧が
等しい時に電流ｉ1に等しくなり、電流ｉ1の変動を起こ
す温度に追随することができる。その結果、構成1200
b、1200c、1200dが増幅器200のオフセット電圧を約ある
いは名目上零にし、温度が効果的に補償される。従っ
て、第1A図示のような増幅器200の閉ループ構成では、
電圧Ｖinputは安定状態動作期間に電圧VREFに等しくな
る。
カスコード型構成1200dは端子200cにおいて、構成120
0aの開ループDC利得を効果的に高く維持する高出力イン
ピーダンスを呈する。
電圧VREFは、構成1200aの信号OUTに対して十分なダイ
ナミックレンジを与え且つトランジスタMP1の両端間に
必要なDC電圧を与えるレベルにある。
【図面の簡単な説明】
第1A図、第1B図はこの発明の１実施例である信号積分器
を含むシグマ−デルタA/D変換器の構成を示す図、第２
図は第1A図の信号積分器に含まれる増幅器の構成を詳細
に示す図である。 160……入力信号の源、C1……第１キャパシタンス、200
……増幅器、200a、200c……増幅器の第１入力端子、出
力端子、P2D……第１制御信号、C1a……第１キャパシタ
ンスの第１端子、T1……第１伝送ゲート、P2……第２制
御信号、T6……第２伝送ゲート、C3……積分第２キャパ
シタンス、180、U22〜U26……第１及び第２制御信号生
成手段。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】入力信号の源と； 第１キャパシタンスと； 第１入力端子と出力端子とを有する増幅器と； バイレベルの第１制御信号に応答する制御端子と、上記
    第１キャパシタンスの第１端子に結合された第１信号端
    子と、上記入力信号の源に結合された第２信号端子とを
    有する第１伝送ゲートと； バイレベルの第２制御信号に応答する制御端子と、上記
    増幅器の上記第１入力端子に結合された第１信号端子
    と、上記第１キャパシタンスの第２端子に結合された第
    ２信号端子とを有する第２伝送ゲートと；を備え、 上記入力信号は直列構成の上記第１伝送ゲート、上記第
    １キャパシタンス、上記第２伝送ゲートを経て上記増幅
    器の上記第１入力端子に結合され、また、上記第１及び
    第２伝送ゲートは上記第１及び第２制御信号に従って動
    作するようにタイミングがとられており； 更に、 上記増幅器の上記第１入力端子と上記出力端子との間に
    結合されていて、上記入力信号の時間積分を表わす出力
    信号を上記増幅器の上記出力端子において生成する積分
    第２キャパシタンスと； 上記第１制御信号が上記第２制御信号に対して遅延する
    ように上記第１及び第２制御信号を生成し、上記第２制
    御信号の所定期間に、上記第１伝送ゲートが非導通にな
    る前に上記第２伝送ゲートを非導通にして、上記第１伝
    送ゲートをターンオフにする上記第１制御信号の遷移に
    関連する信号が上記増幅器の上記第１入力端子に結合さ
    れないようにする手段と； を備えた信号積分器。
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