KR0175299B1 - Fet 비교기 회로 - Google Patents

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KR0175299B1
KR0175299B1 KR1019900008784A KR900008784A KR0175299B1 KR 0175299 B1 KR0175299 B1 KR 0175299B1 KR 1019900008784 A KR1019900008784 A KR 1019900008784A KR 900008784 A KR900008784 A KR 900008784A KR 0175299 B1 KR0175299 B1 KR 0175299B1
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존 사우워 도날드
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에릭 피.허맨
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Abstract

내용없음.

Description

FET 비교기 회로
제1도는 종래의 비교기 회로에 대한 개략도.
제2도는 본 발명의 비교기 회로에 대한 개략도.
제3도는 제2도 회로의 동작 설명을 위한 클럭 파형도.
제4도는 제3도의 클럭 신호를 발생시키는 회로를 예시한 도면.
* 도면의 주요부분에 대한 부호의 설명
12, 22, 26, 28, 30, TGI, TG2 : 스위칭 회로
24, 29 : 캐패시터 A1, A2 : 증폭기
P13, P23, P33 : P형 트랜지스터 P1, P2, P1D : 클럭신호
N13, N23, N33 : n형 트랜지스터
본 발명은 A/D(아나로그/디지탈) 비교기로서의 비교기 회로에 관한 것이다.
다지탈 회로 기술은 가전제품에서 디지탈 신호 처리 방식을 채택하는 것이 실용적이라는 점에서 발전되어 왔다.
예컨데, 제작자들은 텔레비젼 수상기에 프리즈 프레임(freeze frame) 또는 픽쳐-인-픽쳐(picture-in-picture)와 같은 특정 기능을 추가하는 디지탈 전자 공학이 가미된 텔레비젼 수상기 또는 비디오 카세트 레코더 등을 소개하고 있다. 디지탈 처리를 행하기 위해서는 우선 수신된 방송 신호를 디지탈 포멧으로 변환하는 것이 필요로 되는데, 이 기능은 A/D 변환기(ADC)로 수행된다. 디지탈 방식의 텔레비젼 신호 처리에 있어서, 칼라 부반송파 주파수(약 14.32㎒)의 4배 비율로 텔레비젼 신호를 샘플링하고 다시 이 신호를 8비트의 해상도를 갖는 펄스 코드 변조 (PCM) 포멧으로 변환시키는 것이 바람직하다. 상기와 같은 비율 및 해상도에서 바이폴라 ADC가 만족스러운 동작을 하기도 하지만은, 그러나 전자제품에서 다지탈 처리를 수행하는 기술로는 금속 산화물 반도체 전계효과 트랜지스터(MOSFET) 기술이 선택되는 바, 그 이유는 MOSFET 기술은 전력 손실을 낮게 함과 아울러 소자의 조밀한 패킹(packing)을 가능하게 하기 때문이다.
MOS 기술에서 실시되는 종래의 8비트 14㎒ ADC 는 현재에도 이용 가능하지만은, 그러나 이러한 소자의 양품률은 비교적 빈약하다. 전형적인 MOS ADC 의 예가 미합중국 특허 제4,691,189호에 기술되고 있는데, 이것은 참고자료로써 여기에 인용하는 것이다. 동작 속도 또는 변환 선형성(conversion linearity)을 증대시키기 위해 상기 형태의 ADC 에 대한 수많은 변형들이 행해져 왔지만은 이러한 변형들은 비디오 레이트 신호(video rate signal) 처리를 위한 만족할만한 성능/양품률을 제공하지 못하고 있다. 미합중국 특허 제4,691,189호에 예시된 형태의 ADC 에서는, 트랜지스터의 사이즈를 극도로 소형화하여 패킹 밀도를 증대시키고 이에 따라서 양품률이 증대된다는 점에서 트랜지스터의 성능은 그 양품률로 트레이드 오프(trade off)되었다. 그러나, 트랜지스터 소자가 소형화 될때, 스트레이 캐패시턴스(stray capacitances)는 상당히 증가하게 되는데, 이 스트레이 캐패시턴스는 회로의 성능에 악 영향을 끼친다. 또한, MOS 회로에서 스트레이 캐패시턴스는 인가되는 전위와 비선형을 이루는 경향이 있으며 따라서 완전한 예측이 불가능하게 된다.
미합중국 특허 제4,691,189호에 기술된 비교기 회로(이 회로의 일부가 제1도에 예시되어 있음)는 두개의 반전 증폭기 단(I1, I2)을 사용하고 있는데, 이들 증폭기 단은 케스케이드 방식으로 용량성 결합(C2)되는 한편, 각각은 샘플링 기간 동안 자동적으로 0 이 되는(오토제로 : autozero) 스위칭 회로(TG1, TG2)를 각각 포함하고 있다. 극판중의 한 극판과 회로 기판 사이에 있는 스트레이 캐패시턴스가 상기 증폭기 단을 상호 결합하는 캐패시턴스 C2 와 합체되어 있는데, 상기 스트레이 캐패시턴스의 크기는 상기 캐패시턴스 C2 의 크기와 같다. 이 스트레이 캐패시턴스는 제1반전 증폭기의 출력에서 응답시간을 느리게 하며 그러므로써 비교기의 응답시간을 느리게 한다.
미합중국 특허 제4,691,189호의 비교기에서, 반전 증폭기 I1 및I2는 상보 FET 가 공통 게이트 접속부를 구비하도록 되어 있으며, 드레인-소스 도전 경로가 공급 전위 사이에 직렬로 결합되어있다. 토오제로 스위치(autozeroing switch)가 각각의 신호에 대한 샘플링 기간 바로 직전에, 반전 증폭기의 출력 단자를 각각의 입력 단자에 접속시켜준다.
이러한 형태의 오토제로화로 인하여 반전 증폭기는 입력 전위의 극히 작은 변화에도 민감한 반응을 나타내게 된다(이런 종류의 비교기에 있어서의 요망 특성).
A/D 변환기에서의 각 비교기(8 비트의 플래쉬 A/D 변환기에서는 256 개의 비교기가 있을 수 있음)의 경우에, 최소한 제2반전 증폭기(I2)들은 모두 각각의 샘플링기간 마다 포화상태의 출력 전위를 나타내므로써 오토제로시에 상당한 전위 변화를 필요로하게 될 것이다. 반전 증폭기가 오토제로화 될 수 있는 속도는 회로에서의 스트레이 캐패시터, 예컨데 C1 및 C2 와 기판 사이에서의 스트레이 캐패시턴스 및 오토제로 스위칭 회로(TG1, TG2)와 기판사이에서의 스트레이 캐패시턴스에 의해 악 영향을 받게 된다는 것이 인식될 것이다.
본 발명은 캐스케이드(cascade) 방식으로 직접 결합된 제1 및 제2공통 소스 증폭기를 구비하는 비교기 회로이다.
공통 소스 증폭기 각각은 개별적인 오토제로 회로를 포함하며 그 입력 신호는 캐패시터를 통해 상기 제1공통 소스 증폭기의 입력 단자에 접속된다. 제2(출력) 증폭기에 연결된 오토제로 회로는 상기 출력 증폭기의 제1입력 단자로부터 분리된다.
제1도의 종래 회로에 관해서 그 동작을 간단히 설명하기로 한다. 각각의 샘플링 주기에 있어서 처음 반 주기 동안 스위칭 회로 TG1 및 TG2 는 각각 반전 증폭기 I1 및 I2 의 입력 및 출력 접속부를 단락시킨다. 이렇게 해서, 증폭기 각각의 입력 전위는 그 다이나믹 동작 범위 중간으로 설정되게 된다. 이러한 전위는 캐패시터 C1 및 C2 의 각 극판에 충전된다.
동시에 스위칭 회로 TG1 및 TG2 는 단락되고, 그리고 스위칭 회로 TGR 역시 단락되어, 기준 전위를 캐패시터 C1 의 입력 극판에 결합시켜 준다. 그리고나서 스위칭 회로 TG1, TG2 및 TGR 은 동시에 개방된다. 증폭기 I1 및 I2 는 상당한 이득을 가지며 불안정 동작점에서 바이어스 된다.
다음에, 스위칭 회로 TGS 가 단락되어 입력 전위가 캐패시터 C1의 극판에 결합된다. 만일 입력 전위가 기준 전위보다 약간 크(작으)면, 반전 증폭기 I2 로부터 나오는 출력은 실질적으로 포지티브(네가티브)의 출력 포화 레벨에 이르게되며 그후 샘플링 기간동안 래치 회로에 기억된다. 이 회로 동작에 대한 더 상세한 설명은 미합중국 특허 제4,691,189호를 참조하라.
이제 제2도를 참조하면, 제2도 회로는 제1도 회로와 유사하게 동작하지만 더욱 빠른 동작성능을 갖는다.
제2도에서, 소자(12, 22, 26, 28, 30 및 32)는 스위칭 회로로써, 제1도의 스위칭 회로 TG1 및 TG2 와 같은 상보 트랜지스터 전송 게이트로 실현될 수 있을 것이다.
비교되는 입력 신호는 단자(10)를 통해 스위칭 회로(12)에 결합된다. 입력 신호와 비교되는 기준 신호는 단자(20)를 통해 스위칭 회로(22)에 결합된다. 스위칭 회로(12 및 22)는 입력 및 기준 신호를 입력 캐패시터(24)의 제1극판에 교대로 결합시키도록 실질적으로 반대 위상(anti-phase) 클럭 신호 P2 및 P1D 에 의해 제어된다. 캐패시터(24)의 제2극판은 공통 소스 증폭기 A1으로 바이어스되는 P형 트랜지스터 P13 의 게이트 전극에 결합된다. 정전류원으로 바이어스 되는 n형 트랜지스터 N13 의 드레인 전극은 트랜지스터 P13 의 드레인 전극에 결합되어 증폭기에 대한 부하 임피던스를 형성한다. 트랜지스터 N13 및 P13 가 상호 접속됨에 따라서 공통 소스 증폭기의 출력이 상호 접속된다. 스위칭 회로(26)는 공통 소스 증폭기의 입력 접속부와 출력 접속부 사이에 결합된다. 스위칭 회로(26)는, 스위칭 회로(22)가 기준 신호를 캐패시터(24)에 결합시킴과 거의 동시에 증폭기 단이 자동으로 영(0)이 되도록 클럭신호 P1 에 의해 제어된다. 클럭 신호 P1, P2 및 P1D 의 상대적인 타이밍에 대해서는 제3도를 참조하라.
n 형 트랜지스터 N13의 바이어스 전위는, 각각의 주도전 경로가 공급 전위 사이에 직렬로 접속된 P형 트랜지스터 P23 및 n 형 트랜지스터 N23에 의해 제공된다. 트랜지스터 N23 은 전류 미러 증폭기(current mirror amplifier)의 마스터 트랜지스터(master transistor)로서 결합되고 트랜지스터 N13은 슬레이브 트랜지스터(slave transistor)로서 결합되어 있다. 트랜지스터 P23 의 제어 전극은 공급 전위의 중간 값을 갖는 전위로 바이어스된다. 트랜지스터 P23 및 N23의 상호 컨덕턴스의 비 P23/N23 는 트랜지스터 P13 및 N13 의 상호 컨덕턴스의 비 P13/N13 와 같다.
증폭기 A1의 출력 접속부는 공통 소스 증폭기 A2 로서 접속된 또다른 n 형 트랜지스터 N33의 제어 전극에 접속된다.
트랜지스터 N33에 대한 부하 회로는, 그 드레인/소스 도전 경로가 공급 전위 VDD와 접지 사이의 트랜지스터 N33의 드레인/소스 도전경로와 직렬로 결합된 P 형 트랜지스터 P33에 의해 제공된다.
트랜지스터 P33 및 N33의 상호 접속부는 증폭기 A2 의 출력 접속부를 형성한다.
트랜지스터 P33의 제어전극은 스위칭 회로(28)에 의해 A2의 출력 접속부에 접속된다. 이 스위칭 회로는 클럭 신호 P1D 에 의해 제어된다. 스위칭 회로(26)가 증폭기 A1 을 오토제로 상태에 이르게 하기 위해 증폭기 A1의 입력 접속부와 출력 접속부를 결합시키는 동안, 스위칭 회로(28)는 증폭기 A2가 오토제로 상태에 이르도록 증폭기 A2의 출력 접속부를 트랜지스터 P33의 게이트 전극에 결합시킨다.
캐패시터(29)는 트랜지스터 P33의 제어 전극과 고정 전위점(예컨데, 공급전위 VDD 또는 접지) 사이에 결합된다. 캐패시터(29)는 회로내에 설계되거나 또는 스트레이 캐패시턴스(stray capacitance)로 구성될 수도 있다. 캐패시터(29)는 오토제로 바이어스 전위를 저장하였다가 스위칭 회로(28)가 개발될 때 트랜지스터 P33의 제어 전극에 공급한다.
증폭기 A2의 출력 접속부에 결합된 회로 소자(30, 32, 33 및 34)는 다음 샘플링 주기의 적어도 반주기 동안 각각의 비교결과를 기억하는 통상적인 래치 회로를 형성한다.
정상적으로 스위칭 회로(26, 28)는 동일한 클럭 신호에 의해 제어된다. 그러나, 양호한 실시예에서, 스위칭 회로(28)는 스위칭 회로(26)가 개방된 후 짧은 기간동안 단락된 상태에 있게되는 바, 그 이유는 다음과 같다. 캐패시터(24, 29)가 동일한 용량값을 가지고, 트랜지스터 P13 및 P33이 트랜지스터 N13 및 N33과 상보 관계인 경우를 고려해보자. 이러한 조건에서, 트랜지스터 P13, P33 및 N33은 동일한 크기를 갖는 이득을 나타내게 될 것이다. 또한 스위칭 회로(26, 28)가 구성적으로 유사한 경우를 고려해 보자. 스위칭 회로(26, 28)는 이들의 제어 전극과 이들의 각 입력/출력 단자 사이에 고유의 스트레이 캐패시턴스가 존재하기 때문에, 스위칭 회로가 오토제로 시간 간격의 종료시에 개방상태에 이르게 될 때 클럭 신호 천이 일부를 트랜지스터 P13 및 P33의 제어 전극에 결합시킬 것이다. 증폭기 A1의 이득이 -A이고, 트랜지스터 N33의 제어 전극에 인가되는 전위에 대한 증폭기 A2의 이득이 -A이며, 트랜지스터 P33에 인가되는 신호에 대한 증폭기 A2의 이득이 -A라고 가정하자. 또한, 스위칭 회로(26, 28)가 클럭의 천이로 인하여 전위 △V를 트랜지스터 P13 및 P33의 제어 전극에 동시에 결합시킨다고 가정하자. 전위 △V는 증폭기 A1 및 A2의 오토제로 출력 전위에 있어서 각각 -A△V 및 △VA(A-1)~△VA2과 동일한 변화를 일으키게 될 것이다. 이러한 전위 변화가 함축하는 것 중의 하나는 신호 비교로 인해서 출력 전위가 반대 방향으로 수윙하는 동안 증폭기 A2의 출력은 △VA2볼트의 추가 전위 편위(potential exvcursion)를 통과함으로써 회로의 응답시간을 느리게해야 한다는 것이며, 또 하나는 민감성을 줄이는 것이다.
대안으로, 수위칭 회로(26)가 턴 오프될 때 스위칭 회로(28)가 온되면, 증폭기 A2는 증폭기 A1의 오토제로된 전위 변화에도 불구하고 오토제로가 될 것이다. 그 후, 스위칭 회로(28)가 개방되면, 증폭기 A2의 오토제로 출력 전위에서 A△V의 변화만이 발생하게 될 것이다. 이러한 동작모드에서, 시스템의 응답 시간 및 민감성은 거의 영향을 받지 않는다.
증폭기 A2로의 입력은 증폭기 A1의 출력에 직접 결합되는데, 이는 제1도의 종래 회로의 용량성 결합에 대해 두가지 중요한 장점을 제공한다. 첫째, 증폭기 A1의 출력 접속부에서 접지(즉, 기판)로의 스트레이 캐패시턴스가 저감되어 회로의 응답 시간이 향상된다. 둘째, 트랜지스터 N33(그리고 제1도의 트랜지스터 N21 및 P21)의 제어 전극이 증폭기(A1(I1)의 출력으로 용량성 부하 C를 제공한다. 만일 증폭기 A1이 (캐패시턴스 CC에 의해) 트랜지스터 N13에 용량성 결합되는 경우, 증폭기 A1으로부터의 출력 전위VA1에 대한 분할이 발생될 것이다. 트랜지스터 N13에 인가되는 전위는 VA1CC/(CC+C)로 저감되는바, 이러한 저감으로 응답시간이 바람직하지 못하게 증대됨과 아울러 회로의 민감성이 저감되는 경향이 나타나게 된다. 따라서, 증폭기 단 사이에 있는 결합 캐패시터의 제거는 중요한 장점들을 제공한다.
본 발명의 또다른 장점은 오토제로 스위칭 회로(28)의 설치에 있다. 종래 기술의 회로에서는 오토제로 기간중에 증폭기 I2의 출력이 스위칭 회로 TG1, TG2 및 캐패시터 C2를 통해 증폭기 I1의 입력에 결합된다는 것에 대해 생각해보자. 이러한 접속은 두개의 증폭기에 걸쳐서 재생 피드백(regenerative feedback)을 제공하게 되어, 결국 이 종래 시스템의 오토제로 응답시간을 느리게 하는 경향이 나타나게 된다. 제2도의 실시예에서는, 증폭기 A1의 입력 접속부와 증폭기 A2의 출력 접속부 사이에 어떠한 회로 경로도 제공되지 않으므로, 재생 피드백을 방지할 수가 있다.
제2도에서, 회로에 대한 여러가지 변형이 가해질 수 있다. 예컨데, 증폭기 A1의 출력은 트랜지스터 P3의 제어 전극에 결합될 수도 있고, 그리고 스위칭 회로(28)는 증폭기 A2의 출력과 트랜지스터 N33의 제어전극 사이에 결합될 수도 있다. 대안적으로, 증폭기 A1의 입력은 전류원 로딩 소자로서 동작하는 트랜지스터 P13과 더불어 트랜지스터 N13에 결합될 수도 있다. 또한 제2도의 비교기 회로와 같은 다수의 비교기 회로들이 플래쉬 ADC에서 처럼 공통 입력 단자에 결합되는 경우를 고려해보자. 이 경우에, 입력 접속부(20) 각각은 접지로부터 공급 전위에 이르는 전압 범위 이상으로 상승하는 각기 다른 기준 전압에 결합될 수도 있다. 공통 입력 단자에 인가되는 신호의 평균 또는 D.C. 값이 공급 전압의 1/2 인 경우를 가정해보자. 이 경우에 제2도에 도시된 공급 전위의 ½보다 큰 기준전위에 결합된 모든 비교기 회로들과 공급 전위의 ½보다 작은 기준 전위에 결합된 모든 비교기 회로들을 제2도 회로에 대해 상보적이 되도록 하거나 또는 이와 반대가 되도록 하는 것이 바람직하다(여기서 상보적이라 함은 증폭기 A1 및 A2로의 입력이 각각 트랜지스터 N13 및 P33의 제어 전극에 결합됨을 의미한다).
또 다른 실시예에서, 제2도 회로의 제1반전 증폭기 A1은 제1도에 도시된 증폭기 I1과 같은 반전 증폭기로 대체될 수 있다. 이 실시예에서, 트랜지스터 N33의 제어 또는 게이트 전극은 트랜지스터 P11 및 N11의 상호 접속부에 직접 결합되며, 트랜지스터 P23 및 N23은 제거된다.
제3도는 스위칭 회로를 제어하기 위해 인가되는 양호한 클럭 신호 타이밍을 도시한다. 클럭 신호 P1 및 P 2는 반대위상 비중첩 신호이다.
제4도는 제3도의 클럭 신호를 발생시키는 회로를 예시한 것이다. 본 기술 분야에 자식을 가진자라면 이 회로의 동작을 쉽게 이해할 수 있을 것이므로 상세한 설명은 생략하기로 한다. 신호 P1을 지연시킴으로써 지연 신호 P1D가 발생된다.
제4도에서 이러한 지연은 직렬 접속된 게이트 회로(예컨데 4개의 인버터회로)가 갖는 고유의 지연을 통해서 실현될 수 있다.

Claims (5)

  1. 신호 전위와 기준 전위를 각각 인가하는 제1 및 제2신호 입력 단자와 제1 및 제2단자를 갖는 캐패시터와, 상기 제1 및 제2입력 단자를 상기 캐패시터의 제1단자에 교대로 결합시키는 제1스위치 수단과, 상기 캐패시터의 제2단자에 결합된 입력 단자와, 출력 단자를 갖는 제1반전 증폭기 및, 상기 제1반전 증폭기의 입력 및 출력 단자를 교대로 결합 및 분리시키는 제2스위치 수단을 포함하는 비교기 회로에 있어서, 제1반전 증폭기의 출력 단자에 직접 결합되는 입력 단자와, 출력 단자를 갖는 제2반전 증폭기와, 상기 제2반전 증폭기를 선택적으로 오토제로화 하는 수단을 더 포함하되, 상기 오토제로화 수단은 상기 제2반전 증폭기의 상기 입력에 대해 어떠한 연결도 하지 않는 것을 특징으로 하는 비교기 회로.
  2. 제1항에 있어서, 상기 제2반전 증폭기는, 사이에 주 도전 경로는 갖는 제1 및 제2전극과, 상기 제1반전 증폭기의 출력 단자와 결합된 제어 전극을 갖는 제1트랜지스터와, 사이에 주 도전 경로를 갖는 제1 및 제2전극과, 제어 전극을 갖는 제2트랜지스터를 포함하되, 상기 제1 및 제2트랜지스터의 주 도전 경로가 직렬로 접속되고, 상기 제1 및 제2트랜지스터의 상호 접속부가 상기 제2반전 증폭기의 상기 출력 단자를 형성하며, 상기 제2반전 증폭기를 오토제로화 하는 상기 수단은 상기 제2반전 증폭기의 출력 단자를 상기 제2트랜지스터의 제어 전극에 교대로 연결 및 분리시키는 제3스위치 수단을 포함하는 것을 특징으로 하는 비교기 회로.
  3. 제2항에 있어서, 상기 제2반전 증폭기를 오토제로화 하는 상기 수단은 상기 제2트랜지스터의 제어 전극과 고정전위점 사이에 결합된 캐패시터를 더 포함하는 것을 특징으로 하는 비교기 회로.
  4. 제2항 또는 제3항에 있어서. 상기 제2스위치 수단이 상기 제1반전 증폭기의 입력 및 출력 단자를 결합시킴과 거의 동시에, 상기 제3스위치 수단이 상기 제2반전 증폭기의 출력 단자를 상기 제2트랜지스터의 제어 전극에 결합시키도록 제어되나, 상기 제2스위치 수단이 제1반전 증폭기의 입력 및 출력 단자를 분리시킨 후 일정기간동안, 상기 제3스위치 수단은 상기 제2반전 증폭기의 출력 단자를 상기 제2트랜지스터의 제어 단자에 접속시키도록 제어되는 것을 특징으로 하는 비교기 회로.
  5. 제2항 또는 제3항에 있어서. 상기 제1 및 제2트랜지스터는 상보 도전형 트랜지스터인 것을 특징으로 하는 비교기 회로.
KR1019900008784A 1989-06-19 1990-06-15 Fet 비교기 회로 KR0175299B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
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US367,836 1989-06-19
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KR0175299B1 true KR0175299B1 (ko) 1999-04-01

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