KR0139415B1 - 신호 적분기 - Google Patents

신호 적분기

Info

Publication number
KR0139415B1
KR0139415B1 KR1019880017208A KR880017208A KR0139415B1 KR 0139415 B1 KR0139415 B1 KR 0139415B1 KR 1019880017208 A KR1019880017208 A KR 1019880017208A KR 880017208 A KR880017208 A KR 880017208A KR 0139415 B1 KR0139415 B1 KR 0139415B1
Authority
KR
South Korea
Prior art keywords
signal
terminal
amplifier
output
input
Prior art date
Application number
KR1019880017208A
Other languages
English (en)
Other versions
KR890011224A (ko
Inventor
존 사우어 도널드
Original Assignee
글렌 에이취. 브루스틀
알 씨 에이 라이센싱 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 글렌 에이취. 브루스틀, 알 씨 에이 라이센싱 코포레이션 filed Critical 글렌 에이취. 브루스틀
Publication of KR890011224A publication Critical patent/KR890011224A/ko
Application granted granted Critical
Publication of KR0139415B1 publication Critical patent/KR0139415B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
    • G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
    • G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
    • G06G7/1865—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop with initial condition setting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
    • H03M3/346—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by suppressing active signals at predetermined times, e.g. muting, using non-overlapping clock phases
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/331—Sigma delta modulation being used in an amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
    • H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
    • H03M3/454—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Amplifiers (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

내용없음

Description

신호 적분기
제 1a도 및 제 1b 도는 본원 발명의 한 양상을 구현하는 신호 적분기를 포함하는 시그마-델타 A/D 변환기의 개략도.
제 2 도는 제 1 도 신호 적분기에 포함된 증폭기의 상세도.
*도면의 주요부분에 대한 부호의 설명
100 :
Figure kpo00002
A/D 변환기 110 : 신호 적분기
180 : 타이밍 발생기 200 : 증폭기
본원 발명은 예컨데, 시그마-델타(
Figure kpo00003
)변조기의 신호 적분기에 사용하기 위한 스위치형 캐패시터 장치에 관한 것이다.
예컨대, 디지털 기술을 이용하는 스테레오 디코더 있어서, 아날로그-디지탈(A/D) 변환기가, 아날로그, 기저대 스테레오 신호를 디지털 출력 신호로 변환시키는데 사용된다. 상기 디지털 출력 신호는, 일반적으로 각각 좌측 채널 오디오 신호 및 우측 채널 오디오 신호로 각각 지칭되는 한쌍의 디코딩된 오디오 신호들을 형성하기 위하여 스테레오 디코더에서 처리된다.
예컨대, BTSC 표준 방식에 따르는 기저대 스테레오 신호가 75 KHz 의 대역폭을 가질 수 도 있다. 그러므로, 요구되는 A/D 변환율은, 예컨대 200 KHz 와 같은 나이퀴스트(Nyquist) 샘플링 기준에 의해 요구된 최소값보다 커야 한다. 최소 소정의 신호-대-잡음비를 얻기 위하여, 상기 A/D 변환기의 출력 워드에 있어서의 양자화 분해능(quantization resolution)은 예컨대 20 비트가 되어야 한다.
본원 발명을 구현하는 장치에 있어서, 상기 A/D 변환기는 양호하게는 예컨대 CMOS 기술과 같은 금속-산화물-반도체(MOS) 기술을 이용하는
Figure kpo00004
A/D 변환기로서 동작한다. 상기 CMOS 기술은 양호하게도 낮은 전력 소모율을 가지면서 비교적 고속의 동작을 제공한다.
전형적인
Figure kpo00005
A/D 변환기는 합 신호에 응답하는 신호 적분 스테이지를 포함한다. 상기 합 신호는 아날로그 입력 신호와 내부적으로 발생된 2-레벨의 아날로그 신호의 합에 의해 형성된다. 상기 신호 적분기의 출력 신호는, 당해 출력 신호가 제 1 소정 레벨보다 작을때의 제 1 상태와 그렇지 않을 때의 제 2 상태를 갖는 2-레벨의 디지털 신호를 발생시키는 임계값 검출기의 입력 단자에 연결된다. 상기 임계값 검출기에 의해 발생된 신호는 소정의 비율로 플립-플롭에 저장된다. 상기 플립-플롭으로 부터의 출력 신호는 상기 합 신호의 2-레벨 아날로그 신호 부분을 발생시키는데 사용된다.
본 발명의 한 양상을 구현하는 신호 적분기는, CMOS 기술이 사용될 때 유용한 스위치형 캐패시터 기술을 사용하여 구성된다. 이는 증폭기 및, 이 증폭기의 반전 입력 단자와 출력 단자 사이에 결합된 신호 적분 캐패시터를 포함한다.
상기 스위치형 캐패시터 장치는 제 1 전송 게이트, 제 2 캐패시턴스, 및 제 2 전송 게이트를 포함하는데, 이들은 상기 증폭기의 반전 입력 단자에 입력 신호를 연결하고 또 그것으로부터 상기 입력 신호를 차단하는 직렬 장치를 형성한다. 제 1 및 제 2 제어 신호들은, 예컨대 제 1 제어 신호 주기의 제 1 부분 동안 두 개의 전송 게이트가 모두 전도 상태로 되고 제 2 부분 동안에 비전도 상태가 되도록 하기 위하여 대응하는 전송 게이트들의 스위칭 시간들을 제어하도록 제 1 및 2 전송 게이트들에 각각 연결된다.
이러한 전송 게이트의 턴-오프 전이동안, 전하가 상기 전송 게이트의 트랜지스터들로부터 이 전송 게이트의 출력 단자에 결합될 수 있다. 이러한 전하는, 차후 설명되는 바와 같이, 입력 단자에서의 전압에 비선형적으로 의존할 것이다. 위와 같은 전송 게이트가 입력 신호를 상기 적분 캐패시턴스에 인가하는데 사용될 때, 상기 전하는 입력 신호의 레벨에 비선형적으로 의존하게 될 것이다. 상기 전하가 적분 캐패시턴스에 결합되는 것이 허용될 경우, 상기 전하는 불리하게도 상기 신호 적분기의 선형성을 저하시킬 것이다.
본 발명의 한 양상에 따라, 신호 적분기는 입력 신호원과, 제 1 캐패시턴스, 및 2-레벨, 제 1 제어 신호에 응답하는 제어 단자를 가진 제 1 전송 게이트를 포함한다. 상기 제 1 전송 게이트는 상기 제 1 캐패시턴스의 제 1 단자에 연결되는 제 1 신호 단자 및 상기 입력 신호원에 연결되는 제 2 신호 단자를 갖는다. 상기 신호 적분기는 입력 단자 및 출력 단자를 가진 증폭기를 포함한다. 제 2 전송 게이트는 2-레벨, 제 2 제어 신호에 응답하는 제어 단자를 가진다. 상기 제 2 전송 게이트는 상기 증폭기의 제 1 입력 단자에 연결되는 제 1 신호 단자 및 상기 제 1 캐패시턴스의 제 2 단자에 연결되는 제 2 신호 단자를 갖는다. 상기 입력 신호는 상기 제 1 전송 게이트와, 상기 제 1 캐패시턴스, 및 상기 제 2 전송 게이트의 직렬 장치를 통해 상기 증폭기의 제 1 입력 단자에 연결된다. 상기 제 1 및 제 2 전송 게이트들이 각각 상기 제 1 및 제 2 제어 신호에 따라 동작하도록 타이밍 된다. 적분 제 2 캐패시턴스가 상기 입력 신호의 시간 적분을 나타내는 출력 신호를 상기 증폭기의 출력 단자에 발생시키기 위하여 상기 증폭기의 입력 및 출력 단자 사이에 연결된다. 상기 제 1 제어 신호는, 제 1 전송 게이트를 턴-오프시키는 제 1 제어 신호의 전이와 관련된 신호가 증폭기의 입력 단자에 연결되는 것을 방지하도록, 제 1 전송 게이트가 비전도 상태로 되기에 앞서 제 2 제어 신호의 소정의 주기 동안에 제 2 전송 게이트를 비전도 상태로 하기 위해 제 2 제어 신호에 대해 지연된다.
이하, 첨부된 도면을 참조하여 본원 명세서를 보다 상세히 기술하겠다.
제 1a 도 및 제 1b 도는 본 발명의 한 양상을 구현하는
Figure kpo00006
A/D 변환(100)를 나타낸다. 상기
Figure kpo00007
A/D 변환기(100)는 스위치형 캐패시터 회로 기술을 이용하는 신호 적분기(110)를 포함한다. 상기 신호 적분기(110)는 입력 단자(110a)에서 디지털로 변환될 아날로그 입력 신호(160)를 수신하고, 내부적으로 발생된 2-레벨 신호 DIG 를 단자(110b)에서 수신한다. 신호 적분기(110)는 증폭기(200)의 출력 단자(200c)에 신호 OUT 를 공급한다. 입력 신호(160)는, 예컨대, BTSC 표준 방식에 따른 텔레비젼 수상기의 FM 디코더에 의해 발생된 기저대 스테레오 신호일 수도 있다. 증폭기(200)는 반전 입력 단자(200a)를 갖는다. 적분 캐패시터(C3)는 단자(200c 및 200a) 사이에 연결된다. 비반전 입력 단자(200b)가 DC 전압 VREF 에 연결된다. 상기 증폭기 및 피드백 캐패시터의 페루프 응답은 증폭기(200)의 반전 입력(200a)에서의 전위를 전압 VREF 의 레벨에 설정하려는 경향이 있다.
단자(110a)에서의 입력 신호(160)는, 예컨대, 통상적인 상보적 트랜지스터의 전송 게이트(T1)를 통해 캐패시터(C1)의 제 1 단자(C1a)에 연결된다. CMOS 기술을 이용하는 전송 게이트(T1)는, 신호(P2D)가 TRUE 이거나 고레벨 신호일 때, 전송 게이트(T1)의 대응하는 트랜지스터쌍이 전도 상태로 되게하는 상보적 클럭 신호(P2D 및 P2DN)에 의해 제어된다. 캐패시터(C1)의 다른 단자는 전송 게이트(T6)를 통해 증폭기(200)의 반전 입력 단자(200a)에 연결된다. 전송 게이트(T6)는 신호(P2)가 TRUE 이거나 고레벨 신호일 때, 전도 상태로 되게 하는 상보적 클럭 신호(P2 및 P2N)에 의해 제어된다. 전송 게이트(T1 및 T6)는, 예컨대 신호(P2D)의 각 주기의 제 1 부분 동안 동시에 전도 상태로 되며, 제 2 부분 동안에는 비전도 상태로 된다. 따라서, 전송 게이트(T1 및 T6)는 신호(P2D)의 주파수, 즉, 예컨대 11MHz에서 동작한다.
상기 캐패시터(C1)의 단자(C1a)는 또한 전송 게이트(T2)를 통해 전압 VREF 에 연결되며, 이때 전송 게이트(T2)는 전도 상태가 된다. 상기 캐패시터(C1)의 다른 단자는, 전송 게이트(T3)를 통해 전압 VREF에 연결되며, 이때 상기 전송 게이트(T3)는 전도 상태가 된다. 전송 게이트(T2 및 T3)는 클럭 신호(P1 및 P1N)에 의해 제어되며 신호(P2D)와 동일한 주파수에서 동작한다. 상기 전송 게이트(T2 및 T3)가 전도 상태가 될 때, 전송 게이트(T1 및 T6)는 비전도 상태이며, 역 또한 성립한다.
제 1b 도의 타이밍 발생기(180)는 한쌍의 타이밍 신호들을 발생시키고, 최종적으로 타이밍 신호(P1, P1N, P2, P2N, P2D 및 P2DN)을 발생시키기 위해, 상기 한쌍의 타이밍 신호를 인버터(U2O 내지 U23)와, 지연 유닛(U24), 및 다른 인버터(U25 및 U26)를 구비하는 각각의 회로 브랜치에 인가한다.
이후에 설명되는 방식으로 발생된 2-레벨 신호 DIG 가 신호 적분기(110)의 단자(110b)에 연결된다. 단자(110b)는 전송 게이트(T5)를 통해 캐패시터(C2)의 단자(C2a)에 연결된다. 전송 게이트(T5)는, 클럭 신호(P2D)가 고레벨 신호일 때, 전도 상태가 되게 하는 상보적 클럭 신호(P2D 및 P2DN)에 의해 제어된다. 캐패시터(C2)의 다른 단자는 전송 게이트(T6 및 T3) 사이의 접합 단자에 연결된다. 단자(C2a)는 전송 게이트(T4)가 전도 상태일 때, 이 전송 게이트(T4)를 통해 전압 VREF 에 연결된다. 전송 게이트(T4)는 클럭 신호(P1 및 P1N)에 의해 제어된다. 전송 게이트(T4 및 T5)는 각각 전송 게이트(T2 및 T1)와 유사하게 그리고 동시에 동작한다.
본원 발명의 한 양상에 따라, 전송 게이트(T1 및 T5)를 제어하는 클럭 신호(P2D 및 P2DN)는, 각각 클럭 신호(P2 및 P2N)와 유사하지만 그들로부터 약 5nsec 만큼 지연된다. 신호(P1, P2 및 P2D)는 각각, 약 90nsec 의 주기 및 40%의 듀티 사이클의 파형을 가진 2-레벨 신호이다. 신호(P1)가 TRUE 또는 고 레벨 상태일 때, 신호(P2)는 신호(P1 및 P2)가 오버랩되지않은 신호가 되도록 항상 FALSE 또는 저레벨 상태가 된다. 그 결과, 전송 게이트(T1, T5 및 T6)가 전도 상태일 때, 전송 게이트(T2, T3 및 T4)는 비전도 상태이며, 그 역 또한 성립한다.
동작중, 전송 게이트(T2, T3 및 T4)는, 캐패시터(C1 및 C2)를 방전시키기 위해, 예컨대 클럭 신호(P1) 각 주기의 제 1 부분 동안 동시에 전도 상태로 된다. 캐패시터(C1 및 C2)의 각 전극의 전위는 증폭기(200)의 반전 입력 단자(200a)에서의 전위(±증폭기 입력 오프셋 전위)에 일치하는 전압 VREF 으로 설정된다. 그때 전송 게이트(T2, T3 및 T4)는 비전도 상태가 되며, 전송 게이트(T1, T5 및 T6)는 전도 상태가 된다. 입력 단자(200a)는 증폭기 피드백 접속으로 인해 가상적 AC 접지에 유지된다. 따라서, 캐패시터(C1 및 C2)는 단자(110a 및 110b)에서 각각의 입력 전압으로 충전한다. 상기 충전 전류는 캐패시터(C3)에서 적분되며, 단자(110a 및 110b)에서 두 입력 신호 합의 시간 적분에 비례하는 출력 신호(OUT)를 발생시킨다.
제 1a 도에 도시된 바와 같은 소정 전송 게이트의 N-채널 및 P-채널 MOS 트랜지스터는 병렬로 연결되며 대향 클럭 신호들을 필요로 한다. 상기 클럭 신호로 인한 상기 전송 게이트의 출력 단자 (OUTPUT)로의 신호 통과량은 소거(cancellation)의 결과로서 감소될 것이다. 그러나, 상기 소거는 완전하지가 않다.
더욱이, 불리하게도, 소거되지 않은 통과 신호의 레벨은 위와 같은 전송게이트의 신호 단자(INPUT ＜ OUTPUT)에서의 전압에 비선형적으로 의존된다. 상기 전압 의존성은 예컨대 상기 전송 게이트가 전도 상태일 때 상기 전송 게이트의 각각의 MOS 트랜지스터들의 반전층에 저장된 전하가 단자(INPUT 및 OUTPUT) 에서의 전압에 비선형적으로 의존하기 때문에 야기된다. 예컨대, 입력 단자(INPUT)에서 소정의 방향으로의 전압 변화는 상보적인 트랜지스터들중 한 트랜지스터의 반전층에서의 전하를 대응되는 량만큼 증가시키며, 다른 하나에서는 전하를 상이한량만큼 감소시키므로써, 전하 증가 및 감소 사이의 차이가 단자(INPUT)에서의 전압에 비선형적으로 의존되게 한다.
각각의 상보적인 트랜지스터에서의 반전층에 저장된 대응하는 전하 부분은 전송 게이트의 턴-오프 전이 동안에 단자(OUTPUT)에 연결된다. 따라서, 예컨대 전송 게이트(T1) 각각의 상보적인 트랜지스터에서 대응하는 전하 부분 사이의 차에 일치하는 순 전하(net charge)가 대응하는 단자(OUTPUT)에 연결된다. 전송 게이트(T1)의 동작중, 상기 순 전하는 전송 게이트(T1)를 턴-오프시키는 클럭 신호(P2D 및 P2DN)의 전이 에지동안 캐패시터(C1)로 전달될 수도 있다. 이러한 순전하는, 입력 신호(160)와 동일한 입력 단자(INPUT)에서의 전압에 비선형적으로 의존한다. 상기 순 전하가 적분 캐패시털스(C3)에 연결되도록 허용되는 경우, 이것은 불리하게도 신호 적분기(110)의 동작에 있어서 선형성을 저하시킬 것이다.
본원 발명의 한 양상에 따라, 위와 같은 선형성의 저하를 방지하기 위해, 클럭 신호(P2 및 P2N)에 의해 제어되는 전송 게이트(T6)는 양호하게도 전송 게이트(T1 및 T5)가 턴-오프되기 약 5nsec 전에 턴-오프된다. 따라서, 양호하게도, 전송 게이트(T1) 안에서의 순 전하 전달은 이미 비전도 상태로 되어 있는 전송 게이트(T6)에 의해 신호(OUT)에 영향을 미치지 않도록 방지될 것이다.
증폭기(200)의 정상 상태 이득이 높고, 전송 게이트 (T6)의 턴-오프 전이에 앞서 신호 적분기(110)가 정상 상태로 동작을 실행한 경우, 턴-오프 전이동안에 전송 게이트(T6)에 의해 결합된 순 전하는 양호하게도 당해 상기 신호 적분기(110)의 선형성을 저하시키지 않을 것이다. 이는 전송 게이트(T6)의 각각의 신호 단자에서의 대응하는 전압이 전압 VREF 과 거의 동일한 레벨이므로, 상기 순 전하가 신호(160)의 레벨에 의존되지 않기 때문이다.
한편, 예컨대 비교적 높은 입력 신호(160)의 변화율로 인해, 정상 상태 동작이 전송 게이트(T6)의 턴-오프 바로 전에는 발생하지 않을 수 도 있다. 그러므로, 전송 게이트(T6)의 신호 단자에서의 전압은, 턴-오프 시간 바로 전에는 이러한 턴-오프 시간에 존재하는 입력 신호(160)의 레벨에 따라 달라질 수 있다. 이러한 상황에 있어서, 전송 게이트(T6)의 단자(OUTPUT)에 결합되는 순 전하는 불리하게도 입력 신호(160)에 비선형적으로 의존할 수도 있다. 전송 게이트(T6)에서의 순 전하에 대한 비선형적인 전압 의존 효과를 감소시키는 것이 바람직하다.
본 발명의 다른 양상에 따라, 순 전하의 전압 의존성에서의 비선형성은 대칭적인 방식으로 두 개의 트랜지스터를 동작시킴으로써 감소된다. 전송 게이트(T6)의 트랜지스터들의 대칭적 동작은 전송 게이트의 각각의 상보적 트랜지스터들이 턴-오프되기 바로 전에 동일한 전하를 포함한다는 것을 의미한다. 균형잡힌 동작이 전송 게이트의 입력 및 출력 단자가, 게이트 전극들에 인가된 클럭 신호의 상보적 전위의 중간 정도로 바이어싱되도록 당해 회로를 바이어싱시킴으로써 이루어진다.
상기 균형잡힌 동작을 이루기 위하여, 비반전 단자(200b)에 연결된 전압 VREF 은 예컨대 클럭 신호(P2)의 두 레벨의 중간점에 일치하는 레벨에서 설정된다. 이 방식으로, 전송 게이트 (T6)의 출력 단자(OUTPUT)에서 발생되는 전압 Vibput은 피드백의 결과로서 VREF 레벨에서 또한 설정된다. 전송 게이트(T6)의 입력 단자는 비교적 낮은 임피던스 스위치로서 작용하기 때문에 자체 출력 단자에서의 전위를 따른다.
전송 게이트(T6)의 두 개의 트랜지스터들은 대칭적으로 동작하며 유사한 특성을 가지므로, 예컨대 출력 단자(OUTPUT)에서의 소정의 전압 변화에 의해 발생된 순 전하에서의 변화가 양호하게도 당해 트랜지스터들이 대칭적으로 동작하지 않을 때보다 작아진다. 그러므로, 순 전하는 양호하게도 입력 신호(160)의 레벨에 대해 덜 비선형적으로 의존하게 될 것이다.
신호(DIG)의 반전된 파형을 가진 신호(DIG')및 신호(OUT)는 각각 신호 적분기(110)와 유사하게 동작하는 제 2 신호 적분기(110')의 입력 단자(110b' 및 110a')에 연결된다. 상기 적분기(110 및 110')에서의 비슷한 아이템 및 기능들은 비슷한 참조 번호 및 심볼에 의해 나타내어진다. 적분기(110')는 적분기(110)로 부터의 신호(OUT) 및 신호(DIG')합의 시간 적분에 비례하는 출력 신호 OUT' 를 발생시킨다.
신호(OUT')는 디지털, 2-레벨 신호(120a)를 발생시키는 비교기(120)의 입력 단자에 연결된다. 신호(120a)는 신호(OUT')가 전압 VREF 과 일치하는 소정의 임계 레벨 아래에 있을 때는 TRUE 상태에 있고, 그렇지 않을때는 FALSE 상태에 있게 된다. 2-레벨 신호(120a)는 클럭 신호(P2)의 하강 에지에 의해 D형 또는 데이타 플립-플롭(130)으로 클럭킹된다. 플립-플롭(130)은 신호(120a)의 상태와 일치하는 상태에서 상응하는 출력 단자에서의 상보적 신호(DIG 및 DIG')를 발생시킨다. 신호(P2)의 하강 에지가 동시에 플립-플롭 (130)의 클럭킹 및 전송 게이트(T6 및 T6')의 턴-오프를 야기시키므로, 상기 전송 게이트(T6 및 T6')의 턴-오프와 관련될 수도 있는 과도 동요가 신호(DIG 및 DIG')에 영향을 미치는 것이 방지된다. 네가티브 피드백 방식으로 신호(DIG)는 신호 적분기(110)에 연결되고, 마찬가지로, 신호(DIG')도 네가티브 방식으로 적분기(110')에 연결된다.
신호(DIG)는 예컨대 신호(P2)의 각 주기에서 TRUE 및 FALSE 상태중 한 상태에 있을 수도 있다. 신호(DIG)가 TRUE 또는 고레벨 상태에 있을 때, 전압 VREF 보다 큰 값을 갖는다. 한편, 상기 신호가 FALSE 또는 저레벨 상태에 있을 때는, 전압 VREF 보다 작은 값을 가진다. 따라서 신호(P2)의 소정 주기에서, 신호(DIG)가 TRUE 상태일 경우, 이는 신호 (OUT)를 감소시킨다. 한편, 신호 (DIG)가 FALSE 상태일 경우, 신호(OUT)는 증가된다. 따라서 신호(DIG)는 신호(160)에 의해 초래된 캐패시터 C2 에서의 전류의 제 2 부분과 일치하나 정 반대 극성을 가진 평균값을 가진 캐패시터 C2에서의 전류의 제 1 부분을 형성하는 방식으로 네가티브 피드백을 제공한다. 결국, 입력 신호(160)가 적분기(110)의 신호(OUT)를 증가시킬 때, 신호 (DIG)는 신호(OUT)를 감소시키며, 그 역관계도 성립된다. 마찬가지로 적분기(110')에 있어서, 네가티브 피드백 방식으로, 신호(OUT)가 신호(OUT')를 증가시킬 때, 신호(DIG')는 네가티브 방식으로 신호(OUT')를 감소시키며, 그 역관계로 성립된다. 적분기(110 및 110')에 의해 형성되는 이중 적분을 사용할 때의 장점은, 예컨대 1985년 3 월, 통신에 관한 IEEE 회보, 제 COM-33 권, 제 3 호에서 간행된, 제임스 씨. 캔디에 의한 논문 시그마 델타 변조에서의 이중 적분의 사용(A USE OF DOUBLE INTEGRATION IN SIGMA DELTA MODULATION)에서 설명된다.
신호(DIG)는 아날로그 입력 신호(160)의 디지털형을 제공하면서 병렬 워드 RESULT 를 발생시키는 데시메이션 (decimation) 네트웍(140)에 연결된다. 이러한 데시메이션 네트웍의 보기가, 예컨대, 1978년 7월, 회로 및 시스템에 관한 IEEE 회보, 제 CAS-25 권, 제 7 호에서 간행된, 루디 제이, 반 데 플라쉐에 의한 논문 A/D 변환기로서의 시그마-델타 변조기에서 설명된다. 데시메이션 네트웍(140)의 병렬 워드 RESULT 는, 반 데 플라쉐의 논문에 따라 신호(DIG)가 TRUE 상태일 때 소정의 구간 N 동안 발생하는 신호(P2) 주기의 수와, 신호(DIG)가 FALSE 상태일 때 구간 N 동안에 발생하는 신호(2)의 주기 수와의 차를 계산함으로써 형성될 것이다. 구간 N 은 요구되는 워드 RESULT 의 비트에 따라 선택된다. 구간 N 이 길수록 상기 비트도 높아진다.
높은 정확성, 특히 A/D 변환기(100)의 높은 선형성을 얻기 위하여, 증폭기(200)의 정상 상태 또는 DC 이득을 갖는 것이 바람직하다. 상기 정상 상태 또는 DC 이득은, 신호(P2)의 각 주기에서, 전송 게이트(T6)가 비전도 상태로 되기 바로 전에 전압 Vinput의 레벨을 결정한다. 높은 DC 이득은 아날로그 입력 신호(160)의 레벨에 관계없이 증폭기(200)의 입력 단자 (200a)에서의 입력 전압 Vinput을 일정하게 유지시킨다. 또한, 캐패시턴스가 사실상 비-선형일 수 있는 단자(200a)에서 입력 캐패시턴스에 대한 밀러 효과를 감소시키는 것이 바람직하다.
제 2 도는 제 1 도의 신호 적분기(110)에 포함된 증폭기(200)의 상세도이다. 제 1 및 제 2 도에서 동일한 숫자 및 기호는 동일한 아이템 및 기능을 나타낸다. 제 2 도의 회로는, 양호하게도 비교적 낮은 전력 소비와, 높은 주파수 용량을 제공하는 MOS 기술을 사용하여 구성된다.
제 2 도 증폭기(200)의 반전 입력 단자(200a)에서의 입력 전압 Vinput은 반전 공통 소스 증폭기로서 동작하는 P-형 전계 효과 또는 PMOS 트랜지스터(MP1)에 연결된다. 트랜지스터(MP1)의 드레인 전극은 접합 단자(200d)를 통해 PMOS 트랜지스터(MP2)의 소스 전극에 연결된다.
접합 단자(200d)는, 반전 공통 소스 증폭기로서 동작하는 PMOS 트랜지스터(MP3)의 게이트 전극에 연결된다. 트랜지스터(MP3)의 드레인 전극은 단자(200e)에서 트랜지스터(MP2)의 게이트 전압을 변화시키기 위해 트랜지스터(MP2)의 게이트 전극에 연결된다. 전류 원으로서 동작하는 N-형 전계효과 또는 NMOS 트랜지스터(MN1)의 드레인 전극은 트랜지스터(MP3)의 전압 이득을 결정하는 부하 임피던스를 형성하기 위해 단자(200e)에 연결된다. 트랜지스터(MN1)의 게이트 전극은 전압 VREF 에 연결된다. 트랜지스터(MP1, MP2, MP3 및 MN1)는 수정된 캐스트코드(cascode)형 장치(1200a)를 형성한다. 출력 신호(OUT)는 트랜지스터(MP2)의 드레인 전극에서 발생된다. 단자(200a)는 상기 장치(1200a)의 반전 입력 단자이고 단자(200c)는 상기 장치(1200a)의 출력 단자이다.
입력 전압 Vinput의 변화는 트랜지스터(MP1 및 MP2)를 통해 흐르는 전류 i1를 변화시키며, 단자(200e)에서의 전압 변화를 야기시킨다. 단자(200d)에서의 발생된 증폭 신호인, 단자(200e)에서의 신호는 트랜지스터(MP2)를 통해 단자(200d)로 피드백된다. 상기 네가티브 피드백으로 인해, 전압 Vinput의 변화에 의해 야기되는 전류 i1의 변화는, 트랜지스터(MP2)의 게이트가 일정한 전압을 유지하는 경우 발생될 수 있는 것보다 작은 전압 변화를 단자(200d)에서 일으킨다. 대조적으로, 널리 공지된 통상적인 캐스코드 장치에 있어서, 위와 같은 상기 네가티브 피드백 장치는 사용되지 않는다. 단자(200d)에서의 전압 변화를 보다 작게 하는 요인은 트랜지스터(MP3 및 MN1)로 구성된 소스 증폭기의 전압 이득에 일치한다. 트랜지스터(MP2 및 MP3)에 의해 형성된 폐루프 장치 및 트랜지스터(MP2)의 응답 시간이 빠르므로, 단자(200d)에서의 전압은 트랜지스터(MP1)에 흐르는 전류 i1가 갑작스런 변화를 일으킨 후 변화되지 않고 유지된다.
단자(200d)에서 트랜지스터(MP1)의 드레인 전압은 단지 미소한 변화만을 일으키므로, 그것의 드레인 전류 i1는 단자 (200c)에서 트랜지스터(MP2)의 드레인 전압의 변화에 의해 변조되지 않는다. 결국, 트랜지스터(MP2)에 흐르는 전류 i1은 트랜지스터(MP2)의 드레인에서 신호(OUT)의 변화에 의해 변조되지 않는다. 따라서, 양호하게도, 단자(200c)에서 출력 임피던스는 트랜지스터(MP3)의 전압 이득에 비례하는 양만큼 증가된다.
단자(200d)에서 전압 변화를 감소시키는 트랜지스터(MP3)에 의해 형성된 피드백 장치로 인해, 단자(200a)에서의 입력 캐패시턴스에 대한 밀러 효과는, 네가티브 피드백 장치가 사용되지 않았을때와 비교할 때 훨씬 감소된다. 입력 캐패시턴스에 대한 밀러 효과를 감소시킴으로써, 유효 입력 캐패시턴스는 작은 값을 유지한다. 결국, 그렇지 않은 경우 제 1 도의 적분기(110)의 선형성에 악영향을 미칠 수 있는 입력 캐패시턴스의 비선형성의 영향은 감소된다.
상술한 바와 같이, 입력 단자(200a) 및 출력 단자(200c)를 가진 증폭기(200)에 포함된 제 2 도의 장치(1200a)는 트랜지스터(MP1, MP2, MP3 및 MN1)에 의해 형성된다. 장치 (1200a)에 부가하여, 증폭기(200)는 또한 장치(1200b, 1200c 및 1200d)를 포함하며, 각각의 장치는 장치(1200a)가 형성되는 방식과 유사한 방식으로 4개의 MOS 트랜지스터들에 의해 형성된다. 상기 장치들과 장치(1200a)와의 차이점은 아래에서 설명된다.
장치(1200b)는 각각 장치(1200a)의 트랜지스터들(MP1, MP2, MP3 및 MN1)과 부합되는 트랜지스터들(MP4, MP5, MP6 및 MN2)를 포함한다. 트랜지스터(MP4)의 게이트에 연결된 장치(1200b)의 입력 단자(200b)는 전압 VREF 의 전압 레벨에 존재한다. 장치(1200b)의 출력 단자(200f)는 트랜지스터(MP5)의 드레인 전극에 연결된다. 회로(1200a 및 1200b)는 동일한 회로이므로, 트랜지스터 (MP5)에 흐르는 전류(i2)는, 단자(200a 및 200b)에서의 전압이 일치할 때 트랜지스터 (MP2)에 흐르는 전류 i1와 일치한다. 더욱이, 주위 온도가 변화할 때 전류(i1및 i2)는 동일한 값을 유지한다.
장치(1200c)는 장치(1200a)의 트랜지스터(MP1, MP2, MP3 및 MN1)에 부합되는 트랜지스터(MN6, MN7, MN8 및 MP8)을 포함하지만, 장치(1200a)에서의 각각의 PMOS 형 트랜지스터는 장치(1200c)에 있어서 NMOS 트랜지스터로 대치되며 그 역 또한 성립된다. 장치(1200b)의 단자(200f)는 트랜지스터(MN7)의 드레인 전극 및, 트랜지스터(MN6)의 게이트 전극에 연결된다. 결국, 트랜지스터(MN6)의 게이트 전압은 트랜지스터(MN6)에 흐르는 전류(i3)가 전류(i2)와 같아지는 레벨에서 설정된다. 단자(200a 및 200b)의 입력 전압이 일치할 때, 전류(i3)는 전류(i1)와 동일하며, 온도에 의해 야기된 전류(i1)의 변화를 따른다.
장치(1200d)는 장치(1200a)의 트랜지스터(MP1, MP2, MP3 및 MN1)에 부합하는 트랜지스터(MN3, MN4, MN5 및 MP7)를 포함한다. 장치(1200c)의 경우에서와 같이, 장치(1200a)에서의 각각의 PMOS 형 트랜지스터는 장치(1200c)에서 NMOS 형 트랜지스터에 의해 대치된다. 트랜지스터(MN3)의 게이트 전극은 장치(1200v 및 1200c)의 단자(200f)에 연결되고, 트랜지스터(MN4)의 드레인 전극은 장치(1200a)의 출력 단자(200c)에 연결된다. 따라서, 장치(1200c)의 트랜지스터(MN6)에 흐르는 전류(i3)는 트랜지스터(MN3)에서 반영되고, 입력 단자(200a 및 200b)의 전압이 일치할 때 전류(i1)와 동일하며, 온도에 의해 야기된 전류(i1)의 변화를 따른다. 장치(1200b, 1200c, 및 1200d)는 온도가 보상되는 방식으로 증폭기(200)의 오프셋 전압이 거의 제로가 되게 한다. 따라서, 제 1 도에 도시된 바와 같은, 증폭기(200)의 폐루프 형태에 있어서 전압 Vinput은 정상 상태 동작 동안에 전압 VREF 과 일치한다.
캐스코드형 장치(1200d)는 단자(200c)에서 장치(1200a)의 개방 루프 DC 이득을 높은 값으로 유지하는 높은 출력 임피던스를 갖는다.
전압 VREF은, 제 2 도 장치(1200a)의 신호(OUT)에 충분한 다이나믹 영역 및 트랜지스터(MP1) 양단에 소정의 DC 전압을 공급하는 전압 레벨을 갖는다.

Claims (10)

  1. 입력 신호(160)의 소스와; 제 1 캐패시턴스(C1); 및 제 1 입력 단자(200a)와 출력 단자(200c)를 가진 증폭기(200)를 구비하는 신호 적분기에 있어서, 2-레벨 제 1 제어 신호(P2D)에 응답하는 제어 단자와 상기 제 1 캐패시턴스(C1)의 제 1 단자(C1a)에 연결된 제 1 신호 단자, 및 상기 입력 신호 소스에 연결된 제 2 신호 단자를 가진 제 1 전송 게이트(T1)와; 2-래벨 제 2 제어 신호(P2)에 응답하는 제어 단자와, 상기 증폭기(200)의 상기 제 1 입력 단자(200a)에 연결된 제 1 신호 단자, 및 상기 제 1 캐패시턴스(C1)의 제 2 단자에 연결된 제 2 신호 단자를 가지므로써 상기 입력 신호가 상기 제 1 전송 게이트(T1), 상기 제 1 캐패시턴스(C1), 및 제 2 전송 게이트(T6)의 직렬 장치를 통해 상기 증폭기의 상기 제 1 입력 단자(200a)에 연결되는 제 2 전송 게이트(T6)를 구비하며, 상기 제 1 및 제 2 전송 게이트(T1 및 T6)가 각각 상기의 제 1 (P2D) 및 제 2 (P2) 제어 신호에 따라 동작하도록 타이밍되고, 상기 증폭기(200)의 상기 제 1 입력(200a)과 출력(200c)단자 사이에 연결되어 상기 증폭기(200)의 상기 출력 단자에서 상기 입력 신호의 시간 적분을 나타내는 출력 신호를 발생시키는 적분, 제 2 캐패시턴스(C3); 및 상기 제 1 전송 게이트(T1)가 비전도 상태로 되기 이전에, 상기 제 2 제어 신호(P2)의 소정의 주기 내에서 상기 제 2 전송 게이트(T6)를 비전도 상태로 만들기 위해 상기 제 2 제어 신호에 대해 상기 제 1 제어 신호(P2D)가 지연되도록 하여, 상기 제 1 전송 게이트 (T1)를 턴-오프시키는 제 1 제어 신호의 전이와 관련된 신호가 상기 증폭기(200)의 상기 제 1 입력 단자(200a)에 연결되는 것을 방지하기 위해 제 1 (P2D) 및 제 2 (P2) 제어 신호를 발생시키는 수단(180, U21, U22, U23, U24, U25 및 U26)을 구비하는 것을 특징으로 하는 신호 적분기.
  2. 제 1 항에 있어서, 상기 증폭기(200)의 제 1 입력 단자(200a) 및 상기 증폭기의 출력 단자(200c)사이에 연결된 상기 제 2 캐패시턴스(C3)가, 상기 제 2 전송 게이트의 제 1 신호 단자에서 발생된 전압이 상기 입력 신호의 상이한 레벨에 대해 동일하게 되도록 하는 네가티브 피드백 장치를 형성하는 것을 특징으로 하는 신호 적분기.
  3. 제 2 항에 있어서, 상기 제 2 전송 게이트(T6)의 상기 제 1 신호 단자에서 발생된 상기 전압이 상기제 1 및 2 제어 신호중 하나가 취할 수 있는 두 레벨 사이의 중간 레벨이 되도록 상기 증폭기(200)의 제 2 입력 단자(200b)에 연결된 기준 전압(VREF)을 발생시키는 수단(190)을 구비하는 것을 특징으로 하는 신호 적분기.
  4. 제 3 항에 있어서, 상기 제 1 캐패시턴스(C1)의 상기 제 1 단자(C1a)와 상기 기준 전압(VREF) 사이에 연결된 제 3 전송 게이트(T2), 및 상기 제 1 캐패시턴스(C1)의 상기 제 2 단자와 상기 기준 전압 (VREF) 사이에 연결된 제 4 전송 게이트(T3)를 구비하고, 상기 제 1 캐패시턴스(C1)는 상기 제 3 (T2) 및 제 4 (T3) 전송 게이트가 전도 상태일 때 방전되는 것을 특징으로 하는 신호 적분기.
  5. 제 1 항에 있어서, 상기 제 1 캐패시턴스가 제 1 (T1) 및 제 2 전송 게이트(T6)가 전도 상태로 되기 이전에 주기적 신호인 제 1 및 2 제어 신호중 하나의 주기 동안에 주기적으로 방전되는 것을 특징으로 하는 신호 적분기.
  6. 제 1 항에 있어서, 제 1 (T1) 및 제 2 (T6) 전송 게이트중 최소한 하나가 상보적인 제어 신호에 응답하는 한쌍의 상보적 MOS 트랜지스터들을 구비하는 것을 특징으로 하는 신호 적분기.
  7. 제 1 항에 있어서, 시그마-델타 변조기를 형성하기 위해, 상기 증폭기(200)의 상기 출력 단자(200c)에 연결되어 상기 증폭기(200)의 상기 출력 신호(OUT)에 따라 2-레벨 제 2 출력 신호(DIG)를 발생시키는 수단(120 및 130)과; 상기 제 2 전송 게이트(T2)에 연결된 제 1 단자를 가진 제 3 캐패시턴스(C2)와; 제 1 주파수와 관련된 주파수에서 제 3 제어 신호에 응답하는 제어 단자, 상기 2-레벨 제 2 출력 신호에 연결된 제 1 신호 단자, 및 상기 제 3 캐패시턴스(C2)의 제 2 단자에 연결된 제 2 신호 단자를 가진 제 3 전송 게이트(T5)를 구비하는 것을 특징으로 하는 신호 적분기.
  8. 제 7 항에 있어서, 상기 제 2 출력 신호 발생 수단(120 및 130)이 상기 증폭기의 상기 출력 신호(OUT)에 응답하는 비교기(120)와 이 비교기의 출력 단자(120a)에 연결되어 디지털 저장 수단(130)의 출력 단자(Q)에서 상기 제 2 출력 신호(DIG)를 발생시키며, 이 신호를 상기 제 2 전송 게이트를 비전도 상태로 만드는 상기 제 2 제어 신호의 전이 에지와 동시에 동시 비교기의 상기 출력 단자에 저장하는 디지털 저장 수단(130)을 구비하는 것을 특징으로 하는 신호 적분기.
  9. 제 7 항에 있어서, 상기 제 2 제어 신호의 소정의 주기내에서, 상기 제 3 전송 게이트(T5)가 비전도 상태로 되기 이전에 상기 제 2 전송 게이트(T6)를 비전도 상태로 만들기 위해 상기 제 3 제어 신호가 상기 제 2 제어 신호에 대해 지연되도록 상기 제 3 제어 신호(P2D)를 발생시키는 수단(U24)를 구비하는 것을 특징으로 하는 신호 적분기.
  10. 제 1 항에 있어서, 상기 제 1 및 제 2 제어 신호 발생 수단(180, U20, U21, U22, U23, U24, U25 및 U26)이 동일한 주파수에서 오버랩되지 않는 한쌍의 신호를 발생시키는 수단(180), 및, 상기 오버랩되지 않은 한쌍의 신호에 응답하여 상기 신호쌍의 지연된 신호에 따라, 상기 제 1 제어 신호를 발생시키고, 상기 신호쌍의 지연되지 않은 신호에 따라 상기 제 2 제어 신호를 발생시키는 지연 수단(U24)을 구비하는 것을 특징으로 하는 신호 적분기.
KR1019880017208A 1987-12-23 1988-12-22 신호 적분기 KR0139415B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US137,230 1987-12-23
US07/137,230 US4837527A (en) 1987-12-23 1987-12-23 Switched capacitor arrangement

Publications (2)

Publication Number Publication Date
KR890011224A KR890011224A (ko) 1989-08-14
KR0139415B1 true KR0139415B1 (ko) 1998-07-15

Family

ID=22476389

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880017208A KR0139415B1 (ko) 1987-12-23 1988-12-22 신호 적분기

Country Status (7)

Country Link
US (1) US4837527A (ko)
JP (1) JP2721905B2 (ko)
KR (1) KR0139415B1 (ko)
CA (1) CA1293813C (ko)
DE (1) DE3843365C2 (ko)
FR (1) FR2625346B1 (ko)
GB (1) GB2212309B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4777472A (en) * 1987-12-23 1988-10-11 Rca Licensing Corporation Modified cascode amplifier
JPH01233921A (ja) * 1988-03-15 1989-09-19 Toshiba Corp △−σ変調器を用いたａ／ｄ変換回路
JPH01318431A (ja) * 1988-06-20 1989-12-22 Toshiba Corp アナログ／ディジタル変換回路
US4896156A (en) * 1988-10-03 1990-01-23 General Electric Company Switched-capacitance coupling networks for differential-input amplifiers, not requiring balanced input signals
US5198817A (en) * 1990-04-26 1993-03-30 Hughes Aircraft Company High-order sigma-delta analog-to-digital converter
US5030954A (en) * 1990-09-17 1991-07-09 General Electric Company Double rate oversampled interpolative modulators for analog-to-digital conversion
KR940004429B1 (ko) * 1991-11-01 1994-05-25 한국전기통신공사 가변저항형 mosfet 아날로그 곱셈기
KR940004430B1 (ko) * 1991-11-01 1994-05-25 한국전기통신공사 Mosfet 저항성 제어형 곱셈연산기
TW236054B (ko) * 1992-12-16 1994-12-11 Philips Electronics Nv
US5678210A (en) * 1995-03-17 1997-10-14 Hughes Electronics Method and apparatus of coupling a transmitter to a waveguide in a remote ground terminal
US5790064A (en) * 1996-04-10 1998-08-04 Oasis Design, Inc. Apparatus and method for switching capacitors within a switched capacitor circuit at times selected to avoid data dependent loading upon reference voltage supplies
US6380790B1 (en) * 2000-02-11 2002-04-30 President And Fellows Of Harvard College Integrator topplogy for continuous integration
US7391829B2 (en) * 2003-07-02 2008-06-24 Intel Corporation Apparatus, system and method for receiver equalization

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1274672A (en) * 1968-09-27 1972-05-17 Rca Corp Operational amplifier
JPS6031315A (ja) * 1983-07-29 1985-02-18 Nec Corp ２次デルタ・シグマ変調器
BE899174A (nl) * 1984-03-16 1984-09-17 Bell Telephone Mfg Besturingsketen met terugkoppeling en met geschakelde schakelaars en sigma-delta modulator waarin deze wordt toegepast.
US4625155A (en) * 1984-12-03 1986-11-25 Rca Corporation Resonant switching apparatus using a cascode arrangement
IT1186340B (it) * 1985-10-29 1987-11-26 Sgs Microelettronica Spa Integratore differenziale a condensatore commutato utilizzante un unico condensatore di integrazione
US4636738A (en) * 1986-02-03 1987-01-13 Motorola, Inc. Parasitic compensated switched capacitor integrator
US4716319A (en) * 1986-08-04 1987-12-29 Motorola, Inc. Switched capacitor filter for low voltage applications

Also Published As

Publication number Publication date
JPH01202930A (ja) 1989-08-15
KR890011224A (ko) 1989-08-14
GB2212309B (en) 1991-07-17
DE3843365C2 (de) 1995-05-11
CA1293813C (en) 1991-12-31
JP2721905B2 (ja) 1998-03-04
GB8829714D0 (en) 1989-02-15
US4837527A (en) 1989-06-06
GB2212309A (en) 1989-07-19
FR2625346B1 (fr) 1993-09-24
DE3843365A1 (de) 1989-07-06
FR2625346A1 (fr) 1989-06-30

Similar Documents

Publication Publication Date Title
KR0139415B1 (ko) 신호 적분기
KR0175299B1 (ko) Fet 비교기 회로
JP3039809B2 (ja) アナログ／ディジタル変換器、サンプリングパルス生成回路、及び電流スイッチ回路
US4897596A (en) Circuit arrangement for processing sampled analogue electrical signals
US4649293A (en) Clocked comparator
KR930009432B1 (ko) 디지탈/아나로그 변환기용 전류소자
US11929765B2 (en) Loop delay compensation in a delta-sigma modulator
US4656371A (en) Clocked comparator
KR940000944B1 (ko) D/a변환기
US4777472A (en) Modified cascode amplifier
KR920005362B1 (ko) 아날로그-디지털 변환회로
US4672239A (en) Sample-and-hold circuit arrangement
US4431929A (en) CMOS Dynamic amplifier
EP0720300B1 (en) Digital/analog (D/A) converting device with unit current generating circuit having differential switching and reference voltage generating circuits
US6084467A (en) Analog amplifier clipping circuit
US4835421A (en) Squaring circuits in MOS integrated circuit technology
EP1014288A1 (en) Improved method and circuit arrangement for signal processing
JPH0766727A (ja) 電界効果トランジスタで構成されるアナログ信号のサンプリング回路
Joshi et al. A Hysteresis Controlled Resolution for Level Crossing Sampling ADC
JPS63267017A (ja) アナログ・デイジタル変換回路装置
JPH0683039B2 (ja) コンパレータ
JPH0340300A (ja) サンプルホールド回路
SU978200A1 (ru) Аналоговое запоминающее устройство
JPS60167517A (ja) 電圧比較回路
JPS61288608A (ja) 差動増幅器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060213

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee