JPH0766727A - 電界効果トランジスタで構成されるアナログ信号のサンプリング回路 - Google Patents
電界効果トランジスタで構成されるアナログ信号のサンプリング回路Info
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- JPH0766727A JPH0766727A JP5214483A JP21448393A JPH0766727A JP H0766727 A JPH0766727 A JP H0766727A JP 5214483 A JP5214483 A JP 5214483A JP 21448393 A JP21448393 A JP 21448393A JP H0766727 A JPH0766727 A JP H0766727A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
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Abstract
(57)【要約】
【目的】 本発明は電界効果トランジスタで構成したア
ナログ信号のサンプリング回路に関し、スイッチ素子の
浮遊容量に起因する誤差の低減を目的とする。 【構成】 反転増幅器１と、キャパシタ２と、キャパシ
タ２に入力される信号を基準電圧Ｖｒｅｆと対象信号Ｖ
ｉｎとの間で切り換える第一スイッチ３と、反転増幅器
１の入力と出力との間の接続を導通状態と非導通状態と
の間で切り換える第二スイッチ４とを備え、キャパシタ
２に保持された対象信号Ｖｉｎと基準電圧Ｖｒｅｆとの
差に対応した出力が得られるアナログ信号のサンプリン
グ回路において、第二スイッチ（４）を形成する電界効
果トランジスタのゲートに印加される第２クロック信号
ＣＫの動作電圧を、反転増幅器１の自己バイアスレベル
に対応する電圧に変換する電圧変換回路を備えるように
構成する。
ナログ信号のサンプリング回路に関し、スイッチ素子の
浮遊容量に起因する誤差の低減を目的とする。 【構成】 反転増幅器１と、キャパシタ２と、キャパシ
タ２に入力される信号を基準電圧Ｖｒｅｆと対象信号Ｖ
ｉｎとの間で切り換える第一スイッチ３と、反転増幅器
１の入力と出力との間の接続を導通状態と非導通状態と
の間で切り換える第二スイッチ４とを備え、キャパシタ
２に保持された対象信号Ｖｉｎと基準電圧Ｖｒｅｆとの
差に対応した出力が得られるアナログ信号のサンプリン
グ回路において、第二スイッチ（４）を形成する電界効
果トランジスタのゲートに印加される第２クロック信号
ＣＫの動作電圧を、反転増幅器１の自己バイアスレベル
に対応する電圧に変換する電圧変換回路を備えるように
構成する。
Description
【０００１】
【産業上の利用分野】本発明は、逐次比較型Ａ／Ｄ変換
器等で使用される電界効果トランジスタで構成したアナ
ログ信号のサンプリング回路に関し、特に反転増幅器と
キャパシタを有しクロック信号に応じてキャパシタに入
力する信号を測定する信号電圧と基準電圧の間で切り換
え、同時に反転増幅器の入力と出力をクロック信号に応
じて短絡することにより、キャパシタに保持される信号
電圧と基準電圧の差に対応した出力を得るようにしたサ
ンプリング回路に関する。
器等で使用される電界効果トランジスタで構成したアナ
ログ信号のサンプリング回路に関し、特に反転増幅器と
キャパシタを有しクロック信号に応じてキャパシタに入
力する信号を測定する信号電圧と基準電圧の間で切り換
え、同時に反転増幅器の入力と出力をクロック信号に応
じて短絡することにより、キャパシタに保持される信号
電圧と基準電圧の差に対応した出力を得るようにしたサ
ンプリング回路に関する。
【０００２】
【従来の技術】近年、アナログ信号をディジタルに変換
した後、ディジタルシグナルプロセッサ（ＤＳＰ）によ
り高速にディジタル処理することが行われている。処理
したディジタル信号は、再びアナログ信号に変換して出
力したり、記憶される。近年のＭＯＳ（Ｍｅｔａｌ−Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及びＭＥＳ
（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）関係の半
導体技術の進歩により、ＤＳＰの機能及び処理速度はま
すます向上する傾向であるが、それと同時に１チップの
素子にＤＳＰと共にＡ／Ｄ変換器やＤ／Ａ変換器を搭載
して少ないチップ数で所望の回路が構成できるようにこ
とが行われている。このような場合のＡ／Ｄ変換器に
は、多くの場合サンプルドアナログ（Ｓａｍｐｌｅｄ
Ａｎａｌｏｇ）回路と呼ばれる標本化（サンプリング）
回路が使用される。
した後、ディジタルシグナルプロセッサ（ＤＳＰ）によ
り高速にディジタル処理することが行われている。処理
したディジタル信号は、再びアナログ信号に変換して出
力したり、記憶される。近年のＭＯＳ（Ｍｅｔａｌ−Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及びＭＥＳ
（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）関係の半
導体技術の進歩により、ＤＳＰの機能及び処理速度はま
すます向上する傾向であるが、それと同時に１チップの
素子にＤＳＰと共にＡ／Ｄ変換器やＤ／Ａ変換器を搭載
して少ないチップ数で所望の回路が構成できるようにこ
とが行われている。このような場合のＡ／Ｄ変換器に
は、多くの場合サンプルドアナログ（Ｓａｍｐｌｅｄ
Ａｎａｌｏｇ）回路と呼ばれる標本化（サンプリング）
回路が使用される。
【０００３】図１２はサンプルドアナログ回路の基本構
成を示す図である。なお図においては、説明の便宜上同
一の機能部分には同一の参照番号を付して表すこととす
る。図１２において、参照番号１は反転増幅器であり、
２はコンデンサ等の容量Ｃのキャパシタであり、３はキ
ャパシタ２に入力する信号をクロック信号ＣＫに応じて
標本化する対象の信号電圧Ｖｉｎと基準電圧Ｖｒｅｆと
の間で切り換える第１スイッチであり、４は反転増幅器
４の入力端と出力端をクロック信号に応じて導通又は非
導通にする第２スイッチである。図１３は図１２のサン
プルドアナログ回路の動作を説明する図であり、この図
を参照しながらサンプルドアナログ回路の動作を説明す
る。
成を示す図である。なお図においては、説明の便宜上同
一の機能部分には同一の参照番号を付して表すこととす
る。図１２において、参照番号１は反転増幅器であり、
２はコンデンサ等の容量Ｃのキャパシタであり、３はキ
ャパシタ２に入力する信号をクロック信号ＣＫに応じて
標本化する対象の信号電圧Ｖｉｎと基準電圧Ｖｒｅｆと
の間で切り換える第１スイッチであり、４は反転増幅器
４の入力端と出力端をクロック信号に応じて導通又は非
導通にする第２スイッチである。図１３は図１２のサン
プルドアナログ回路の動作を説明する図であり、この図
を参照しながらサンプルドアナログ回路の動作を説明す
る。
【０００４】第１スイッチ３と第２スイッチ４は、クロ
ック信号ＣＫに応じて切り換わる。図１３の（１）と
（２）は、クロック信号ＣＫの異なる状態に対応する。
図１３の（１）においては、第１スイッチ３は信号電圧
Ｖｉｎに接続され、第２スイッチ４が導通状態になる。
この時、キャパシタ２には信号電圧Ｖｉｎが印加されて
いるため、ＣＶｉｎの電荷が蓄積される。そして反転増
幅器１の入力端と出力端が短絡されているため、入力端
の電圧レベルは反転増幅器１の自己バイアスレベルにな
る。この状態でクロック信号ＣＫの状態が切り換わり、
図１３の（２）の状態になる。この時、第１スイッチ３
は基準電圧Ｖｒｅｆに接続され、第２スイッチ４が非導
通状態になる。これにより、反転増幅器１の入力端は出
力端から遮断され、キャパシタ２に蓄積される電荷はＣ
Ｖｒｅｆに変化する。その時の反転増幅器１の入力端の
電圧Ｖは、（１）式で表される。
ック信号ＣＫに応じて切り換わる。図１３の（１）と
（２）は、クロック信号ＣＫの異なる状態に対応する。
図１３の（１）においては、第１スイッチ３は信号電圧
Ｖｉｎに接続され、第２スイッチ４が導通状態になる。
この時、キャパシタ２には信号電圧Ｖｉｎが印加されて
いるため、ＣＶｉｎの電荷が蓄積される。そして反転増
幅器１の入力端と出力端が短絡されているため、入力端
の電圧レベルは反転増幅器１の自己バイアスレベルにな
る。この状態でクロック信号ＣＫの状態が切り換わり、
図１３の（２）の状態になる。この時、第１スイッチ３
は基準電圧Ｖｒｅｆに接続され、第２スイッチ４が非導
通状態になる。これにより、反転増幅器１の入力端は出
力端から遮断され、キャパシタ２に蓄積される電荷はＣ
Ｖｒｅｆに変化する。その時の反転増幅器１の入力端の
電圧Ｖは、（１）式で表される。
【０００５】 Ｖ＝Ｃ（Ｖｉｎ−Ｖｒｅｆ）／（Ｃ＋Ｃａ）…（１） 但し、Ｃａは反転増幅器１の入力端の部分のキャパシタ
２の容量を除く浮遊容量である。Ｃ、Ｃａ、Ｖｒｅｆは
一定であるから、Ｖｉｎに応じて入力端の電圧Ｖ、すな
わち出力電圧が変化する。
２の容量を除く浮遊容量である。Ｃ、Ｃａ、Ｖｒｅｆは
一定であるから、Ｖｉｎに応じて入力端の電圧Ｖ、すな
わち出力電圧が変化する。
【０００６】Ａ／Ｄ変換器では図示のようなサンプルド
アナログ回路を基準電圧を異ならせて多数設けるか、１
個のサンプルドアナログ回路で基準電圧を順次変化させ
ることにより、多ビットの変換値を得ている。図１２に
示したアナログ信号のサンプリング回路を有するような
ＤＳＰを実現する場合、その集積度からＭＯＳ（Ｍｅｔ
ａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界
効果トランジスタ（ＦＥＴ）で構成するのが一般的であ
る。また、高速のアナログ信号のサンプリング回路を必
要とする場合には、ＧａＡｓ半導体で実用化されている
ＭＥＳ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）Ｆ
ＥＴで構成する。図１４の（１）は第２スイッチ４をＭ
ＯＳＦＥＴで実現した場合を示す図であり、図１４の
（２）はその動作を示す図である。
アナログ回路を基準電圧を異ならせて多数設けるか、１
個のサンプルドアナログ回路で基準電圧を順次変化させ
ることにより、多ビットの変換値を得ている。図１２に
示したアナログ信号のサンプリング回路を有するような
ＤＳＰを実現する場合、その集積度からＭＯＳ（Ｍｅｔ
ａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界
効果トランジスタ（ＦＥＴ）で構成するのが一般的であ
る。また、高速のアナログ信号のサンプリング回路を必
要とする場合には、ＧａＡｓ半導体で実用化されている
ＭＥＳ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）Ｆ
ＥＴで構成する。図１４の（１）は第２スイッチ４をＭ
ＯＳＦＥＴで実現した場合を示す図であり、図１４の
（２）はその動作を示す図である。
【０００７】図１４に示すように、第２スイッチ４はエ
ンハンメント型のＮチャンネルＭＯＳＦＥＴである。図
１４において、参照番号５は逆相のクロック信号／ＣＫ
に応じてＮチャンネルＭＯＳＦＥＴのゲートに印加する
信号を生成するインバータ回路であり、電源電圧ＶＤＤ
又は回路アース電圧ＶＳＳの電圧を出力する。第２スイ
ッチ４のＮチャンネルＭＯＳＦＥＴは、ＶＤＤが印加さ
れた時に導通し、ＶＳＳが印加された時には非導通状態
になる。入力が測定対象の信号電圧Ｖｉｎに切り換えら
れ、ＮチャンネルＭＯＳＦＥＴ４が導通した時には、反
転増幅器１の入力と出力は短絡されるため、両方共に反
転増幅器１の自己バイアスレベルになる。Ｎチャンネル
ＭＯＳＦＥＴ４が非導通状態になり、入力が基準電圧Ｖ
ｒｅｆに切り換えられると、反転増幅器１の入力は信号
電圧Ｖｉｎと基準電圧Ｖｒｅｆの差に応じた電圧に変化
し、その電圧の自己バイアスレベルに対する極性の逆極
性の増幅された信号が出力される。
ンハンメント型のＮチャンネルＭＯＳＦＥＴである。図
１４において、参照番号５は逆相のクロック信号／ＣＫ
に応じてＮチャンネルＭＯＳＦＥＴのゲートに印加する
信号を生成するインバータ回路であり、電源電圧ＶＤＤ
又は回路アース電圧ＶＳＳの電圧を出力する。第２スイ
ッチ４のＮチャンネルＭＯＳＦＥＴは、ＶＤＤが印加さ
れた時に導通し、ＶＳＳが印加された時には非導通状態
になる。入力が測定対象の信号電圧Ｖｉｎに切り換えら
れ、ＮチャンネルＭＯＳＦＥＴ４が導通した時には、反
転増幅器１の入力と出力は短絡されるため、両方共に反
転増幅器１の自己バイアスレベルになる。Ｎチャンネル
ＭＯＳＦＥＴ４が非導通状態になり、入力が基準電圧Ｖ
ｒｅｆに切り換えられると、反転増幅器１の入力は信号
電圧Ｖｉｎと基準電圧Ｖｒｅｆの差に応じた電圧に変化
し、その電圧の自己バイアスレベルに対する極性の逆極
性の増幅された信号が出力される。
【０００８】
【発明が解決しようとする課題】図１４の回路におい
て、反転増幅器１の入力端と第２スイッチ４のＮチャン
ネルＭＯＳＦＥＴ４のゲートとの間には浮遊容量が存在
する。図１４においては、この浮遊容量を参照番号６で
表し、容量Ｃｂを有するとする。この浮遊容量の一方の
端子の電圧はクロック信号に応じて変化するため、クロ
ック信号の状態によりこの浮遊容量に蓄積される電荷量
が変化し、反転増幅器１の入力端の電圧に影響する。反
転増幅器１の入力端の電圧Ｖを表す式（１）は、この反
転増幅器１の入力端と第２スイッチ４のＮチャンネルＭ
ＯＳＦＥＴ４のゲートとの間には浮遊容量を考慮してい
ない式であり、この浮遊容量の影響を加味すると反転増
幅器１の入力端の電圧Ｖは式（２）で表される。
て、反転増幅器１の入力端と第２スイッチ４のＮチャン
ネルＭＯＳＦＥＴ４のゲートとの間には浮遊容量が存在
する。図１４においては、この浮遊容量を参照番号６で
表し、容量Ｃｂを有するとする。この浮遊容量の一方の
端子の電圧はクロック信号に応じて変化するため、クロ
ック信号の状態によりこの浮遊容量に蓄積される電荷量
が変化し、反転増幅器１の入力端の電圧に影響する。反
転増幅器１の入力端の電圧Ｖを表す式（１）は、この反
転増幅器１の入力端と第２スイッチ４のＮチャンネルＭ
ＯＳＦＥＴ４のゲートとの間には浮遊容量を考慮してい
ない式であり、この浮遊容量の影響を加味すると反転増
幅器１の入力端の電圧Ｖは式（２）で表される。
【０００９】 Ｖ＝（Ｃ（Ｖｉｎ−Ｖｒｅｆ）＋Ｃｂ（ＶＤＤ−ＶＳＳ））／（Ｃ＋Ｃａ） …（２） この式（２）において、ＣａはＣｂを含むものとする。
式（１）と（２）を比較して明らかなように、Ｎチャン
ネルＭＯＳＦＥＴ４のゲートとの間の浮遊容量に起因す
る電荷量の変化分が誤差となる。
式（１）と（２）を比較して明らかなように、Ｎチャン
ネルＭＯＳＦＥＴ４のゲートとの間の浮遊容量に起因す
る電荷量の変化分が誤差となる。
【００１０】低分解能のＡ／Ｄ変換であればこの誤差は
あまり問題にならないが、高分解能のＡ／Ｄ変換を行う
場合にはこの誤差が無視できなくなるため、この誤差を
低減することが求められている。本発明は上記問題点に
鑑みてなされたものであり、電界効果トランジスタで構
成したアナログ信号のサンプリング回路におけるスイッ
チ素子部分の浮遊容量による誤差を低減することを目的
とする。
あまり問題にならないが、高分解能のＡ／Ｄ変換を行う
場合にはこの誤差が無視できなくなるため、この誤差を
低減することが求められている。本発明は上記問題点に
鑑みてなされたものであり、電界効果トランジスタで構
成したアナログ信号のサンプリング回路におけるスイッ
チ素子部分の浮遊容量による誤差を低減することを目的
とする。
【００１１】
【課題を解決するための手段】図１は本発明の電界効果
トランジスタで構成されるアナログ信号のサンプリング
回路の原理構成図であり、（１）は構成を示し、（２）
は動作の説明を示す。図１に示すように、本発明の電界
効果トランジスタで構成されるアナログ信号のサンプリ
ング回路は、反転増幅器１と、反転増幅器１の入力に接
続されるキャパシタ２と、キャパシタ２のもう一方の側
に入力される信号を基準電圧Ｖｒｅｆとサンプリング対
象の信号Ｖｉｎとの間でクロック信号ＣＫに従って切り
換える第一スイッチ３と、反転増幅器１の入力と出力と
の間の接続を前記クロック信号ＣＫに従って導通状態と
非導通状態との間で切り換える第二スイッチ４とを備
え、第一スイッチ３は、第二スイッチ４が導通状態の時
にはキャパシタ２にサンプリング対象の信号源Ｖｉｎが
入力されるように切り換え、第二スイッチ４が非導通状
態の時にはキャパシタ２に基準電圧Ｖｒｅｆが入力され
るように切り換え、キャパシタ２に保持されたサンプリ
ング対象の信号Ｖｉｎと基準電圧Ｖｒｅｆとの差に対応
した出力が得られるアナログ信号のサンプリング回路で
ある。そして上記目的を達成するため、第２スイッチ４
を形成する電界効果トランジスタのゲートに印加される
クロック信号ＣＫの電界効果トランジスタを導通状態に
する動作電圧を、電界効果トランジスタの被制御端子に
反転増幅器１の自己バイアスレベルの電圧が印加された
時にこの電界効果トランジスタを導通状態にすることが
可能な電圧レベルに変換する電圧変換回路７を備えるこ
とを特徴とする。
トランジスタで構成されるアナログ信号のサンプリング
回路の原理構成図であり、（１）は構成を示し、（２）
は動作の説明を示す。図１に示すように、本発明の電界
効果トランジスタで構成されるアナログ信号のサンプリ
ング回路は、反転増幅器１と、反転増幅器１の入力に接
続されるキャパシタ２と、キャパシタ２のもう一方の側
に入力される信号を基準電圧Ｖｒｅｆとサンプリング対
象の信号Ｖｉｎとの間でクロック信号ＣＫに従って切り
換える第一スイッチ３と、反転増幅器１の入力と出力と
の間の接続を前記クロック信号ＣＫに従って導通状態と
非導通状態との間で切り換える第二スイッチ４とを備
え、第一スイッチ３は、第二スイッチ４が導通状態の時
にはキャパシタ２にサンプリング対象の信号源Ｖｉｎが
入力されるように切り換え、第二スイッチ４が非導通状
態の時にはキャパシタ２に基準電圧Ｖｒｅｆが入力され
るように切り換え、キャパシタ２に保持されたサンプリ
ング対象の信号Ｖｉｎと基準電圧Ｖｒｅｆとの差に対応
した出力が得られるアナログ信号のサンプリング回路で
ある。そして上記目的を達成するため、第２スイッチ４
を形成する電界効果トランジスタのゲートに印加される
クロック信号ＣＫの電界効果トランジスタを導通状態に
する動作電圧を、電界効果トランジスタの被制御端子に
反転増幅器１の自己バイアスレベルの電圧が印加された
時にこの電界効果トランジスタを導通状態にすることが
可能な電圧レベルに変換する電圧変換回路７を備えるこ
とを特徴とする。
【００１２】
【作用】これまでの回路においては、例えば第２スイッ
チとしてエンハンスメント型の電界効果トランジスタを
使用する場合には、図１４に示すように回路の動作電圧
範囲に相当する振幅を有するクロック信号が印加されて
いた。第２スイッチ４を形成する電界効果トランジスタ
のゲートとの間の浮遊容量は、前述の式（２）に示した
ように、電界効果トランジスタのゲートに印加されるク
ロック信号の振幅電圧に比例して誤差に影響する。従っ
て、クロック信号の振幅電圧を電圧変換回路７によっ
て、電界効果トランジスタが第２スイッチ４として動作
する限界の範囲まで低減すれば、誤差を低減できる。
チとしてエンハンスメント型の電界効果トランジスタを
使用する場合には、図１４に示すように回路の動作電圧
範囲に相当する振幅を有するクロック信号が印加されて
いた。第２スイッチ４を形成する電界効果トランジスタ
のゲートとの間の浮遊容量は、前述の式（２）に示した
ように、電界効果トランジスタのゲートに印加されるク
ロック信号の振幅電圧に比例して誤差に影響する。従っ
て、クロック信号の振幅電圧を電圧変換回路７によっ
て、電界効果トランジスタが第２スイッチ４として動作
する限界の範囲まで低減すれば、誤差を低減できる。
【００１３】クロック信号の振幅電圧は、電界効果トラ
ンジスタを第２スイッチ４として動作させることが可能
な範囲まで低減することができる。この範囲について説
明する。図１の（２）は第２スイッチがエンハンスメン
ト型のＮチャンネルＭＯＳＦＥＴである場合の動作を示
す図である。図示のように、クロック信号ＣＫが変化
し、第２スイッチ４として動作するエンハンスメント型
のＮチャンネルＦＥＴが導通状態と非導通状態に変化す
るとする。エンハンスメント型のＮチャンネルＦＥＴが
導通状態の時には、反転増幅器１の入力と出力は短絡さ
れるため、反転増幅器１の入力と出力は反転増幅器１の
自己バイアスレベルになる。この時、エンハンスメント
型のＮチャンネルＦＥＴが導通状態であるためには、エ
ンハンスメント型のＮチャンネルＦＥＴのゲートに印加
される電圧が反転増幅器１の自己バイアスレベルより若
干高いことが必要である。またエンハンスメント型のＮ
チャンネルＦＥＴが非導通状態の時には、反転増幅器１
の出力は入力の状態に応じて反転増幅器１の動作電圧範
囲の一方の限界まで変化する。この時、特に出力が動作
電圧範囲の下限である場合、エンハンスメント型のＮチ
ャンネルＦＥＴが非導通状態であるためには、ＦＥＴの
ゲートに印加される電圧が反転増幅器１の動作電圧範囲
の下限付近であることが必要である。従って、エンハン
スメント型のＮチャンネルＦＥＴのゲートに印加される
クロック信号の電圧範囲が、反転増幅器１の自己バイア
スレベルより若干高い電圧レベルと反転増幅器１の動作
電圧範囲の下限であれば第２スイッチとして動作可能で
ある。なお、図のエンハンスメント型のＮチャンネルＦ
ＥＴを示す記号は、以下の図においても使用される。
ンジスタを第２スイッチ４として動作させることが可能
な範囲まで低減することができる。この範囲について説
明する。図１の（２）は第２スイッチがエンハンスメン
ト型のＮチャンネルＭＯＳＦＥＴである場合の動作を示
す図である。図示のように、クロック信号ＣＫが変化
し、第２スイッチ４として動作するエンハンスメント型
のＮチャンネルＦＥＴが導通状態と非導通状態に変化す
るとする。エンハンスメント型のＮチャンネルＦＥＴが
導通状態の時には、反転増幅器１の入力と出力は短絡さ
れるため、反転増幅器１の入力と出力は反転増幅器１の
自己バイアスレベルになる。この時、エンハンスメント
型のＮチャンネルＦＥＴが導通状態であるためには、エ
ンハンスメント型のＮチャンネルＦＥＴのゲートに印加
される電圧が反転増幅器１の自己バイアスレベルより若
干高いことが必要である。またエンハンスメント型のＮ
チャンネルＦＥＴが非導通状態の時には、反転増幅器１
の出力は入力の状態に応じて反転増幅器１の動作電圧範
囲の一方の限界まで変化する。この時、特に出力が動作
電圧範囲の下限である場合、エンハンスメント型のＮチ
ャンネルＦＥＴが非導通状態であるためには、ＦＥＴの
ゲートに印加される電圧が反転増幅器１の動作電圧範囲
の下限付近であることが必要である。従って、エンハン
スメント型のＮチャンネルＦＥＴのゲートに印加される
クロック信号の電圧範囲が、反転増幅器１の自己バイア
スレベルより若干高い電圧レベルと反転増幅器１の動作
電圧範囲の下限であれば第２スイッチとして動作可能で
ある。なお、図のエンハンスメント型のＮチャンネルＦ
ＥＴを示す記号は、以下の図においても使用される。
【００１４】図２は第２スイッチを他の素子で構成した
場合のクロック信号の電圧範囲を示す図であり、（１）
がエンハンスメント型ＰチャンネルＦＥＴを使用した場
合を示し、（２）がデプリーション型ＮチャンネルＦＥ
Ｔを使用した場合を示し、（３）がデプリーション型Ｐ
チャンネルＦＥＴを使用した場合を示す。ここで使用し
た記号は以下の図においても使用される。
場合のクロック信号の電圧範囲を示す図であり、（１）
がエンハンスメント型ＰチャンネルＦＥＴを使用した場
合を示し、（２）がデプリーション型ＮチャンネルＦＥ
Ｔを使用した場合を示し、（３）がデプリーション型Ｐ
チャンネルＦＥＴを使用した場合を示す。ここで使用し
た記号は以下の図においても使用される。
【００１５】図の右側の部分に示すように、エンハンス
メント型ＰチャンネルＦＥＴの場合には、反転増幅器１
の動作電圧範囲の上限をクロック信号の一方の範囲とす
る。デプリーション型の場合には、ＦＥＴがオフ状態に
なるしきい値の分だけ範囲をずらす必要がある。いずれ
にしろ、第２スイッチを構成するＦＥＴのゲートに印加
されるクロック信号の振幅が低減されるため、誤差が低
減される。
メント型ＰチャンネルＦＥＴの場合には、反転増幅器１
の動作電圧範囲の上限をクロック信号の一方の範囲とす
る。デプリーション型の場合には、ＦＥＴがオフ状態に
なるしきい値の分だけ範囲をずらす必要がある。いずれ
にしろ、第２スイッチを構成するＦＥＴのゲートに印加
されるクロック信号の振幅が低減されるため、誤差が低
減される。
【００１６】
【実施例】図３は第１実施例の回路構成を示す図であ
る。第１実施例は、図示のように、反転増幅器としてＣ
ＭＯＳ型のインバータ回路を使用し、これを３段に接続
したＭＯＳＦＥＴによるサンプリング回路である。図３
において、参照番号１１─１、１１─２及び１１─３が
インバータ回路であり、２１─１、２１─２及び２１─
３がコンデンサであり、３が第１スイッチであり、４１
─１、４１─２及び４１─３が第２スイッチである。５
１─１、５１─２及び５１─３は反転クロック信号／Ｃ
Ｋに応じて各第２スイッチに印加するゲートクロック信
号Ｓ１、Ｓ２、Ｓ３を生成するゲートクロック生成部分
であり、８─１と８─２はゲートクロック生成部分５１
─２と５１─３に印加する反転クロック信号／ＣＫを遅
延させる遅延部である。７１はゲートクロック生成部分
５１─１、５１─２、５１─３に供給する電圧を変換す
る電圧変換部である。
る。第１実施例は、図示のように、反転増幅器としてＣ
ＭＯＳ型のインバータ回路を使用し、これを３段に接続
したＭＯＳＦＥＴによるサンプリング回路である。図３
において、参照番号１１─１、１１─２及び１１─３が
インバータ回路であり、２１─１、２１─２及び２１─
３がコンデンサであり、３が第１スイッチであり、４１
─１、４１─２及び４１─３が第２スイッチである。５
１─１、５１─２及び５１─３は反転クロック信号／Ｃ
Ｋに応じて各第２スイッチに印加するゲートクロック信
号Ｓ１、Ｓ２、Ｓ３を生成するゲートクロック生成部分
であり、８─１と８─２はゲートクロック生成部分５１
─２と５１─３に印加する反転クロック信号／ＣＫを遅
延させる遅延部である。７１はゲートクロック生成部分
５１─１、５１─２、５１─３に供給する電圧を変換す
る電圧変換部である。
【００１７】電圧変換部７１は、インバータ回路１１─
１、１１─２、１１─３と同じβレシオを有するインバ
ータ回路を含んでおり、このインバータ回路の入力と出
力が接続されているため、このインバータ回路の出力は
自己バイアスレベルＶｔｈｉになる。このインバータ回
路の出力は、電源ＶＤＤとＶＥＥとの間に直列に接続さ
れたＮチャンネルデプリーション型ＭＯＳＦＥＴとＰチ
ャンネルエンハンスメント型ＭＯＳＦＥＴのＰチャンネ
ルエンハンスメント型ＭＯＳＦＥＴのゲートに印加され
る。従って、Ｐチャンネルエンハンスメント型ＭＯＳＦ
ＥＴのしきい値をＶｔｐとすれば、電圧変換部７１から
の出力はＶｔｈｉ＋Ｖｔｐとなる。この出力がゲートク
ロック生成部分５１─１、５１─２、５１─３に印加さ
れるため、ゲートクロック信号は、ＶｔｈｉとＮチャン
ネルエンハンスメント型ＭＯＳＦＥＴのしきいφを振幅
の上限と下限とする。前述のように、このような振幅の
信号であれば、第２スイッチ４１─１、４１─２、４１
─３はオン／オフ動作が可能である。
１、１１─２、１１─３と同じβレシオを有するインバ
ータ回路を含んでおり、このインバータ回路の入力と出
力が接続されているため、このインバータ回路の出力は
自己バイアスレベルＶｔｈｉになる。このインバータ回
路の出力は、電源ＶＤＤとＶＥＥとの間に直列に接続さ
れたＮチャンネルデプリーション型ＭＯＳＦＥＴとＰチ
ャンネルエンハンスメント型ＭＯＳＦＥＴのＰチャンネ
ルエンハンスメント型ＭＯＳＦＥＴのゲートに印加され
る。従って、Ｐチャンネルエンハンスメント型ＭＯＳＦ
ＥＴのしきい値をＶｔｐとすれば、電圧変換部７１から
の出力はＶｔｈｉ＋Ｖｔｐとなる。この出力がゲートク
ロック生成部分５１─１、５１─２、５１─３に印加さ
れるため、ゲートクロック信号は、ＶｔｈｉとＮチャン
ネルエンハンスメント型ＭＯＳＦＥＴのしきいφを振幅
の上限と下限とする。前述のように、このような振幅の
信号であれば、第２スイッチ４１─１、４１─２、４１
─３はオン／オフ動作が可能である。
【００１８】図４は図３の回路の動作を示す図である。
反転クロック信号／ＣＫの変化に応じて、ゲートクロッ
ク信号Ｓ１、Ｓ２、Ｓ３が図示のように変化する。Ｓ２
はＳ１に対して遅延回路８─１の分遅延しており、Ｓ３
はＳ２に対して更に遅延回路８─２の分遅延している。
その振幅は上記のようにＶｔｈｉ−Ｖｔｐとφを上限と
下限とする。この回路には、Ｓ１がＶｔｈｉ−Ｖｔｐに
変化しＳ３がφに変化するまでの間、サンプリング対象
の信号電圧Ｖｉｎが入力され、その後基準電圧Ｖｒｅｆ
が入力される。すべてのゲートクロック信号Ｓ１、Ｓ
２、Ｓ３がＶｔｈｉになり、信号電圧Ｖｉｎが入力され
ている状態では、第２スイッチのＮチャンネルエンハン
スメント型ＭＯＳＦＥＴ４１−１、４１−２、４１−３
がすべて導通し、最初のコンデンサ２１─１には信号電
圧Ｖｉｎに対応した電荷量が蓄積される。第２スイッチ
のＮチャンネルエンハンスメント型ＭＯＳＦＥＴ４１−
１、４１−２が順次非導通状態になっても入力信号が変
化しないため出力は変化しないが、最後のＮチャンネル
エンハンスメント型ＭＯＳＦＥＴ４１−３が非導通状態
になり、入力信号が基準電圧Ｖｒｅｆに変化すると、入
力電圧の変化に対応した電圧が１段目の出力に現れ、順
次後段に伝搬する。
反転クロック信号／ＣＫの変化に応じて、ゲートクロッ
ク信号Ｓ１、Ｓ２、Ｓ３が図示のように変化する。Ｓ２
はＳ１に対して遅延回路８─１の分遅延しており、Ｓ３
はＳ２に対して更に遅延回路８─２の分遅延している。
その振幅は上記のようにＶｔｈｉ−Ｖｔｐとφを上限と
下限とする。この回路には、Ｓ１がＶｔｈｉ−Ｖｔｐに
変化しＳ３がφに変化するまでの間、サンプリング対象
の信号電圧Ｖｉｎが入力され、その後基準電圧Ｖｒｅｆ
が入力される。すべてのゲートクロック信号Ｓ１、Ｓ
２、Ｓ３がＶｔｈｉになり、信号電圧Ｖｉｎが入力され
ている状態では、第２スイッチのＮチャンネルエンハン
スメント型ＭＯＳＦＥＴ４１−１、４１−２、４１−３
がすべて導通し、最初のコンデンサ２１─１には信号電
圧Ｖｉｎに対応した電荷量が蓄積される。第２スイッチ
のＮチャンネルエンハンスメント型ＭＯＳＦＥＴ４１−
１、４１−２が順次非導通状態になっても入力信号が変
化しないため出力は変化しないが、最後のＮチャンネル
エンハンスメント型ＭＯＳＦＥＴ４１−３が非導通状態
になり、入力信号が基準電圧Ｖｒｅｆに変化すると、入
力電圧の変化に対応した電圧が１段目の出力に現れ、順
次後段に伝搬する。
【００１９】以上のようにして入力信号電圧Ｖｉｎの基
準電圧Ｖｒｅｆに対する差に応じた出力が得られるが、
第２スイッチに相当するＮチャンネルエンハンスメント
型ＭＯＳＦＥＴ４１−１、４１−２、４１─３のゲート
に印加される電圧は従来に比べて低減されているため、
誤差が低減される。次に、ＭＯＳＦＥＴによる完全差動
オペアンプを反転増幅器に利用した第２実施例を説明す
る。
準電圧Ｖｒｅｆに対する差に応じた出力が得られるが、
第２スイッチに相当するＮチャンネルエンハンスメント
型ＭＯＳＦＥＴ４１−１、４１−２、４１─３のゲート
に印加される電圧は従来に比べて低減されているため、
誤差が低減される。次に、ＭＯＳＦＥＴによる完全差動
オペアンプを反転増幅器に利用した第２実施例を説明す
る。
【００２０】図５は第２実施例の回路構成を示す図であ
り、図６はその完全差動オペアンプの内部構成を示す図
である。第１スイッチは省略してある。図５において、
参照番号１２が完全差動オペアンプであり、２２─１と
２２─２がコンデンサであり、４２─１と４２─２が第
２スイッチに相当するＮチャンネルエンハンスメント型
ＭＯＳＦＥＴであり、５２がゲートクロック生成部分で
あり、７２が電圧変換回路である。図６の完全差動オペ
アンプの内部構成及びその動作は広く知られており、こ
こでは詳しい説明を省略し、第２スイッチに相当するＮ
チャンネルエンハンスメント型ＭＯＳＦＥＴ４２─１と
４２─２のゲートに印加される電圧についてのみ説明す
る。
り、図６はその完全差動オペアンプの内部構成を示す図
である。第１スイッチは省略してある。図５において、
参照番号１２が完全差動オペアンプであり、２２─１と
２２─２がコンデンサであり、４２─１と４２─２が第
２スイッチに相当するＮチャンネルエンハンスメント型
ＭＯＳＦＥＴであり、５２がゲートクロック生成部分で
あり、７２が電圧変換回路である。図６の完全差動オペ
アンプの内部構成及びその動作は広く知られており、こ
こでは詳しい説明を省略し、第２スイッチに相当するＮ
チャンネルエンハンスメント型ＭＯＳＦＥＴ４２─１と
４２─２のゲートに印加される電圧についてのみ説明す
る。
【００２１】図５と図６に示すように、完全差動オペア
ンプ１２の負の電源線側の負荷トランジスタのゲート電
圧ＶＣＭＢは電圧変換回路７２の負荷トランジスタにも
印加されるため、電圧変換回路７２のノードＰの電圧は
完全差動オペアンプ１２の入力と出力を短絡した時の自
己バイアスレベルＶｔｈｊに等しい。従って、前述の説
明と同様に、ゲートクロック信号の振幅はＶｔｈｊとφ
を上限と下限とするＱこれまでに説明した実施例は、回
路をＭＯＳＦＥＴにより実現したが、高速動作を必要と
する場合にはＧａＡｓ半導体が使用され、そのような場
合にはＭＥＳＦＥＴで回路を構成する。ＭＯＳＦＥＴで
はゲートには電流はほとんど流れないが、ＭＥＳＦＥＴ
ではゲートに電流が流れる。そのため、第２スイッチを
ＭＥＳＦＥＴで構成した場合には、ＭＥＳＦＥＴで構成
した第２スイッチが非導通状態であってもキャパシタに
蓄積された電流がゲートに流れるため誤差が大きくなる
という問題がある。そのため、ＭＥＳＦＥＴでサンプリ
ング回路を構成する場合には、前述の浮遊容量の影響を
低減するためだけでなく、ゲートに流れる電流を低減す
るためにもゲートに印加するクロック信号の振幅を低減
することが求められる。
ンプ１２の負の電源線側の負荷トランジスタのゲート電
圧ＶＣＭＢは電圧変換回路７２の負荷トランジスタにも
印加されるため、電圧変換回路７２のノードＰの電圧は
完全差動オペアンプ１２の入力と出力を短絡した時の自
己バイアスレベルＶｔｈｊに等しい。従って、前述の説
明と同様に、ゲートクロック信号の振幅はＶｔｈｊとφ
を上限と下限とするＱこれまでに説明した実施例は、回
路をＭＯＳＦＥＴにより実現したが、高速動作を必要と
する場合にはＧａＡｓ半導体が使用され、そのような場
合にはＭＥＳＦＥＴで回路を構成する。ＭＯＳＦＥＴで
はゲートには電流はほとんど流れないが、ＭＥＳＦＥＴ
ではゲートに電流が流れる。そのため、第２スイッチを
ＭＥＳＦＥＴで構成した場合には、ＭＥＳＦＥＴで構成
した第２スイッチが非導通状態であってもキャパシタに
蓄積された電流がゲートに流れるため誤差が大きくなる
という問題がある。そのため、ＭＥＳＦＥＴでサンプリ
ング回路を構成する場合には、前述の浮遊容量の影響を
低減するためだけでなく、ゲートに流れる電流を低減す
るためにもゲートに印加するクロック信号の振幅を低減
することが求められる。
【００２２】図７は反転増幅器をインバータ回路とした
回路をＭＥＳＦＥＴで実現した第３実施例の回路構成を
示す図である。図７において、１３はインバータ回路で
あり、２３はコンデンサであり、４３は第２スイッチに
相当するＮチャンネルデプリーション型ＭＥＳＦＥＴで
あり、９３は電圧変換部とゲートクロック生成部の機能
を行うクロック信号部である。反転クロック信号／ＣＫ
が高レベルの時には、反転クロック信号／ＣＫが印加さ
れるＮチャンネルエンハンスメント型ＭＥＳＦＥＴ９３
３がオン状態になり、ＶＥＥが第２スイッチのＮチャン
ネルデプリーション型ＭＥＳＦＥＴ４３に印加される。
反転クロック信号／ＣＫが低レベルの時には、このＮチ
ャンネルエンハンスメント型ＭＥＳＦＥＴ９３３はオフ
状態になるため、クロック信号部９３はインバータ回路
１３の入力と出力を短絡した状態と同じであり、インバ
ータ回路１３の自己バイアスレベルＶｔｈｉがＮチャン
ネルデプリーション型ＭＥＳＦＥＴ４３に印加される。
従って、Ｎチャンネルデプリーション型ＭＥＳＦＥＴ４
３のゲートにはＶｔｈｉとＶＳＳを振幅の上限と下限と
するクロック信号が印加される。
回路をＭＥＳＦＥＴで実現した第３実施例の回路構成を
示す図である。図７において、１３はインバータ回路で
あり、２３はコンデンサであり、４３は第２スイッチに
相当するＮチャンネルデプリーション型ＭＥＳＦＥＴで
あり、９３は電圧変換部とゲートクロック生成部の機能
を行うクロック信号部である。反転クロック信号／ＣＫ
が高レベルの時には、反転クロック信号／ＣＫが印加さ
れるＮチャンネルエンハンスメント型ＭＥＳＦＥＴ９３
３がオン状態になり、ＶＥＥが第２スイッチのＮチャン
ネルデプリーション型ＭＥＳＦＥＴ４３に印加される。
反転クロック信号／ＣＫが低レベルの時には、このＮチ
ャンネルエンハンスメント型ＭＥＳＦＥＴ９３３はオフ
状態になるため、クロック信号部９３はインバータ回路
１３の入力と出力を短絡した状態と同じであり、インバ
ータ回路１３の自己バイアスレベルＶｔｈｉがＮチャン
ネルデプリーション型ＭＥＳＦＥＴ４３に印加される。
従って、Ｎチャンネルデプリーション型ＭＥＳＦＥＴ４
３のゲートにはＶｔｈｉとＶＳＳを振幅の上限と下限と
するクロック信号が印加される。
【００２３】図８は図７の回路と同様に、反転増幅器を
インバータ回路とした回路をＭＥＳＦＥＴで実現した第
４実施例の回路構成を示す図であり、インバータ回路を
構成するＮチャンネルデプリーション型ＭＥＳＦＥＴ１
３１を抵抗１４１としたものである。抵抗１４２とＮチ
ャンネルエンハンスメント型ＭＥＳＦＥＴ７４２で構成
されるインバータ回路と同一の構成で入力と出力を短絡
した回路を設け、クロック信号が高レベルの時にその出
力が、Ｎチャンネルエンハンスメント型ＭＥＳＦＥＴ５
４１とＮチャンネルデプリーション型ＭＥＳＦＥＴ５４
２を介して第２スイッチのＮチャンネルエンハンスメン
ト型ＭＥＳＦＥＴ４４のゲートに印加されるようにす
る。すなわち、インバータ回路の自己バイアスレベルが
Ｎチャンネルエンハンスメント型ＭＥＳＦＥＴ４４のゲ
ートに印加される。また、クロック信号ＣＫが低レベル
の時、すなわち、反転クロック信号／ＣＫが高レベルの
時は、Ｎチャンネルエンハンスメント型ＭＥＳＦＥＴ５
４４がオン状態になり、ＶＳＳがＮチャンネルエンハン
スメント型ＭＥＳＦＥＴ４４のゲートに印加される。
インバータ回路とした回路をＭＥＳＦＥＴで実現した第
４実施例の回路構成を示す図であり、インバータ回路を
構成するＮチャンネルデプリーション型ＭＥＳＦＥＴ１
３１を抵抗１４１としたものである。抵抗１４２とＮチ
ャンネルエンハンスメント型ＭＥＳＦＥＴ７４２で構成
されるインバータ回路と同一の構成で入力と出力を短絡
した回路を設け、クロック信号が高レベルの時にその出
力が、Ｎチャンネルエンハンスメント型ＭＥＳＦＥＴ５
４１とＮチャンネルデプリーション型ＭＥＳＦＥＴ５４
２を介して第２スイッチのＮチャンネルエンハンスメン
ト型ＭＥＳＦＥＴ４４のゲートに印加されるようにす
る。すなわち、インバータ回路の自己バイアスレベルが
Ｎチャンネルエンハンスメント型ＭＥＳＦＥＴ４４のゲ
ートに印加される。また、クロック信号ＣＫが低レベル
の時、すなわち、反転クロック信号／ＣＫが高レベルの
時は、Ｎチャンネルエンハンスメント型ＭＥＳＦＥＴ５
４４がオン状態になり、ＶＳＳがＮチャンネルエンハン
スメント型ＭＥＳＦＥＴ４４のゲートに印加される。
【００２４】図９は第５実施例の構成を示す図である。
図示のように、第５実施例の回路は第４実施例の回路の
クロック信号生成部の構成をより簡単にしたものであ
り、Ｎチャンネルエンハンスメント型ＭＥＳＦＥＴ４５
のゲートに印加される電圧は第５実施例と同じである。
図１０は第６実施例の回路構成を示す図である。第６実
施例の回路は、反転増幅器を完全差動オペアンプとした
回路をＭＥＳＦＥＴで実現したもので、完全差動オペア
ンプの構成を図１１に示す。
図示のように、第５実施例の回路は第４実施例の回路の
クロック信号生成部の構成をより簡単にしたものであ
り、Ｎチャンネルエンハンスメント型ＭＥＳＦＥＴ４５
のゲートに印加される電圧は第５実施例と同じである。
図１０は第６実施例の回路構成を示す図である。第６実
施例の回路は、反転増幅器を完全差動オペアンプとした
回路をＭＥＳＦＥＴで実現したもので、完全差動オペア
ンプの構成を図１１に示す。
【００２５】図１１において、１６は完全差動オペアン
プであり、２６─１と２６─２はコンデンサであり、４
６─１と４６─２は第２スイッチに相当するＮチャンネ
ルデプリーション型ＭＥＳＦＥＴである。７６１乃至７
６４は電圧変換部を構成する要素であり、図１１と比較
して明らかなように、完全差動オペアンプ１６の入力と
出力を短絡した時と同等の回路であり、完全差動オペア
ンプ１６の自己バイアスレベルＶｔｈｉに等しい電圧が
生成される。この電圧Ｖｔｈｉは、反転クロック信号／
ＣＫが低レベルの時にＮチャンネルエンハンスメント型
ＭＥＳＦＥＴ５６１を介して第２スイッチに相当するＮ
チャンネルデプリーション型ＭＥＳＦＥＴ４６─１、４
６─２に印加えられる。従って、この時の電圧はＶｔｈ
ｉからＮチャンネルエンハンスメント型ＭＥＳＦＥＴ５
６１のしきい値Ｖｔｅを差し引いた値である。反転クロ
ック信号／ＣＫが高レベルの時には、ＶＥＥが印加され
る。
プであり、２６─１と２６─２はコンデンサであり、４
６─１と４６─２は第２スイッチに相当するＮチャンネ
ルデプリーション型ＭＥＳＦＥＴである。７６１乃至７
６４は電圧変換部を構成する要素であり、図１１と比較
して明らかなように、完全差動オペアンプ１６の入力と
出力を短絡した時と同等の回路であり、完全差動オペア
ンプ１６の自己バイアスレベルＶｔｈｉに等しい電圧が
生成される。この電圧Ｖｔｈｉは、反転クロック信号／
ＣＫが低レベルの時にＮチャンネルエンハンスメント型
ＭＥＳＦＥＴ５６１を介して第２スイッチに相当するＮ
チャンネルデプリーション型ＭＥＳＦＥＴ４６─１、４
６─２に印加えられる。従って、この時の電圧はＶｔｈ
ｉからＮチャンネルエンハンスメント型ＭＥＳＦＥＴ５
６１のしきい値Ｖｔｅを差し引いた値である。反転クロ
ック信号／ＣＫが高レベルの時には、ＶＥＥが印加され
る。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
電界効果トランジスタで構成した反転増幅器とキャパシ
タを有しクロック信号に応じてキャパシタに入力する信
号を測定する信号電圧と基準電圧の間で切り換え、同時
に反転増幅器の入力と出力をクロック信号に応じて短絡
することにより、キャパシタに保持される信号電圧と基
準電圧の差に対応した出力を得るようにしたアナログ信
号のサンプリング回路において、スイッチ素子に印加す
るクロック信号の振幅が必要最低限の振幅に低減される
ため、スイッチ素子部分の浮遊容量に起因する誤差が低
減できる。
電界効果トランジスタで構成した反転増幅器とキャパシ
タを有しクロック信号に応じてキャパシタに入力する信
号を測定する信号電圧と基準電圧の間で切り換え、同時
に反転増幅器の入力と出力をクロック信号に応じて短絡
することにより、キャパシタに保持される信号電圧と基
準電圧の差に対応した出力を得るようにしたアナログ信
号のサンプリング回路において、スイッチ素子に印加す
るクロック信号の振幅が必要最低限の振幅に低減される
ため、スイッチ素子部分の浮遊容量に起因する誤差が低
減できる。
【図１】本発明のアナログ信号のサンプリング回路の原
理構成図である。
理構成図である。
【図２】第２スイッチをＮチャンネルエンハンスメント
型以外の素子で構成した場合のゲート電圧の範囲を示す
図である。
型以外の素子で構成した場合のゲート電圧の範囲を示す
図である。
【図３】本発明の第１実施例の回路構成を示す図であ
る。
る。
【図４】本発明の第１実施例における各部の動作を示す
図である。
図である。
【図５】本発明の第２実施例の回路構成を示す図であ
る。
る。
【図６】第２実施例の完全差動オペアンプの内部構成を
示す図である。
示す図である。
【図７】本発明の第３実施例の回路構成を示す図であ
る。
る。
【図８】本発明の第４実施例の回路構成を示す図であ
る。
る。
【図９】本発明の第５実施例の回路構成を示す図であ
る。
る。
【図１０】本発明の第６実施例の回路構成を示す図であ
る。
る。
【図１１】第６実施例の完全差動オペアンプの内部構成
を示す図である。
を示す図である。
【図１２】サンプルドアナログ回路の基本構成図であ
る。
る。
【図１３】サンプルドアナログ回路の動作説明図であ
る。
る。
【図１４】サンプルドアナログ回路の浮遊容量の影響の
説明図である。
説明図である。
１…反転増幅器 ２…キャパシタ ３…第１スイッチ ４…第２スイッチ ７…電圧変換回路
Claims (9)
- 【請求項１】 電界効果トランジスタで構成されるアナ
ログ信号のサンプリング回路であって、 反転増幅器（１）と、 該反転増幅器（１）の入力に接続されるキャパシタ
（２）と、 該キャパシタ（２）のもう一方の側に入力される信号を
基準電圧（Ｖｒｅｆ）とサンプリング対象の信号（Ｖｉ
ｎ）との間で第１クロック信号（ＣＳ）に従って切り換
える第一スイッチ（３）と、 前記反転増幅器（１）の入力と出力との間の接続を第２
クロック信号（ＣＫ）に従って導通状態と非導通状態と
の間で切り換える第二スイッチ（４）とを備え、 前記第一スイッチ（３）は、前記第二スイッチ（４）が
導通状態の時には、前記キャパシタ（２）に前記サンプ
リング対象の信号源（Ｖｉｎ）が入力されるように切り
換え、前記第二スイッチ（４）が非導通状態の時には、
前記キャパシタ（２）に前記基準電圧（Ｖｒｅｆ）が入
力されるように切り換え、前記キャパシタ（２）に保持
された前記サンプリング対象の信号（Ｖｉｎ）と前記基
準電圧（Ｖｒｅｆ）との差に対応した出力が得られるア
ナログ信号のサンプリング回路において、 前記第二スイッチ（４）を形成する電界効果トランジス
タのゲートに印加される前記第２クロック信号（ＣＫ）
の当該電界効果トランジスタを導通状態にする動作電圧
を、前記電界効果トランジスタの被制御端子に前記反転
増幅器（１）の自己バイアスレベルの電圧が印加された
時に当該電界効果トランジスタを導通状態にすることが
可能な電圧レベルに変換する電圧変換回路を備えること
を特徴とするアナログ信号のサンプリング回路。 - 【請求項２】 前記第二スイッチ（４）はエンハンスメ
ント型Ｎチャンネル電界効果トランジスタであり、当該
エンハンスメント型Ｎチャンネル電界効果トランジスタ
のゲートに印加される前記第２クロック信号（ＣＫ）
は、前記反転増幅器（１）の自己バイアスレベルの電圧
より若干大きい電圧レベルと、前記反転増幅器（１）の
低い側の動作電圧レベルとの間で変化することを特徴と
する請求項１に記載のアナログ信号のサンプリング回
路。 - 【請求項３】 前記第二スイッチ（４）はエンハンスメ
ント型Ｐチャンネル電界効果トランジスタであり、当該
エンハンスメント型Ｐチャンネル電界効果トランジスタ
のゲートに印加される前記第２クロック信号（ＣＫ）
は、前記反転増幅器（１）の自己バイアスレベルの電圧
より若干小さい電圧レベルと、前記反転増幅器（１）の
高い側の動作電圧レベルとの間で変化することを特徴と
する請求項１に記載のアナログ信号のサンプリング回
路。 - 【請求項４】 前記第二スイッチ（４）はデプリーショ
ン型Ｎチャンネル電界効果トランジスタであり、当該デ
プリーション型Ｎチャンネル電界効果トランジスタのゲ
ートに印加される前記第２クロック信号（ＣＫ）は、前
記反転増幅器（１）の自己バイアスレベルから前記デプ
リーション型Ｎチャンネル電界効果トランジスタのしき
い値（負の値）を加えた電圧レベルより若干大きい電圧
レベルと、前記反転増幅器（１）の自己バイアスレベル
から前記デプリーション型Ｎチャンネル電界効果トラン
ジスタのしきい値（負の値）を加えた電圧レベルもしく
はそれより低いレベルとの間で変化することを特徴とす
る請求項１に記載のアナログ信号のサンプリング回路。 - 【請求項５】 前記第二スイッチ（４）はデプリーショ
ン型Ｐチャンネル電界効果トランジスタであり、当該デ
プリーション型Ｐチャンネル電界効果トランジスタのゲ
ートに印加される前記第２クロック信号（ＣＫ）は、前
記反転増幅器（１）の自己バイアスレベルに前記デプリ
ーション型Ｐチャンネル電界効果トランジスタのしきい
値（正の値）を差し引いた電圧レベルより若干小さい電
圧レベルと、前記反転増幅器（１）の自己バイアスレベ
ルに前記デプリーション型Ｐチャンネル電界効果トラン
ジスタのしきい値（正の値）を差し引いた電圧レベルま
たはそれより高いレベルとの間で変化することを特徴と
する請求項１に記載のアナログ信号のサンプリング回
路。 - 【請求項６】 前記反転増幅器（１）は１入力１出力の
インバータ回路であることを特徴とする請求項１に記載
のアナログ信号のサンプリング回路。 - 【請求項７】 前記反転増幅器（１）は２入力１出力の
差動回路であることを特徴とする請求項１に記載のアナ
ログ信号のサンプリング回路。 - 【請求項８】 前記反転増幅器（１）は２入力２出力の
差動増幅回路であることを特徴とする請求項１に記載の
アナログ信号のサンプリング回路。 - 【請求項９】 前記第二スイッチ（４）がＭＥＳ型電界
効果トランジスタでることを特徴とする請求項１乃至４
のいずれかに記載のアナログ信号のサンプリング回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214483A JPH0766727A (ja) | 1993-08-30 | 1993-08-30 | 電界効果トランジスタで構成されるアナログ信号のサンプリング回路 |
| US08/252,094 US5654709A (en) | 1993-08-30 | 1994-05-31 | Analog signal sampling circuit constructed with field-effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214483A JPH0766727A (ja) | 1993-08-30 | 1993-08-30 | 電界効果トランジスタで構成されるアナログ信号のサンプリング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766727A true JPH0766727A (ja) | 1995-03-10 |
Family
ID=16656464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5214483A Pending JPH0766727A (ja) | 1993-08-30 | 1993-08-30 | 電界効果トランジスタで構成されるアナログ信号のサンプリング回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5654709A (ja) |
| JP (1) | JPH0766727A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7525383B2 (en) | 2006-09-29 | 2009-04-28 | Sanyo Electric Co., Ltd. | Differential amplifier |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8692656B2 (en) * | 2006-11-30 | 2014-04-08 | Koninklijke Philips N.V. | Intrinsic flux sensing |
| US8830109B1 (en) * | 2013-03-12 | 2014-09-09 | Semtech Corporation | Switchable conductance pipeline analog-to-digital conversion |
| DE102014112001A1 (de) * | 2014-08-21 | 2016-02-25 | Infineon Technologies Austria Ag | Integrierte Schaltung mit einem Eingangstransistor einschließlich einer Ladungsspeicherstruktur |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4395708A (en) * | 1980-12-22 | 1983-07-26 | Hughes Aircraft Company | Sampling and level shifting apparatus to operate in conjunction with a liquid crystal display for converting DC analog drive signals to AC signals |
| US4922130A (en) * | 1988-05-26 | 1990-05-01 | Hewlett-Packard Company | High performance track/hold for a digital multimeter |
| EP0394506B1 (de) * | 1989-04-24 | 1994-06-22 | Siemens Aktiengesellschaft | Schnelle Abtast-Halte-Schaltungsanordnung |
| US5172117A (en) * | 1989-06-19 | 1992-12-15 | Linear Instruments | Analog to digital conversion using an integrater and a sample and hold circuit |
-
1993
- 1993-08-30 JP JP5214483A patent/JPH0766727A/ja active Pending
-
1994
- 1994-05-31 US US08/252,094 patent/US5654709A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7525383B2 (en) | 2006-09-29 | 2009-04-28 | Sanyo Electric Co., Ltd. | Differential amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| US5654709A (en) | 1997-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010612 |