JPH01206727A - 増幅器において使用される電流合成回路 - Google Patents
増幅器において使用される電流合成回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
- G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
- H01R33/00—Coupling devices specially adapted for supporting apparatus and having one part acting as a holder providing support and electrical connection via a counterpart which is structurally associated with the apparatus, e.g. lamp holders; Separate parts thereof
- H01R33/05—Two-pole devices
- H01R33/06—Two-pole devices with two current-carrying pins, blades or analogous contacts, having their axes parallel to each other
- H01R33/08—Two-pole devices with two current-carrying pins, blades or analogous contacts, having their axes parallel to each other for supporting tubular fluorescent lamp
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の分野］
この発明は、例えばシグマ−デルタ（ΣΔ）変調器の信
号積分器などに使用される増幅回路に関するものである
。
号積分器などに使用される増幅回路に関するものである
。
［発明の背景］
例えば、デジタル技術を用いたステレオデコータてば、
アリーロクベースハントステレオ信号をデジタル出力信
号に変換するためにアナロク・デジタル（Ａ／Ｄ）変換
器か用いられる。デジタル出力信けはステレオデコータ
で処理されて、一般に、左チヤンネルオーディオ信号及
び右チヤンネルオーディオ信号と呼ばれる一対の復号さ
れたオーディオ信号か形成される。
アリーロクベースハントステレオ信号をデジタル出力信
号に変換するためにアナロク・デジタル（Ａ／Ｄ）変換
器か用いられる。デジタル出力信けはステレオデコータ
で処理されて、一般に、左チヤンネルオーディオ信号及
び右チヤンネルオーディオ信号と呼ばれる一対の復号さ
れたオーディオ信号か形成される。
例えば、ＢＴＳＣ規格に従うベースバントステレオ信号
は７５Ｋｌｌｚの帯域幅を持っている。従って、必要と
されるＡ／Ｄ変換速度は、ナイキストサンブリンク基準
によって要求される最小値、例えば、２００ＫＩ＋７．
よりも高くなければならない。最小の所定Ｓ／Ｎ比を得
るためには、Ａ／Ｄ変換器の出力ワードにおける量子化
分解能は、例えば、２０ビツトてなければならない。
は７５Ｋｌｌｚの帯域幅を持っている。従って、必要と
されるＡ／Ｄ変換速度は、ナイキストサンブリンク基準
によって要求される最小値、例えば、２００ＫＩ＋７．
よりも高くなければならない。最小の所定Ｓ／Ｎ比を得
るためには、Ａ／Ｄ変換器の出力ワードにおける量子化
分解能は、例えば、２０ビツトてなければならない。
この発明を実施した構成においては、Ａ／Ｄ変換器は、
金属酸化物半導体（ＭＯＳ）技術、例えば、ＣＭＯ３技
術をうまく利用したΣΔＡ／Ｄ変換器として動作する。
金属酸化物半導体（ＭＯＳ）技術、例えば、ＣＭＯ３技
術をうまく利用したΣΔＡ／Ｄ変換器として動作する。
ＣＭＯ８技術を用いると、低電力消費て比較的高速の動
作か達成できる。
作か達成できる。
代表的なΣΔＡ／Ｄ変換器は和信号に応答する信号積分
器段を含んている。和信号はアナログ人力信号と内部て
発生されたハイレベル（２レベル）のアナロク信号とを
加算して形成される。信号積分器の出力信号は閾値検出
器の入力端子に結合され、閾値検出器は、信号積分器の
出力信号か第１の所定レベルより小さい時には第１の状
態を、さもなければ第２の状態をとるハイレベルデジタ
ル信号を発生する。閾値検出器によって生成された信号
は所定の速度でフリップフロップに記憶される。このフ
リップフロップからの出力信号は、１−肥料信号のハイ
レベルアナロク信号部分を生成するために用いられる。
器段を含んている。和信号はアナログ人力信号と内部て
発生されたハイレベル（２レベル）のアナロク信号とを
加算して形成される。信号積分器の出力信号は閾値検出
器の入力端子に結合され、閾値検出器は、信号積分器の
出力信号か第１の所定レベルより小さい時には第１の状
態を、さもなければ第２の状態をとるハイレベルデジタ
ル信号を発生する。閾値検出器によって生成された信号
は所定の速度でフリップフロップに記憶される。このフ
リップフロップからの出力信号は、１−肥料信号のハイ
レベルアナロク信号部分を生成するために用いられる。
この発明のｌ ｊｆｆ３様を実施した信号積分器は所定
周波数て動作するスイッチトキャパシタ回路網を使用し
て構成されている。その信号積分器は、この発明の他の
態様を実施した増幅器と、その増幅器の反転入力端子と
出力端子との間に結合された信号積分キャパシタとを含
む。その積分キャパシタを含む増幅器の出力端子に結合
された外部負荷は高インピータンスな形成する。
周波数て動作するスイッチトキャパシタ回路網を使用し
て構成されている。その信号積分器は、この発明の他の
態様を実施した増幅器と、その増幅器の反転入力端子と
出力端子との間に結合された信号積分キャパシタとを含
む。その積分キャパシタを含む増幅器の出力端子に結合
された外部負荷は高インピータンスな形成する。
低い高調波歪み、あるいは例えば０．１％よりも良好な
高い直線性を得るために、増幅器の安定状態あるいはＤ
Ｃ（直流）利得は最小の所定値を越えなければならない
。増幅器に結合された外部負荷か高インピータンスな形
成するために、増幅器の内部出力インピータンスを高く
維持することによって高いＤＣ開ループ利得か得られる
。
高い直線性を得るために、増幅器の安定状態あるいはＤ
Ｃ（直流）利得は最小の所定値を越えなければならない
。増幅器に結合された外部負荷か高インピータンスな形
成するために、増幅器の内部出力インピータンスを高く
維持することによって高いＤＣ開ループ利得か得られる
。
増幅器の入力において生成される相互電極キャパシタン
スは非直線性てあり、増幅器の直線性に悪影響をかえる
。それ故、増幅器の入力キャパシタンスによるミラー効
果を減少させてその人力キャパシタンスの効果を小さく
維持することか望ましい。
スは非直線性てあり、増幅器の直線性に悪影響をかえる
。それ故、増幅器の入力キャパシタンスによるミラー効
果を減少させてその人力キャパシタンスの効果を小さく
維持することか望ましい。
［発明の概要コ
この発明を実施した増幅器は入力信号を供給する入力端
子を含む。また、この増幅器は第１及び第２のトランジ
スタを含み、各トランジスタは第１及び第２の電極と制
御電極とを有し、その第１及び第２の電極間には主導電
路か形成されている。その主導電路の導通度は各トラン
ジスタの制御電極と第１電極との間の電位によって制御
される。第１のトランジスタの制御電極は入力端子に結
合され、第１のトランジスタの第２電極は第２のトラン
ジスタの第１電極に結合されている。第２の１〜ランシ
スタの第１電極に結合された入力端子とそのトランジス
タ制御電極に結合された出力端子とを有する電圧増幅手
段は第２のトランジスタの第１電極に負帰還を与え、第
１のトランジスタの第２電極における電位変化を防止し
て第２のトランジスタの第２電極に現われる出力インピ
ータンスな増加させる。
子を含む。また、この増幅器は第１及び第２のトランジ
スタを含み、各トランジスタは第１及び第２の電極と制
御電極とを有し、その第１及び第２の電極間には主導電
路か形成されている。その主導電路の導通度は各トラン
ジスタの制御電極と第１電極との間の電位によって制御
される。第１のトランジスタの制御電極は入力端子に結
合され、第１のトランジスタの第２電極は第２のトラン
ジスタの第１電極に結合されている。第２の１〜ランシ
スタの第１電極に結合された入力端子とそのトランジス
タ制御電極に結合された出力端子とを有する電圧増幅手
段は第２のトランジスタの第１電極に負帰還を与え、第
１のトランジスタの第２電極における電位変化を防止し
て第２のトランジスタの第２電極に現われる出力インピ
ータンスな増加させる。
［実施例の説明］
第１Ａ図はこの発明の１実施例であるΣΔＡ／Ｄ変換器
１００を示す。このＡ／Ｄ変換器１００はスイッチトキ
ャパシタ回路技術を利用した信号積分器＋１０を含む。
１００を示す。このＡ／Ｄ変換器１００はスイッチトキ
ャパシタ回路技術を利用した信号積分器＋１０を含む。
信号積分器１１０は同等のデジタルに変換されるアナロ
グ人力信号１６０を入力端子］］Ｏａて受信し、また、
内部で生成されたハイレベル信号ＤＩＧを端子１１０ｂ
て受信する。積分器１１０は増幅器２００の出力端子２
００Ｃて信号ＯＵＴを生成する。入力信号は１６０は、
例えば、ＢＴＳＣに規格によるテレビジョン受像機のＦ
Ｍデコータ（図示せず）によって生成されるベースバン
トステレオ信号てあってもよい。増幅器２００は反転入
力端子２００ａを有し、積分キャパシタＣ３か端子２０
０Ｃと２００ａとの間に結合されている。非反転入力端
子ＺＱＱｂかＤＣ電圧ＶＲＥＦに結合されている。増幅
器と帰還キャパシタの閉ループ応答は電圧ＶＲＥＦのレ
ベルで増幅器２００の反転入力２００ａに電位を設定す
る。
グ人力信号１６０を入力端子］］Ｏａて受信し、また、
内部で生成されたハイレベル信号ＤＩＧを端子１１０ｂ
て受信する。積分器１１０は増幅器２００の出力端子２
００Ｃて信号ＯＵＴを生成する。入力信号は１６０は、
例えば、ＢＴＳＣに規格によるテレビジョン受像機のＦ
Ｍデコータ（図示せず）によって生成されるベースバン
トステレオ信号てあってもよい。増幅器２００は反転入
力端子２００ａを有し、積分キャパシタＣ３か端子２０
０Ｃと２００ａとの間に結合されている。非反転入力端
子ＺＱＱｂかＤＣ電圧ＶＲＥＦに結合されている。増幅
器と帰還キャパシタの閉ループ応答は電圧ＶＲＥＦのレ
ベルで増幅器２００の反転入力２００ａに電位を設定す
る。
端子１１０ａの入力信号１６０は、例えば通常の相補型
トランシシタ伝送ゲートＴ１を経てキャパシタＣ１の一
方の端子Ｃ１，ａに結合される。ＣＭＯ３技術を利用し
た伝送ゲートＴＩは相補型クロック信号ＰＺＤとＰ２Ｄ
Ｎとによって制御され、信号Ｐ２Ｄか真（ＴＲＵＥ）あ
るいは高（ｈｉｇｈ）の時に伝送ゲートＴｌの対応する
対のトランジスタか導通される。キャパシタＣ１の他方
の端子は伝送ゲートＴ５を経て増幅器２００の反転入力
端子２００ａに結合される。伝送ゲートＴ６は相補型ク
ロック信号Ｐ２とＰ２Ｎとによって制御され、信号Ｐ２
か真あるいは高の時に導通される。伝送ゲートＴＩとＴ
６は例えば信号Ｐ２Ｄの各周期の第１の部分で同時に導
通し、その第２の部分で共に非導通になる。従って、伝
送ゲートＴ１とＴ６は例えば１１ＭＨｚの信号Ｐ２Ｄの
周波数で動作する。
トランシシタ伝送ゲートＴ１を経てキャパシタＣ１の一
方の端子Ｃ１，ａに結合される。ＣＭＯ３技術を利用し
た伝送ゲートＴＩは相補型クロック信号ＰＺＤとＰ２Ｄ
Ｎとによって制御され、信号Ｐ２Ｄか真（ＴＲＵＥ）あ
るいは高（ｈｉｇｈ）の時に伝送ゲートＴｌの対応する
対のトランジスタか導通される。キャパシタＣ１の他方
の端子は伝送ゲートＴ５を経て増幅器２００の反転入力
端子２００ａに結合される。伝送ゲートＴ６は相補型ク
ロック信号Ｐ２とＰ２Ｎとによって制御され、信号Ｐ２
か真あるいは高の時に導通される。伝送ゲートＴＩとＴ
６は例えば信号Ｐ２Ｄの各周期の第１の部分で同時に導
通し、その第２の部分で共に非導通になる。従って、伝
送ゲートＴ１とＴ６は例えば１１ＭＨｚの信号Ｐ２Ｄの
周波数で動作する。
キャパシタＣ１の端子Ｃ１ａはまた、伝送ゲートＴ２の
導通時に伝送ゲートＴ２を経て電圧ＶＲＥＦに結合され
る。キャパシタＣ１の他方の端子は伝送ゲートＴ３の導
通時に伝送ゲートＴ３を経て電圧ＶＲＥＦに結合される
。伝送ゲートＴ２とＴ３はクロック信号Ｐ１とＰＩＮと
で制御されて信号Ｐ２Ｄと同し周波数で動作し、伝送ゲ
ートＴ２とＴ３との導通時に伝送ゲー）ＴｌとＴ６は非
導通になり、また伝送ゲートＴ２とＴ３の非導通時には
導通する。
導通時に伝送ゲートＴ２を経て電圧ＶＲＥＦに結合され
る。キャパシタＣ１の他方の端子は伝送ゲートＴ３の導
通時に伝送ゲートＴ３を経て電圧ＶＲＥＦに結合される
。伝送ゲートＴ２とＴ３はクロック信号Ｐ１とＰＩＮと
で制御されて信号Ｐ２Ｄと同し周波数で動作し、伝送ゲ
ートＴ２とＴ３との導通時に伝送ゲー）ＴｌとＴ６は非
導通になり、また伝送ゲートＴ２とＴ３の非導通時には
導通する。
第１Ｂ図のタイミング発生器１８０は１対のタイミンク
信号を発生し、それを反転器０２０〜Ｕ２３、遅延装置
Ｕ２４、反転器［２５、０２６から成る回路の各分路へ
供給して、最終的にタイミング信号Ｐ１、ＰＩＮ 、
Ｐ２、Ｐ２Ｎ 、 Ｐ２Ｄ 、 Ｐ２ＤＮを生成する。
信号を発生し、それを反転器０２０〜Ｕ２３、遅延装置
Ｕ２４、反転器［２５、０２６から成る回路の各分路へ
供給して、最終的にタイミング信号Ｐ１、ＰＩＮ 、
Ｐ２、Ｐ２Ｎ 、 Ｐ２Ｄ 、 Ｐ２ＤＮを生成する。
後述のようにして生成されるハイレベル信号ＤＩＧは積
分器１１０の端子１１０ｂに結合され、またその端子１
１０ｂは伝送ゲートＴ５を介してキャパシタＣ２の端子
Ｃ２ａに結合される。伝送ゲートＴ５は相補型クロック
信号Ｐ２ＤとＰ２ＤＮとによって制御され、クロ・ンク
信号Ｐ２Ｄか高の時に導通する。キャパシタＣ２の他方
の端子は伝送ゲートＴ６とＴ３との接続端子に結合され
ている。端子Ｃ２ａは伝送ゲートＴ４の導通時にそのゲ
ートを経て電圧ＶＲＥＦに結合される。
分器１１０の端子１１０ｂに結合され、またその端子１
１０ｂは伝送ゲートＴ５を介してキャパシタＣ２の端子
Ｃ２ａに結合される。伝送ゲートＴ５は相補型クロック
信号Ｐ２ＤとＰ２ＤＮとによって制御され、クロ・ンク
信号Ｐ２Ｄか高の時に導通する。キャパシタＣ２の他方
の端子は伝送ゲートＴ６とＴ３との接続端子に結合され
ている。端子Ｃ２ａは伝送ゲートＴ４の導通時にそのゲ
ートを経て電圧ＶＲＥＦに結合される。
伝送ゲートＴ４はクロック信号Ｐ１とＰＩＮとによって
制御される。伝送ゲートＴ４、Ｔ５は伝送ゲートＴ２、
Ｔ１と同様にしてそれらのゲートと同時に動作する。
制御される。伝送ゲートＴ４、Ｔ５は伝送ゲートＴ２、
Ｔ１と同様にしてそれらのゲートと同時に動作する。
伝送ゲートＴ１、Ｔ５を制御するクロック信号Ｐ２Ｄ、
Ｐ２ＤＮはクロック信号Ｐ２、Ｐ２Ｎに類似するが、そ
れらの信号に対して約５ｎｓだけ遅延している。各信号
Ｐ１、Ｐ２、ＰＡＤは例えば４０％のデユーティサイク
ルの波形と例えば約９０ｎｓの周期とを有するパイレベ
ル信号である。信号Ｐ１が真あるいは高状態の時、信号
ｐｚは常に偽（ＦＡＬＳＥ）あるいは低（ｔｏ胃）状態
となり、信号Ｐ１とＰ２は互いに重複しない。その結果
、伝送ゲートＴ１． Ｔ５、Ｔ６か導通の時、伝送ゲー
トＴ２、Ｔ３、Ｔ４は非導通となり、また、伝送ケート
Ｔｌ、 Ｔ５、Ｔ６が非導通の時、伝送ゲートＴ２、Ｔ
３、Ｔ４は導通する。
Ｐ２ＤＮはクロック信号Ｐ２、Ｐ２Ｎに類似するが、そ
れらの信号に対して約５ｎｓだけ遅延している。各信号
Ｐ１、Ｐ２、ＰＡＤは例えば４０％のデユーティサイク
ルの波形と例えば約９０ｎｓの周期とを有するパイレベ
ル信号である。信号Ｐ１が真あるいは高状態の時、信号
ｐｚは常に偽（ＦＡＬＳＥ）あるいは低（ｔｏ胃）状態
となり、信号Ｐ１とＰ２は互いに重複しない。その結果
、伝送ゲートＴ１． Ｔ５、Ｔ６か導通の時、伝送ゲー
トＴ２、Ｔ３、Ｔ４は非導通となり、また、伝送ケート
Ｔｌ、 Ｔ５、Ｔ６が非導通の時、伝送ゲートＴ２、Ｔ
３、Ｔ４は導通する。
動作において、伝送ゲー）Ｔ２、Ｔ３、Ｔ４が例えばク
ロック信号Ｐ１の各周期の第１部分の期間に同時に導通
して、キャパシタＣＩと６２が放電される。キャパシタ
ＣＩと６２の各電極の電位は、増幅器２００の反転入力
端子２００ａの電位（士増幅器入力オフセット電位）に
実質的に等しい電圧ＶＲＥＦの電位に設定される。その
後、伝送ゲート、Ｔ２、Ｔ３、Ｔ４は非導通になり、伝
送ゲートＴ１．Ｔ５、Ｔ６か導通する。入力端子２００
ａは増幅器帰還接続のために事実上交流接地に維持され
る。従って、キャパシタＣ１とＣ２は端子１１０ａと１
１０ｂの各電圧に充電される。その充電電流はキャパシ
タＣ３に積分され、端子１１０ａ、１１０ｂの２人力信
号の和の時間積分に比例した出力信号ｏｕｒが生成され
る。
ロック信号Ｐ１の各周期の第１部分の期間に同時に導通
して、キャパシタＣＩと６２が放電される。キャパシタ
ＣＩと６２の各電極の電位は、増幅器２００の反転入力
端子２００ａの電位（士増幅器入力オフセット電位）に
実質的に等しい電圧ＶＲＥＦの電位に設定される。その
後、伝送ゲート、Ｔ２、Ｔ３、Ｔ４は非導通になり、伝
送ゲートＴ１．Ｔ５、Ｔ６か導通する。入力端子２００
ａは増幅器帰還接続のために事実上交流接地に維持され
る。従って、キャパシタＣ１とＣ２は端子１１０ａと１
１０ｂの各電圧に充電される。その充電電流はキャパシ
タＣ３に積分され、端子１１０ａ、１１０ｂの２人力信
号の和の時間積分に比例した出力信号ｏｕｒが生成され
る。
第１Ａ図に示すように所定の伝送ゲートのＮチャンネル
及びＰチャンネルのＭＯＳ ）ランジスタは並列に結合
されていて、逆のクロック信号を必要とする。そのクロ
ックによる上記伝送ゲートの出力端子叶Ｔ Ｐ ＩＪ
Ｔへの信号貫通は相殺の結果として減少するか、その相
殺は完全なものてはない。
及びＰチャンネルのＭＯＳ ）ランジスタは並列に結合
されていて、逆のクロック信号を必要とする。そのクロ
ックによる上記伝送ゲートの出力端子叶Ｔ Ｐ ＩＪ
Ｔへの信号貫通は相殺の結果として減少するか、その相
殺は完全なものてはない。
更に、不都合なことには、相殺されなかった貫通信号の
レベルは伝送ゲートの信号端子ＩＮＰＵＴ、ＯＵ Ｔ
Ｐ ＩＩ Ｔの電圧に非直線的に依存する。その電圧の
依存は、例えば伝送ゲートのＭＯＳ ）ランジスタの各
々の反転層に蓄積された電荷がその伝送ゲート導通時に
端子ＩＮＰＵＴ 、 ０ＵＴＰＵＴの電圧に非直線的に
依存するために生ずる。例えば入力端子ＩＮＰＵＴの所
定方向の電圧変化は相補型トランジスタの一方のものの
反転層の電荷を対応する量たけ増加させ、また、他方の
トランジスタの反転層の電荷を電荷の増加と減少との間
の差か端子ＩＮＰＵＴの電圧に非直線的に依存するよう
な量たけ減少させる。
レベルは伝送ゲートの信号端子ＩＮＰＵＴ、ＯＵ Ｔ
Ｐ ＩＩ Ｔの電圧に非直線的に依存する。その電圧の
依存は、例えば伝送ゲートのＭＯＳ ）ランジスタの各
々の反転層に蓄積された電荷がその伝送ゲート導通時に
端子ＩＮＰＵＴ 、 ０ＵＴＰＵＴの電圧に非直線的に
依存するために生ずる。例えば入力端子ＩＮＰＵＴの所
定方向の電圧変化は相補型トランジスタの一方のものの
反転層の電荷を対応する量たけ増加させ、また、他方の
トランジスタの反転層の電荷を電荷の増加と減少との間
の差か端子ＩＮＰＵＴの電圧に非直線的に依存するよう
な量たけ減少させる。
相補型トランジスタの各々の反転層に蓄積された電荷の
対応する部分か伝送ゲートのターンオフ遷移期間に端子
０ＵＴＰＵＴに結合される。従って、正味電荷、すなわ
ち例えば伝送ゲートＴ１の相補型トランジスタの各々の
電荷の対応する部分間の差に等しい電荷が対応する端子
０ＵＴＰＵＴに結合される。
対応する部分か伝送ゲートのターンオフ遷移期間に端子
０ＵＴＰＵＴに結合される。従って、正味電荷、すなわ
ち例えば伝送ゲートＴ１の相補型トランジスタの各々の
電荷の対応する部分間の差に等しい電荷が対応する端子
０ＵＴＰＵＴに結合される。
伝送ゲートＴ１の動作において、正味電荷は、伝送ゲー
１へＴＩをターンオフさせるクロック信号ＰＡＤ、Ｐ２
ＤＮの遷移端期間にキャパシタＣ１へ伝送される。
１へＴＩをターンオフさせるクロック信号ＰＡＤ、Ｐ２
ＤＮの遷移端期間にキャパシタＣ１へ伝送される。
その正味電荷は入力信号１６０に等しい入力端子ＩＮＰ
ＩＪＴの電圧に非直線的に依存する。その正味電荷か積
分キャパシタＣ３に結合されるようにしておくと、例え
ば信号積分器１１０の動作において直線性の低下か生ず
るので不都合である。
ＩＪＴの電圧に非直線的に依存する。その正味電荷か積
分キャパシタＣ３に結合されるようにしておくと、例え
ば信号積分器１１０の動作において直線性の低下か生ず
るので不都合である。
」−述のような直線性の低下を阻止するために、クロッ
ク信号Ｐ２、Ｐ２Ｎて制御される伝送ゲートＴ６は伝送
ゲートＴＩ、Ｔ５がターンオフされる時よりも約５ｎｓ
たけ前にターンオフされる。従って、例えば伝送ゲート
Ｔ１における正味電荷の伝送は、その時読に非導通にな
っている伝送ゲートＴ６の働きによって信号ＯＵＴに影
響を与えることはない。
ク信号Ｐ２、Ｐ２Ｎて制御される伝送ゲートＴ６は伝送
ゲートＴＩ、Ｔ５がターンオフされる時よりも約５ｎｓ
たけ前にターンオフされる。従って、例えば伝送ゲート
Ｔ１における正味電荷の伝送は、その時読に非導通にな
っている伝送ゲートＴ６の働きによって信号ＯＵＴに影
響を与えることはない。
増幅器２００の安定状態利得か高であって、積分器１１
０か伝送ゲートＴ６のターンオフ遷移よりも前に安定状
態動作に達するならば、そのターンオフ遷移期間に伝送
ゲートＴ６によって結合される正味電荷は積分器１１０
の直線性を低下させない。これは、伝送ゲートＴ６の信
号端子の各々の対応する電圧が電圧ＶＲＥＦにほぼ等し
い同し一定のレベルにあるので、正味電荷か信号１６０
のレベルに依存しないためである。
０か伝送ゲートＴ６のターンオフ遷移よりも前に安定状
態動作に達するならば、そのターンオフ遷移期間に伝送
ゲートＴ６によって結合される正味電荷は積分器１１０
の直線性を低下させない。これは、伝送ゲートＴ６の信
号端子の各々の対応する電圧が電圧ＶＲＥＦにほぼ等し
い同し一定のレベルにあるので、正味電荷か信号１６０
のレベルに依存しないためである。
一方、例えば入力信号１６０の変化は比較的高速度であ
るため、安定状態動作は伝送ゲートＴ６のターンオフの
直前ては起こらない。それ故、伝送ゲートＴ６の信号端
子の電圧は、そのターンオフ時の直前に、そのターンオ
フ時に依存する入力信号１６０のレベルに従って異なる
。その場合、伝送ゲートＴ６の端子０ＵＴＰＵＴに結合
される正味電荷は入力信号１６０に非直線的に依存する
ので不都合である。それ故、伝送ゲートＴ６の正味電荷
における非線形電圧依存効果を減少させることか望まし
い。
るため、安定状態動作は伝送ゲートＴ６のターンオフの
直前ては起こらない。それ故、伝送ゲートＴ６の信号端
子の電圧は、そのターンオフ時の直前に、そのターンオ
フ時に依存する入力信号１６０のレベルに従って異なる
。その場合、伝送ゲートＴ６の端子０ＵＴＰＵＴに結合
される正味電荷は入力信号１６０に非直線的に依存する
ので不都合である。それ故、伝送ゲートＴ６の正味電荷
における非線形電圧依存効果を減少させることか望まし
い。
正味電荷の電圧依存における非線形性は２つの１〜ラン
シスタを対称的に動作させることにより減少される。伝
送ゲートＴ６のトランジスタの対称動作は、伝送ゲート
の相補型トランジスタの各々かゲートターンオフの直前
に少なくとも同じ電荷を実質的に含むことを意味する。
シスタを対称的に動作させることにより減少される。伝
送ゲートＴ６のトランジスタの対称動作は、伝送ゲート
の相補型トランジスタの各々かゲートターンオフの直前
に少なくとも同じ電荷を実質的に含むことを意味する。
その対称動作は、伝送ゲート両端の入力及び出力端子か
そのゲート電極に供給されるクロック信号の相補的電位
の中間にバイアスされるように回路をバイアスすること
によって行なわれる。
そのゲート電極に供給されるクロック信号の相補的電位
の中間にバイアスされるように回路をバイアスすること
によって行なわれる。
」二連の対称動作を行なうために、非反転端子２００ｂ
に結合される電圧ＶＲＥＦは、例えばクロック信号Ｐ２
の２つのレベルの中間に等しいレベルに設定される。こ
の様にすると、伝送ゲー１−Ｔ６の出力端子０ＵＴＰＵ
Ｔに生成される電圧Ｖ、。ｐｕｔもまた帰還の結果とし
て電圧ＶＲＥＦのレベルに設定される。伝送ゲートＴ６
の端子は、そのゲートか比較的低インピータンスのスイ
ッチとして動作するのて、その出力端子の電位に追従す
る。
に結合される電圧ＶＲＥＦは、例えばクロック信号Ｐ２
の２つのレベルの中間に等しいレベルに設定される。こ
の様にすると、伝送ゲー１−Ｔ６の出力端子０ＵＴＰＵ
Ｔに生成される電圧Ｖ、。ｐｕｔもまた帰還の結果とし
て電圧ＶＲＥＦのレベルに設定される。伝送ゲートＴ６
の端子は、そのゲートか比較的低インピータンスのスイ
ッチとして動作するのて、その出力端子の電位に追従す
る。
伝送ゲートＴ６の２つのトランジスタは対称的に動作し
且つ類似の特性を有するのて、例えばその出力端子の０
ＵＴＰＵＴの電圧の所定の変化によって生ずる正味電荷
の変化は、２つのトランジスタか対称的に動作しない場
合よりも少なくなるので都合かよい。それ故、正味電荷
もまた、入力信号１６０のレベルに非線形依存する程度
か少なくなる。
且つ類似の特性を有するのて、例えばその出力端子の０
ＵＴＰＵＴの電圧の所定の変化によって生ずる正味電荷
の変化は、２つのトランジスタか対称的に動作しない場
合よりも少なくなるので都合かよい。それ故、正味電荷
もまた、入力信号１６０のレベルに非線形依存する程度
か少なくなる。
信号ＤＩＧの波形の反転波形を有する信号ＤＩＧ ′と
信号ＯＵＴは、積分器１１０と同様に動作する第２の信
号積分器１１０′の入力端子１１０ｂ ′と１１０ａ
′に結合される。積分器１１０、１１０′における類似
の部分と機能は類似の数字と記号て示されている。
信号ＯＵＴは、積分器１１０と同様に動作する第２の信
号積分器１１０′の入力端子１１０ｂ ′と１１０ａ
′に結合される。積分器１１０、１１０′における類似
の部分と機能は類似の数字と記号て示されている。
積分器１１０′は積分器１１０からの信号ＯＵＴと信号
ＤＩＧ ′との和の時間積分に比例した出力信号０１Ｊ
Ｔ′を生成する。
ＤＩＧ ′との和の時間積分に比例した出力信号０１Ｊ
Ｔ′を生成する。
信号ＯＵＴ′はデジタル・ハイレベル信号１２０ａを生
成する比較器１２０の入力端子に結合される。信号１２
０ａは信号ＯＵＴ′か電圧ＶＲＥＦに実質的に等しい所
定の閾値レベル以下にある時に真状態にあり、その他の
時は偽状態にある。パイレベル信号１２０ａはクロック
信号Ｐ２の降下端によってＤ型あるいはデータ・フリッ
プ・フロップ１３０ヘクロツクされる。フリップ・フロ
ップ１３０は信号１２０ａの状態に対応する状態で対応
する出力端子に相補型信号ＤＩＧ、 ＤＩＧ′を生成
する。信号Ｐ２の降下端はフリップ・フロップ１３０の
クロッキンクと伝送ゲートＴ６、Ｔ６′のターンオフと
を同時に行なうのて、伝送ゲートＴ６．７６′のターニ
ンクオフに関連した過渡的な変動か信号ＤＩＧとＤＩＧ
′に影響を与えないようにすることができる。信号Ｄ
ＩＧは負帰還形式て積分器１１０に結合され、同様に、
信号ＤＩＧ′は負帰還形式て積分器１１０′に結合され
る。
成する比較器１２０の入力端子に結合される。信号１２
０ａは信号ＯＵＴ′か電圧ＶＲＥＦに実質的に等しい所
定の閾値レベル以下にある時に真状態にあり、その他の
時は偽状態にある。パイレベル信号１２０ａはクロック
信号Ｐ２の降下端によってＤ型あるいはデータ・フリッ
プ・フロップ１３０ヘクロツクされる。フリップ・フロ
ップ１３０は信号１２０ａの状態に対応する状態で対応
する出力端子に相補型信号ＤＩＧ、 ＤＩＧ′を生成
する。信号Ｐ２の降下端はフリップ・フロップ１３０の
クロッキンクと伝送ゲートＴ６、Ｔ６′のターンオフと
を同時に行なうのて、伝送ゲートＴ６．７６′のターニ
ンクオフに関連した過渡的な変動か信号ＤＩＧとＤＩＧ
′に影響を与えないようにすることができる。信号Ｄ
ＩＧは負帰還形式て積分器１１０に結合され、同様に、
信号ＤＩＧ′は負帰還形式て積分器１１０′に結合され
る。
信号ＤＩＧは例えば信号Ｐ２の各周期に真及び偽状態の
一方の状態にある。信号ＤＩＧは真あるいは高状態にあ
る時に電圧ＶＲＥＦよりも大きく、また、偽あるいは低
状態にある時に電圧ＶＲＥＦよりも小さい。従って、信
号Ｐ２の所定周期に信号ＤＩＧか真状態にあれば、信号
ＯＵＴは減少し、また、信号ＤＩＧが偽状態にあれば、
信号ＯＵＴは増加する。それ故、信号ＤＩＧは、信号１
６０によって生ずるキャパシタＣ２の電流の第２部分と
大きさか等しいが極性か反対の平均値を有するキャパシ
タｃ２の電流の第１部分を形成するように負帰還を与え
る。その結果、負帰還によって、入力信号１６０か積分
器１１０の信号ＯＵＴを例えば増加させる時は、信号Ｄ
ＩＧが信号ＯＵＴを減少させ、また、入力信号１６０か
積分器】１０の信号ＯＵＴを例えば減少させる時は、信
号ＤＩＧか信号ＯＵＴを増加させる。同様に、積分器１
１０′ては、負帰還によって、信号ＯＵＴが信号ｏｕｒ
′を例えば増加させる時は、信号ＤＩＧ ’が信号Ｏ
ＵＴ ′を減少させ、また、信号ＯＵＴが信号ＯＵＴ
′を例えば減少させる時は、信号ＤＩＧ ′が信号ＯＵ
Ｔ ′を増加させる。積分器１１０、１１０′によって
形成されるような２重積分を使用する利点は、例えば、
アイ イー イー イー トランザクションズ オン
コミュニケイションズ、Ｖｏｌ。
一方の状態にある。信号ＤＩＧは真あるいは高状態にあ
る時に電圧ＶＲＥＦよりも大きく、また、偽あるいは低
状態にある時に電圧ＶＲＥＦよりも小さい。従って、信
号Ｐ２の所定周期に信号ＤＩＧか真状態にあれば、信号
ＯＵＴは減少し、また、信号ＤＩＧが偽状態にあれば、
信号ＯＵＴは増加する。それ故、信号ＤＩＧは、信号１
６０によって生ずるキャパシタＣ２の電流の第２部分と
大きさか等しいが極性か反対の平均値を有するキャパシ
タｃ２の電流の第１部分を形成するように負帰還を与え
る。その結果、負帰還によって、入力信号１６０か積分
器１１０の信号ＯＵＴを例えば増加させる時は、信号Ｄ
ＩＧが信号ＯＵＴを減少させ、また、入力信号１６０か
積分器】１０の信号ＯＵＴを例えば減少させる時は、信
号ＤＩＧか信号ＯＵＴを増加させる。同様に、積分器１
１０′ては、負帰還によって、信号ＯＵＴが信号ｏｕｒ
′を例えば増加させる時は、信号ＤＩＧ ’が信号Ｏ
ＵＴ ′を減少させ、また、信号ＯＵＴが信号ＯＵＴ
′を例えば減少させる時は、信号ＤＩＧ ′が信号ＯＵ
Ｔ ′を増加させる。積分器１１０、１１０′によって
形成されるような２重積分を使用する利点は、例えば、
アイ イー イー イー トランザクションズ オン
コミュニケイションズ、Ｖｏｌ。
Ｃ０Ｍ−３３、崩、３．１９８５年３月（ＩＥＥＥ
ＴＲＡＮ−３ＡＣＴＩＯＮＳ ＯＮ ＣＯＭＭＵＮＩＩ
ＣＡＴＩＯＮＳ 、 Ｖｏｌ、 Ｃ０Ｍ−３３、陥、３
、Ｍａｒｃｈ １９８５）に掲載されているジェイムス
シー キャンデイによる［シグマデルタ変調における２
重積分の使用（Ａ ＵＳＥ ＯＦ ＤＯＵＢＬＥ
ＩＮＴＥＧＲＡＴＩＯＮ ＩＮ ＳＩＧＭＡ Ｄ
ＥＬＴＡ ＭＯＤＵＬＡＴＩＯＮ）Ｊと題する論文に
記述されている。
ＴＲＡＮ−３ＡＣＴＩＯＮＳ ＯＮ ＣＯＭＭＵＮＩＩ
ＣＡＴＩＯＮＳ 、 Ｖｏｌ、 Ｃ０Ｍ−３３、陥、３
、Ｍａｒｃｈ １９８５）に掲載されているジェイムス
シー キャンデイによる［シグマデルタ変調における２
重積分の使用（Ａ ＵＳＥ ＯＦ ＤＯＵＢＬＥ
ＩＮＴＥＧＲＡＴＩＯＮ ＩＮ ＳＩＧＭＡ Ｄ
ＥＬＴＡ ＭＯＤＵＬＡＴＩＯＮ）Ｊと題する論文に
記述されている。
信号ＤＩＧは、アナログ入力信号１６０を表わすデジタ
ルを与える並列語ＲＥＳＵＬＴを発生するデシメーシヨ
ン回路網（ｄｅｃｉｉａａｔｉｏｎ ｎｅｔｗｏｒｋ
）１４０に結合される。このデシメーション回路網の１
例は、例えば、アイ イー イー イー トランザクシ
ョン オン サーキット アント システムズ、Ｖｏｌ
、 ＣＡＳ−２５、陥、７．１９７８年７月 （ＩＥ
ＥＥＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＣＩＲＣＵＩＴ
ＡＮＤ ＳＹＳＴＥＭＳ 、 Ｖｏｌ、ＣＡＳ−２５、
陽、７、Ｊｕｉｙ １９７８）に掲載されているラブ
イー ジェイ パン デイ プラッシユによるｒＡ／Ｄ
変換器としてのシフマーデルタ変調器（Ａ Ｓｉｇｍ
ａ −Ｄｅｌｔａ Ｍｏｄｕｌａｔｏｒ Ａｓ Ａｎ
Ａ／ＤＣｏｎｖｅｒｔｅｒ） Ｊと題する論文に記載
されている。デシメーション回路網１４０の並列語ＲＥ
ＳＵＬＴは、上記パン デイ プラッシユの教示に従っ
て、例えば、信号ＤＩＧか真状態の時に所定期間Ｎに生
ずる信号Ｐ２の周期の数と信号ＤＩＧか偽状態の時に所
定期間Ｎに生ずる信号Ｐ２の周期の数との差を計算する
ことによって形成される。期間Ｎは必要とされる語ＲＥ
ＳＵＬＴのビット分解能によって選択され、期間Ｎが長
くなればなる程、ビット分解能は高くなる。
ルを与える並列語ＲＥＳＵＬＴを発生するデシメーシヨ
ン回路網（ｄｅｃｉｉａａｔｉｏｎ ｎｅｔｗｏｒｋ
）１４０に結合される。このデシメーション回路網の１
例は、例えば、アイ イー イー イー トランザクシ
ョン オン サーキット アント システムズ、Ｖｏｌ
、 ＣＡＳ−２５、陥、７．１９７８年７月 （ＩＥ
ＥＥＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＣＩＲＣＵＩＴ
ＡＮＤ ＳＹＳＴＥＭＳ 、 Ｖｏｌ、ＣＡＳ−２５、
陽、７、Ｊｕｉｙ １９７８）に掲載されているラブ
イー ジェイ パン デイ プラッシユによるｒＡ／Ｄ
変換器としてのシフマーデルタ変調器（Ａ Ｓｉｇｍ
ａ −Ｄｅｌｔａ Ｍｏｄｕｌａｔｏｒ Ａｓ Ａｎ
Ａ／ＤＣｏｎｖｅｒｔｅｒ） Ｊと題する論文に記載
されている。デシメーション回路網１４０の並列語ＲＥ
ＳＵＬＴは、上記パン デイ プラッシユの教示に従っ
て、例えば、信号ＤＩＧか真状態の時に所定期間Ｎに生
ずる信号Ｐ２の周期の数と信号ＤＩＧか偽状態の時に所
定期間Ｎに生ずる信号Ｐ２の周期の数との差を計算する
ことによって形成される。期間Ｎは必要とされる語ＲＥ
ＳＵＬＴのビット分解能によって選択され、期間Ｎが長
くなればなる程、ビット分解能は高くなる。
高精度、特にＡ／Ｄ変換器１００において高度な直線性
を得るために、増幅器２００の安定状態あるいはＤＣ利
得を高くすることか望ましい。その安定状態あるいはＤ
Ｃ利得は信号Ｐ２の各周期において、伝送ケートＴ６か
非導通になる直前に電圧Ｖｉｎｐｕｔのレベルを決定す
る。大きなりＣ利得は、増幅器２００の入力端子２００
ａにおける入力電圧Ｖｉｎｐｕｔかアナロク入力信号１
６０のレベルに無関係に実質的に一定に維持されるよう
にする。また、キャパシタンスか事実」−非線形である
例えば端子２００ａにおける入力キャパシタンスのミラ
ー効果を減少させることか望ましい。
を得るために、増幅器２００の安定状態あるいはＤＣ利
得を高くすることか望ましい。その安定状態あるいはＤ
Ｃ利得は信号Ｐ２の各周期において、伝送ケートＴ６か
非導通になる直前に電圧Ｖｉｎｐｕｔのレベルを決定す
る。大きなりＣ利得は、増幅器２００の入力端子２００
ａにおける入力電圧Ｖｉｎｐｕｔかアナロク入力信号１
６０のレベルに無関係に実質的に一定に維持されるよう
にする。また、キャパシタンスか事実」−非線形である
例えば端子２００ａにおける入力キャパシタンスのミラ
ー効果を減少させることか望ましい。
第２図は例えば第１Ａ図の信号積分器１１０に含まれて
いる増幅器２００（この発明の別の態様を実施している
）の詳細な構成を示し、第１Ａ図及び第２図の同し数字
と記号は同し部分あるいは機部を示す。第２図の回路は
、比較的低電力消費て高周波数を与えることかてきるＭ
Ｏ８技術を使って構成されている。
いる増幅器２００（この発明の別の態様を実施している
）の詳細な構成を示し、第１Ａ図及び第２図の同し数字
と記号は同し部分あるいは機部を示す。第２図の回路は
、比較的低電力消費て高周波数を与えることかてきるＭ
Ｏ８技術を使って構成されている。
第２図の増幅器２００の反転入力端子２００ａにおける
入力電圧Ｖｉｎｐｕｔは反転共通ソース増幅器として動
作するＰ型電界効果あるいはＰＭＯ３＋−ランシスタＭ
ＰＩのグー１〜電極へ結合される。トランジスタＭＰＩ
のトレン電極は接合端子２００ｄを経てＰＭＯ３トラン
ジスタＭＰ２のソース電極に結合されている。
入力電圧Ｖｉｎｐｕｔは反転共通ソース増幅器として動
作するＰ型電界効果あるいはＰＭＯ３＋−ランシスタＭ
ＰＩのグー１〜電極へ結合される。トランジスタＭＰＩ
のトレン電極は接合端子２００ｄを経てＰＭＯ３トラン
ジスタＭＰ２のソース電極に結合されている。
この発明の一実施例では、接合端子２００ｄは反転共通
ソース増幅器として動作するＰＭＯ８）ランシスタＭＰ
３のゲー１へ電極に結合されている。トランジスタＭＰ
３のトレン電極は端子２００ｃにおいてトランジスタＭ
Ｐ２のゲート電極に結合されていて、トランジスタＭＰ
２のゲート電圧を変化させる。電流源として動作するＮ
型電界効果あるいはＮＭＯ８Ｉ−ランシスタＭＮＩのト
レン電極は端子２００ｃに結合されていて、トランジス
タＭＰ３の電圧利得を決定する負荷インピータンスを形
成する。トランジスタＭＮＩのケート電極は電圧ＶＲＥ
Ｆに結合されている。トランジスタＭＰＩ 、 ＭＰ２
、 ＭＰ３ 、 ＭＮＩは変形されたカスヨー１〜形
構成１２００ａを形成する。出力信号ＯＵＴは１〜ラン
ジスタＭＰ２のトレン電極において生成される。端子２
００ａは反転入力端子てあり、また、端子２００ ｃは
構成］ ２０ ［１ａの出力端子である。
ソース増幅器として動作するＰＭＯ８）ランシスタＭＰ
３のゲー１へ電極に結合されている。トランジスタＭＰ
３のトレン電極は端子２００ｃにおいてトランジスタＭ
Ｐ２のゲート電極に結合されていて、トランジスタＭＰ
２のゲート電圧を変化させる。電流源として動作するＮ
型電界効果あるいはＮＭＯ８Ｉ−ランシスタＭＮＩのト
レン電極は端子２００ｃに結合されていて、トランジス
タＭＰ３の電圧利得を決定する負荷インピータンスを形
成する。トランジスタＭＮＩのケート電極は電圧ＶＲＥ
Ｆに結合されている。トランジスタＭＰＩ 、 ＭＰ２
、 ＭＰ３ 、 ＭＮＩは変形されたカスヨー１〜形
構成１２００ａを形成する。出力信号ＯＵＴは１〜ラン
ジスタＭＰ２のトレン電極において生成される。端子２
００ａは反転入力端子てあり、また、端子２００ ｃは
構成］ ２０ ［１ａの出力端子である。
入力電圧Ｖｉｎいｕｔの変化はトランジスタＭＰＩ、Ｍ
Ｐ２を介して流れる電流ｉ、に対応する変化を与え、端
子２００ｅに電圧変化を与える。端子２００ｄの増幅信
号である端子２００Ｃの信号はトランジスタＭＰ２を経
て端子２００ｄへ帰還される。その負帰還のために、電
圧Ｖｉｎｐｕｔの変化によって生ずる電流１１の変動は
、１ヘランシスタＭＰ２のゲートか一定に維持されてい
る場合よりも端子２００ｄにおける電圧変動を著しく小
さくする。これに対して、例えば周知のカスコード構成
では上述の負帰還構成は使用されていない。端子２００
ｄにおける電圧変動を小さくする要素は大体、トランジ
スタＭＰ３とＭＮＩから成る共通ソース増幅器の電圧利
得に等しい。トランジスタＭＰ２の応答時間及びトラン
ジスタＭＰ２ 、 ＭＰ３により形成された閉ループ構
成の応答時間は速いのて、端子２００ｄにおける電圧を
、トランジスタＭＰＩを流れる電流１１に突然の変化か
生した直後において比較的安定にすることかてきる。
Ｐ２を介して流れる電流ｉ、に対応する変化を与え、端
子２００ｅに電圧変化を与える。端子２００ｄの増幅信
号である端子２００Ｃの信号はトランジスタＭＰ２を経
て端子２００ｄへ帰還される。その負帰還のために、電
圧Ｖｉｎｐｕｔの変化によって生ずる電流１１の変動は
、１ヘランシスタＭＰ２のゲートか一定に維持されてい
る場合よりも端子２００ｄにおける電圧変動を著しく小
さくする。これに対して、例えば周知のカスコード構成
では上述の負帰還構成は使用されていない。端子２００
ｄにおける電圧変動を小さくする要素は大体、トランジ
スタＭＰ３とＭＮＩから成る共通ソース増幅器の電圧利
得に等しい。トランジスタＭＰ２の応答時間及びトラン
ジスタＭＰ２ 、 ＭＰ３により形成された閉ループ構
成の応答時間は速いのて、端子２００ｄにおける電圧を
、トランジスタＭＰＩを流れる電流１１に突然の変化か
生した直後において比較的安定にすることかてきる。
端子２００ ｄにおけるトランジスタＭＰＩのトレン電
圧は僅かに変化するたけであるから、そのトレン電流ｉ
、は端子２００ｃにおけるトランジスタＭＰ２のドレン
電圧の変化によって実質的に変調されない。
圧は僅かに変化するたけであるから、そのトレン電流ｉ
、は端子２００ｃにおけるトランジスタＭＰ２のドレン
電圧の変化によって実質的に変調されない。
従って、トランジスタＭＰ２を流れる電流ｉ、はトラン
ジスタＭＰ２のドレンにおける信号ＯＵＴの変化によっ
て実質的に変調されない。それ故、端子２００Ｃにおけ
る出力インピータンスはトランジスタＭＰ３の電圧利得
に比例する量たけ増加される。
ジスタＭＰ２のドレンにおける信号ＯＵＴの変化によっ
て実質的に変調されない。それ故、端子２００Ｃにおけ
る出力インピータンスはトランジスタＭＰ３の電圧利得
に比例する量たけ増加される。
この発明の特徴によれば、端子２００ｄにおける電圧変
化を減少させるトランジスタＭＰ３により形成された帰
還構成のため、端子２００ａにおける入力キャパシタン
スのミラー効果は、上述の負帰還構成か使用されない場
合よりも更に減少するのて都合かよい。入力キャパシタ
ンスのミラー効果を減少させることによって、実効人力
キャパシタンスは小さな値に維持される。その結果、例
えば第１Ａ図の積分器１１０の直線性に悪影響を及ぼす
入力キャパシタンスの非直線性効果を減少させることか
てきる。
化を減少させるトランジスタＭＰ３により形成された帰
還構成のため、端子２００ａにおける入力キャパシタン
スのミラー効果は、上述の負帰還構成か使用されない場
合よりも更に減少するのて都合かよい。入力キャパシタ
ンスのミラー効果を減少させることによって、実効人力
キャパシタンスは小さな値に維持される。その結果、例
えば第１Ａ図の積分器１１０の直線性に悪影響を及ぼす
入力キャパシタンスの非直線性効果を減少させることか
てきる。
上述のように、入力端子２００ａと出力端子２００Ｃを
有する増幅器２００に含まれる第２図の構成１２０［１
ａはＩヘランシスタＭＰＩ 、 ＭＰ２ 、 ＭＰ３
、 ＭＮＩによって形成される。増幅器２００は、構成
１２００ａの他に、構成１２００ｂ 、 １２００ｃ
、 １２００ｄを含み、これらは構成１２００ａと同様
に、対応する４個のＭＯＳトランジスタによって形成さ
れている。これらの構成と構成１２００ａの相違を以下
に説明する。
有する増幅器２００に含まれる第２図の構成１２０［１
ａはＩヘランシスタＭＰＩ 、 ＭＰ２ 、 ＭＰ３
、 ＭＮＩによって形成される。増幅器２００は、構成
１２００ａの他に、構成１２００ｂ 、 １２００ｃ
、 １２００ｄを含み、これらは構成１２００ａと同様
に、対応する４個のＭＯＳトランジスタによって形成さ
れている。これらの構成と構成１２００ａの相違を以下
に説明する。
構成１２ｏｏｂは構成１２００ａのトランジスタＭＰＩ
、ＭＰ２ 、ＭＰ３ 、 ＭＮＩに対応するトランジス
タＭＰ４、ＭＰ５ 、 ＭＰ６ 、 ＭＮ２を含む。ト
ランジスタＮＰ４のゲートに結合された構成１２００ｂ
の入力端子２００ｂは電圧ＶＲＥＦの電圧レベルにある
。構成１２００ｂの出力端子２００ｆはトランジスタＭ
Ｐ５のドレン電極に結合されている。回路１２００ａ
、 １２００ｂは同一の回路構成であるため、トランジ
スタＭＰ５を流れる電流１２は端子２００ａと２００ｂ
の電圧が等しい時にトランジスタＭＰ２を流れる電流１
１に等しい。更に、電流１１と１２は周囲温度か変化し
ても等しいま＼である。
、ＭＰ２ 、ＭＰ３ 、 ＭＮＩに対応するトランジス
タＭＰ４、ＭＰ５ 、 ＭＰ６ 、 ＭＮ２を含む。ト
ランジスタＮＰ４のゲートに結合された構成１２００ｂ
の入力端子２００ｂは電圧ＶＲＥＦの電圧レベルにある
。構成１２００ｂの出力端子２００ｆはトランジスタＭ
Ｐ５のドレン電極に結合されている。回路１２００ａ
、 １２００ｂは同一の回路構成であるため、トランジ
スタＭＰ５を流れる電流１２は端子２００ａと２００ｂ
の電圧が等しい時にトランジスタＭＰ２を流れる電流１
１に等しい。更に、電流１１と１２は周囲温度か変化し
ても等しいま＼である。
構成１２００ｃは構成１２００ａのトランジスタＭＰＩ
、ＭＰ２ 、ＭＰ３ 、 ＭＮＩに対応するトランジス
タＭＮ６、ＭＮ７ 、 ＭＮ８ 、 ＭＰ８を含むか、
構成１２００ａ ）ＰＭＯ３型Ｏ３ンジスタは構成１２
００ｃでは８ＭＯ３型トランジスタに置換されており、
また、逆に、構成１２００ ａのＮＭＯ８ＭＯＳトラン
ジスタ１２００ｃてはＰＭＯ３型Ｏ３ンジスタに置換さ
れている。構成１２００ｂの端子２００ｆはトランジス
タＭＮ７のトレン電極と１〜ランシスタＭＮ６のゲート
電極に結合されている。その結果、トランジスタＭＮ６
のゲート電圧はトランジスタＭＮ６に流れる電流ｉ３が
電流１２に等しくなるレベルに設定される。それ故、端
子２００ａとｚｏｏｂにおける入力電圧が等しい時、電
流ｊ３は電流ｊ、に等しくなり、電流１１の変動を起こ
す温度に追随することかできる。
、ＭＰ２ 、ＭＰ３ 、 ＭＮＩに対応するトランジス
タＭＮ６、ＭＮ７ 、 ＭＮ８ 、 ＭＰ８を含むか、
構成１２００ａ ）ＰＭＯ３型Ｏ３ンジスタは構成１２
００ｃでは８ＭＯ３型トランジスタに置換されており、
また、逆に、構成１２００ ａのＮＭＯ８ＭＯＳトラン
ジスタ１２００ｃてはＰＭＯ３型Ｏ３ンジスタに置換さ
れている。構成１２００ｂの端子２００ｆはトランジス
タＭＮ７のトレン電極と１〜ランシスタＭＮ６のゲート
電極に結合されている。その結果、トランジスタＭＮ６
のゲート電圧はトランジスタＭＮ６に流れる電流ｉ３が
電流１２に等しくなるレベルに設定される。それ故、端
子２００ａとｚｏｏｂにおける入力電圧が等しい時、電
流ｊ３は電流ｊ、に等しくなり、電流１１の変動を起こ
す温度に追随することかできる。
構成１２００ｄは構成１２００ａのトランジスタＭＰＩ
、ＭＰ２ 、 ＭＰ３ 、ＭＮＩに対応するトランジス
タＭＮ３、ＭＮ４ 、 ＭＮ５ 、ＭＰ７を含む。構成
１２００ｃ （７）場合のように、構成１２００ａの各
ＰＭＯ３型Ｏ３ンジスタは構成１２００ｄては８ＭＯ３
型トランジスタて置換され、また、構成１２００ａの８
ＭＯ３型トランジスタは構成１２００ｄてはＰＭＯ３型
Ｏ３ンジスタで置換される。
、ＭＰ２ 、 ＭＰ３ 、ＭＮＩに対応するトランジス
タＭＮ３、ＭＮ４ 、 ＭＮ５ 、ＭＰ７を含む。構成
１２００ｃ （７）場合のように、構成１２００ａの各
ＰＭＯ３型Ｏ３ンジスタは構成１２００ｄては８ＭＯ３
型トランジスタて置換され、また、構成１２００ａの８
ＭＯ３型トランジスタは構成１２００ｄてはＰＭＯ３型
Ｏ３ンジスタで置換される。
トランジスタＭＮ３のゲート電極は構成１２００ｂと１
．２００ｃの端子２００ｆに結合され、また、トランジ
スタＭＮ４のトレン電極は構成１２００ａの出力端子２
００ｃに結合されている。その結果、構成１２００ｃの
トランジスタＭＮ６を流れる電流ｉ３はトランジスタＭ
Ｎ３に反映され、入力端子２００ａと２００ｂにおける
電圧が等しい時に電流１１に等しくなり、電流ｉ□の変
動を起こす温度に追随することかてきる。その結果、構
成１２１）Ｏｂ 、 １２００ｃ 、 １２００ｄか増
幅器２００のオフセット電圧を約あるいは名目土木にし
、温度が効−果的に補償される。従って、第１Ａ図示の
ような増幅器２００の閉ループ構成では、電圧Ｖ、□、
は安定状態動作期間に電圧ＶＲＥＦに等しくなる。
．２００ｃの端子２００ｆに結合され、また、トランジ
スタＭＮ４のトレン電極は構成１２００ａの出力端子２
００ｃに結合されている。その結果、構成１２００ｃの
トランジスタＭＮ６を流れる電流ｉ３はトランジスタＭ
Ｎ３に反映され、入力端子２００ａと２００ｂにおける
電圧が等しい時に電流１１に等しくなり、電流ｉ□の変
動を起こす温度に追随することかてきる。その結果、構
成１２１）Ｏｂ 、 １２００ｃ 、 １２００ｄか増
幅器２００のオフセット電圧を約あるいは名目土木にし
、温度が効−果的に補償される。従って、第１Ａ図示の
ような増幅器２００の閉ループ構成では、電圧Ｖ、□、
は安定状態動作期間に電圧ＶＲＥＦに等しくなる。
この発明の他の態様ては、カスコード型構成１２００ｄ
は端子２００Ｃにおいて、構成１２００ａの開ループＤ
Ｃ利得を効果的に高く維持する高出力インピータンスを
呈する。
は端子２００Ｃにおいて、構成１２００ａの開ループＤ
Ｃ利得を効果的に高く維持する高出力インピータンスを
呈する。
電圧ＶＲＥＦは、構成１２００ａの信号ＯＵＴに対して
十分なダイナミックレンジを与え且つトランジスタＭＰ
Ｉの両端間に必要なりＣ電圧を与えるレベルにある。
十分なダイナミックレンジを与え且つトランジスタＭＰ
Ｉの両端間に必要なりＣ電圧を与えるレベルにある。
第１Ａ図、第１Ｂ図はこの発明の１実施例である信号積
分器を含むシグマ−デルタＡ／Ｄ変換器の構成を示す図
、第２図は第１Ａ図の信号積分器に含まれる増幅器の構
成を詳細に示す図である。 ２００・・・増幅器、Ｖｉｎｐｕｔ・・・・入力信号、
ＭＰＩ・・・・第１トランジスタ、ＭＰ２・・・・第２
トランジスタ、ＭＰ３ 、 ＭＮＩ・・・・電圧増幅手
段。 特許出願人 アールシーニー ライセンシンクコーポレ
ーション
分器を含むシグマ−デルタＡ／Ｄ変換器の構成を示す図
、第２図は第１Ａ図の信号積分器に含まれる増幅器の構
成を詳細に示す図である。 ２００・・・増幅器、Ｖｉｎｐｕｔ・・・・入力信号、
ＭＰＩ・・・・第１トランジスタ、ＭＰ２・・・・第２
トランジスタ、ＭＰ３ 、 ＭＮＩ・・・・電圧増幅手
段。 特許出願人 アールシーニー ライセンシンクコーポレ
ーション
Claims (1)
- （１）第１及び第２の主電流導通電極と入力信号に結合
された制御電極とを有し、入力信号変化によって上記第
１主電流導通電極に第１電流が流れるようにされた第１
トランジスタと； 出力電流を生成するための第１主電流導通電極と、上記
第１トランジスタの上記第１主電流導通電極に結合され
た第２主電流導通電極と、第１電圧を生成して上記第１
トランジスタの上記第１主電流導通電極に形成される第
２電圧を制御するための制御電極とを有し、上記第１ト
ランジスタとカスコード型構成を形成する第２トランジ
スタと； 上記第１及び第２のトランジスタに結合されていて、上
記第２電圧に応答してその第２電圧を電圧利得に従って
増幅することによって上記第１電圧を生成する電圧増幅
手段であって、増幅された上記第１電圧を上記第２トラ
ンジスタを経て上記第１トランジスタの上記第１主電流
導通電極へ負帰還形式で帰還結合して、上記第１トラン
ジスタを流れる上記第１電流に変化が生した時に上記第
２電圧を実質的に一定に維持し、これによって、上記第
２トランジスタの上記第１主電流導通電極に生成される
出力信号が上記第１電流に実質的に影響を与えないよう
にして、上記第２トランジスタの上記第１主電流導通電
極における出力インピーダンスを上記電圧利得に従って
増加させるようにした電圧増幅手段と； を備えた、入力信号に応答してその入力信号に従って出
力信号を生成する増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US137229 | 1987-12-23 | ||
| US07/137,229 US4777472A (en) | 1987-12-23 | 1987-12-23 | Modified cascode amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01206727A true JPH01206727A (ja) | 1989-08-18 |
| JP2814252B2 JP2814252B2 (ja) | 1998-10-22 |
Family
ID=22476383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325735A Expired - Fee Related JP2814252B2 (ja) | 1987-12-23 | 1988-12-22 | 増幅器において使用される電流合成回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4777472A (ja) |
| JP (1) | JP2814252B2 (ja) |
| KR (1) | KR0135983B1 (ja) |
| CA (1) | CA1262476A (ja) |
| DE (1) | DE3843366A1 (ja) |
| FR (1) | FR2625386A1 (ja) |
| GB (1) | GB2212350B (ja) |
| HK (1) | HK10197A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910518A (en) * | 1987-07-16 | 1990-03-20 | Samsun Semiconductor and Telecommunications Co., Ltd. | Comparator unit for a flash analog-to-digital converter |
| JPH01233921A (ja) * | 1988-03-15 | 1989-09-19 | Toshiba Corp | △−σ変調器を用いたａ／ｄ変換回路 |
| US4942399A (en) * | 1989-03-15 | 1990-07-17 | International Business Machines Corporation | Adaptive flash analog/digital converter for differential input signal |
| JP3087355B2 (ja) * | 1991-07-15 | 2000-09-11 | 日本電気株式会社 | デルタシグマ変調器 |
| US5455816A (en) * | 1992-05-18 | 1995-10-03 | At&T Global Information Solutions Company | MOS amplifier with gain control |
| US5451909A (en) * | 1993-02-22 | 1995-09-19 | Texas Instruments Incorporated | Feedback amplifier for regulated cascode gain enhancement |
| JP2611725B2 (ja) * | 1993-09-13 | 1997-05-21 | 日本電気株式会社 | カスコード回路 |
| US5469104A (en) * | 1994-03-28 | 1995-11-21 | Elantec, Inc. | Active folded cascode |
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Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| NL7712706A (nl) * | 1977-11-18 | 1979-05-22 | Philips Nv | Deltamodulatie decoder. |
| JPS58135121U (ja) * | 1982-03-05 | 1983-09-10 | パイオニア株式会社 | レベルシフト回路 |
| US4550291A (en) * | 1983-10-03 | 1985-10-29 | Burr-Brown Corporation | Noise-free, die area efficient cascode circuit |
| BE899174A (nl) * | 1984-03-16 | 1984-09-17 | Bell Telephone Mfg | Besturingsketen met terugkoppeling en met geschakelde schakelaars en sigma-delta modulator waarin deze wordt toegepast. |
| US4625155A (en) * | 1984-12-03 | 1986-11-25 | Rca Corporation | Resonant switching apparatus using a cascode arrangement |
| US4837527A (en) * | 1987-12-23 | 1989-06-06 | Rca Licensing Corporation | Switched capacitor arrangement |
-
1987
- 1987-12-23 US US07/137,229 patent/US4777472A/en not_active Expired - Lifetime
-
1988
- 1988-12-15 CA CA000586020A patent/CA1262476A/en not_active Expired
- 1988-12-21 GB GB8829867A patent/GB2212350B/en not_active Expired - Fee Related
- 1988-12-22 JP JP63325735A patent/JP2814252B2/ja not_active Expired - Fee Related
- 1988-12-22 KR KR1019880017222A patent/KR0135983B1/ko not_active IP Right Cessation
- 1988-12-22 DE DE3843366A patent/DE3843366A1/de active Granted
- 1988-12-22 FR FR8817013A patent/FR2625386A1/fr active Granted
-
1997
- 1997-01-30 HK HK10197A patent/HK10197A/xx not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5912603A (ja) * | 1982-07-13 | 1984-01-23 | Toshiba Corp | カスコ−ド回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3843366C2 (ja) | 1993-03-25 |
| DE3843366A1 (de) | 1989-07-06 |
| FR2625386B1 (ja) | 1995-05-12 |
| US4777472A (en) | 1988-10-11 |
| JP2814252B2 (ja) | 1998-10-22 |
| HK10197A (en) | 1997-02-05 |
| FR2625386A1 (fr) | 1989-06-30 |
| KR890011196A (ko) | 1989-08-14 |
| GB2212350B (en) | 1992-01-22 |
| GB8829867D0 (en) | 1989-02-15 |
| CA1262476A (en) | 1989-10-24 |
| GB2212350A (en) | 1989-07-19 |
| KR0135983B1 (ko) | 1998-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |