KR0135983B1 - 신호 적분기용 증폭기 - Google Patents
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Abstract
내용 없음
Description
제 1 a 및 1b 도는 본 발명의 해석을 설명하고, 신호 적분기를 구비한 ΣΔ A/D변환기의 개략 다이어그램.
제 2 도는 본 발명의 또다른 해석을 설명하며, 제 1a 및 1b 도의 신호 적분 기내에 구비된 증폭기의 상세한 개략도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 시그마-델타 아날로그-디지털 변환기
110 : 적분기
140 : 데시메이션 회로망
160 : 입력 신호
180 : 타이밍 발생기
200 : 증폭기
본 발명은 예로 시그마-델타(ΣΔ)변조기의 신호 적분기용 증폭기 회로에 관한 것이다.
예컨대, 디지털 기술을 이용한 스테레오 디코더에 있어서, 아날로그-디지털(A/D) 변환기는 아날로그, 기저대 스테레오 신호를 디지털 출력 신호로 변환하기 위해 사용된다. 디지털 출력 신호는 일반적으로, 제각기 좌채널 오디오 신호 및 우채널 오디오 신호로서 설명되는 한 쌍의 디코드된 오디오 신호를 형성하도록 스테레오 디코더에서 처리된다.
예컨대, BTSC 표준에 따른 기저대 스테레오 신호는 75(KHz)의 대역 폭을 갖는다. 따라서, 요구된 A/D 변환비는 예로 200(kHz)와 같은 나퀴스트(Nyquist) 샘플링 기준에 의해 요구된 최저비보다 높다. 최소의 소정의 신호 대 잡음비를 얻기 위해 A/D 변환기의 출력 워드내의 정량화 레솔루션(Quantization Resolution)은 예로 20(비트)로 된다.
본 발명을 실시하는 장치에 있어서, A/D 변환기는 예로 CMOS 기술과 같이 여러 장점을 갖는 금속-산화물-반도체(CMOS)기술을 이용한
Claims (19)
- 입력 신호(Vinput)에 응답하여, 상기 입력 신호에 따라 출력 신호를 발생하며,제 1 및 제 2 주전류 전도 전극을 갖고, 입력 신호 변화에 의해 제 1 전류가 상기 제 1 주전도 전극에 흐르도록 하기 위하여 상기 입력 신호에 연결된 제어 전극을 가진 제 1 트랜지스터(MP1)와,제 1 주전류 전도 전극을 가져 출력 전류를 발생하고 상기 제 1 트랜지스터(MP1)의 상기 제 1 주전류 전도 전극에 연결된 제 2 주전류 전도 전극을 가진 제 2 트랜지스터(MP2)로서, 제 1 전압이 걸려 상기 제 1 트랜지스터(MP1)의 상기 제 1 주전류 전도 전극에 형성된 제 2 전압을 제어하는 제어 전극을 가진 제 2 트랜지스터(MP2)를 포함하고,상기 제 1 (MP1) 및 제 2 (MP2) 트랜지스터는 캐스코드-형(cascode-like) 장치를 형성한 증폭기(200)에 있어서,상기 제 1 (MP1) 및 제 2 (MP2) 트랜지스터에 연결되고, 상기 제 2 전압에 응답하여 그 자체의 전압 증폭 수단의 전압 이득에 따라서 상기 제 2 전압을 증폭하므로써 상기 제1전압을 발생하는 전압 증폭수단(MP3, MN1)을 포함하며, 상기 증폭된 제 1 전압은 상기 제 1 트랜지스터(MP1)에 흐르는 상기 제 1 전류에서 변화가 일어날 때 상기 제 2 전압을 일정하게 유지시키도록 네거티브 피드백 방식으로 상기 제 2 트랜지스터(MP2)를 거쳐서 상기 제 1 트랜지스터(MP1)의 상기 제 1 주전류 전도 전극에 역 연결되어, 상기 제 2 전압을 일정하게 유지함으로써, 상기 제 2전압 증폭 수단(MP3, MN1)은 상기 제 2 트랜지스터(MP2)의 상기 제 1 주전류 전도 전극에 나타나게 된 출력 신호가, 상기 제 2 트랜지스터(MP2)의 상기 제 1 주전류전도 전극에서의 출력 임피던스를 상기 전압 증폭 수단의 상기 전압 이득에 따라서 증가하는 상기 제 1 전류에 영향을 미치는 것을 방지시키는 것을 특징으로 하는 증폭기.
- 제 1 항에 있어서,상기 전압 증폭 수단(MP3, MN1)은 상기 제 1 트랜지스터(MP1)의 상기 제 1 주전류 전도 전극에 연결된 제어 전극 및 상기 제 2 트랜지스터(MP2)의 상기 제어 전극에 연결된 대응하는 제 1 주전류 전도 전극을 가진 제 3 트랜지스터(MP3)를 포함하는 것을 특징으로 하는 증폭기.
- 제 2 항에 있어서,상기 제 1 (MP1) 및 제 3 트랜지스터(MP3) 중 적어도 하나는 공통 소스 증폭기로서 동작하는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 증폭기.
- 제 2 항에 있어서,상기 전압 증폭 수단(MP3, MN1)은 상기 제 1전압이 상기 제 3 및 제 4 트랜지스터간의 접합 단자에서 나타나도록 상기 전압 이득을 결정하는 부하를 형성시키기 위해 상기 제 3 트랜지스터에 연결된 제 4 의 MOS 트랜지스터(MN1)를 추가로 포함하는 것을 특징으로 하는 증폭기.
- 제 4 항에 있어서,각각의 상기 제 1 (MP1),제 2 (MP2) 및 제 3 (MP3) 트랜지스터는 대응하는 MOS 트랜지스터를 포함하며, 상기 각각의 제 1 주전류 전도 전극은 드레인 전극이고, 각각의 상기 제 2 주전류 전도 전극은 대응하는 MOS 트랜지스터의 소스 전극인 것을 특징으로 하는 증폭기.
- 제 2 항에 있어서,상기 각각의 제 1 (MP1) 및 제 2(MP2) 트랜지스터는 상기 제 1 트랜지스터(MP1)의 드레인 전극이 상기 제 1 전류를 상기 제 2 트랜지스터(MP2)의 소스 전극에 공급시키도록 하기 위하여 대응하는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 증폭기.
- 제 1 항에 있어서,상기 제 1 전압에 의해, 상기 제 1 전류내의 상기 변화가 일어날 때 상기 제 2 트랜지스터(MP2)의 상기 제어 전극에서의 제 1 전압이 일정하게 유지되어지는 경우의 입력 임피던스에 비해서, 상기 제 1 트랜지스터(MP1)의 상기 제 1 주전류 전도전극에서의 임피던스를, 상기 전압 증폭 수단(MP3, MN1)의 상기 전압 이득에 따라서 보다 현저히 감소시키는 것을 특징으로 하는 증폭기.
- 제 1 항에 있어서,커패시턴스(C3)는 상기 출력 임피던스가 상기 증폭기의 개루프(open loop) 이득을 결정하도록 부하를 형성하는 상기 제 2 트랜지스터(MP2)의 상기 제 1 주전류 전도 전극에 연결되는 것을 특징으로 하는 증폭기.
- 제 1 항에 있어서,제 3 입력 전압에 응답하며, 상기 제 1 트랜지스터(MP1)의 상기 제어 전극에 나타나는 전압이 상기 제 3 전압과 동등할 때, 제 2 트랜지스터의 상기 제 1 주전류 전도 전극 내에 흐른 출력 전류와 동등한 제 2 전류를 발생하기 위해 상기 제 2 트랜지스터의 상기 제 1 주전류 전도 전극에 연결된 출력 단자(200f)를 가지는 전류 미러 장치(1200c)를 가진 수단을 추가로 포함하는데, 상기 제 2 전류는 차동 증폭기로서 동작하는 상기 증폭기의 오프셋 전압을 소전압으로 유지하기 위해 상기 제 2 트랜지스터의 상기 제 1 주전류 전도 전극에 연결되는 것을 특징으로 하는 중폭기.
- 제 1 항에 있어서,상기 제 1 트랜지스터(MP1)및 상기 제 2 트랜지스터(MP2)의 상기 제 1 주전류 전도 전극간에 연결된 적분 커패시턴스 (C3)와, 신호 적분기를 형성하도록 상기 입력신호(110a)의 소스 및 상기 제1트랜지스터(MP1)의 사기 제어 전극간에 연결된 전환 커패시턴스장치(T1, T2, T3, T4, T5, T6, C2, C2)를 추가로 포함하는 것을 특징으로 하는 증폭기.
- 제 10 항에 있어서,상기 출력 신호에 응답하는 계산 수단(120, 12a, 140)을 포함하는데, 상기 입력 신호가 상기 입력 신호를 나타내는 디지털 신호로 변화되는데 필요한 아날로그 신호이고, 상기 계산 수단은 상기 출력 신호에 따라, 상기 계산 수단 및 상기 신호 적분기가 시그마-델타 아날로그-디지털 변환기를 형성하도록 상기 입력 신호를 나타내는 디지털 신호를 발생하는 것을 특징으로 하는 증폭기.
- 제 1 항에 있어서,상기 전압 증폭 수단은 상기 제 2 전압을 거의 일정하게 유지함으로서 상기 제 1 트랜지스터(MP1)의 상기 제어 전극에서 입력 커패시턴스상의 밀러 효과를 감소시키는 것을 특징으로 하는 증폭기.
- 제 1 항에 있어서,상기 제 2 트랜지스터(MP2)의 상기 제 1 주전류 전도 전극에 연결되고, 상기 출력 신호가 네거티브 피드백 방식으로 상기 제 1 트랜지스터(MP1)의 상기 제어 전극에 역으로 연결된 때 일어나는 상기 증폭기의 폐루프 구성에서, 상기 제 1 트랜지스터의 상기 제 1 제어 전극에서의 전압이 상기 제 3 입력 전압에 따른 소정의 레벨에서 설정되도록 상기 제 2 트랜지스터(MP2)의 상기 제 1 주전류 전도 전극에서 흐르는 적어도 일부분의 출력 전류를 전도시키도록 제 3 입력 전압에 응답하는 온도 보상 수단(1200b)을 추가로 포함하는 것을 특징으로 하는 증폭기.
- 제 13항에 있어서,상기 제 3 입력 전압이 상기 제 1 트랜지스터(MP2)의 상기 제어 전극에서의 전압과 동등할 때, 상기 온도 보상(수단)(1200b)은 상기 출력 전류와 동일한 극성 및 크기의 제 2 전류(i2)를 발생하도록 전류(MP4, MP5, MP6, MN2)의 소스를 가지며, 전류 밀러 수단(1200c)은 상기 제 2 전류(C2)에 응답하고, 상기 제 2 전류와 크기가 동등한 상기 일부분의 출력 전류를 전도하도록 상기 제 2 트랜지스터(MP2)의 상기 제 1 주전류 전도 전극에 연결되는 것을 특징으로 하는 증폭기.
- 제 14항에 있어서,상기 전류(MP4, MP5, MP6, MN2)의 소스는 제 3 (MP4) 및 제 4 (MP5) 트랜지스터와 제 2 전압 증폭 수단(MP6)을 포함하며, 상기 제 4 트랜지스터(MP5)는 상기 제 2 트랜지스터(MP2)가 상기 제 1 트랜지스터(MP1)및 상기 제 1 전압 증폭 수단(MP3)에 연결되는 방법과 유사한 방법으로 상기 제 3 트랜지스터(MP4) 및 상기 제2 진압 증폭 수단(MP6)에 연결되는 것을 특징으로 하는 증폭기.
- 제 13 항에 있어서,한 쌍의 2 진수 신호(P2, P2N)중 하나가 다른 하나와 관련하여 반전되도록 상기 한 쌍의 2 진수 신호에 의해 제어되는 전송 게이트(T6)를 추가로 포함하는데, 상기 전송 게이트(T6)는 상기 2 진수 신호중 하나가 상기 입력 신호를 전송 게이트(T6)에 연결하기 위해 상기 제 1 트랜지스터의 상기 제어 전극에 연결되도록 한 쌍의 주전류 전도 단자를 가지며, 상기 제 3 입력 전압은 상기 2 진수 신호중 하나가 다른 하나의 2 진수 부분에 의해 제거되도록 상기 전송 게이트의 표유 커패시턴스를 통해 상기 전송 게이트의 한 쌍의 주전류 전도 단자중 하나에 용량적으로 연결되게 하는 상기 쌍으로 된 2 진수 신호의 소정의 한 신호의 두 레벨에 따라서 결정되는 레벨로 설정되는 것을 특징으로 하는 증폭기.
- 제 16항에 있어서,상기 제 3 입력 전압의 레벨은 상기 전송 게이트(T6)를 제어하는 이진 신호중 소정의 한 신호의 두 레벨의 중간 점에서 설정되는 것을 특징으로 하는 증폭기.
- 제 16항에 있어서,상기 전송 게이트(T6)는 한 쌍의 상보 MOS 트랜지스터를 구비하는 것을 특징으로 하는 증폭기.
- 제 16항에 있어서,상기 폐루프 형태를 형성하도록 상기 제 2 트랜지스터(MP2)의 상기 제 1 주전류 전도 전극 및 상기 제 1 트랜지스터(MP1)의 상기 제어 전극 사이에 연결된 커패시턴스(C3)를 추가로 구비하며, 상기 전송 게이트(T6)는 상기 입력 신호에 응답하는 전환 커패시터 회로망내에 포함되며, 이 커패시터 회로망은 상기 증폭기, 상기 커패시턴스 및 전환 커패시터 회로망이 상기 입력 신호를 적분함으로써 상기 출력 신호를 발생하는 신호 적분기를 형성하도록 상기 입력 신호를 상기 제 1 트랜지스터(MP1)에 연결시키는 것을 특징으로 하는 증폭기.
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