JP3087355B2 - デルタシグマ変調器 - Google Patents
デルタシグマ変調器Info
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- H03M3/00—Conversion of analogue values to or from differential modulation
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- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
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- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/456—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a first order loop filter in the feedforward path
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- Theoretical Computer Science (AREA)
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Description
【０００１】
【産業上の利用分野】本発明はデルタシグマ変調器に関
し、特にＤ／Ａ変換器を内蔵するデルタシグマ変調器に
関する。
し、特にＤ／Ａ変換器を内蔵するデルタシグマ変調器に
関する。
【０００２】
【従来の技術】従来のデルタシグマ変調器は図２に示す
ように、第１の演算増幅器と、第１の演算増幅器の出力
と負側入力端子の間に接続された第１のコンデンサＣ21
と、信号入力端子と第１の演算増幅器の負側入力端子の
間に接続された第１の抵抗Ｒ21と、第１の演算増幅器の
出力が正側入力端子に接続された電圧比較器と、電圧比
較器の出力がデータ入力端子に接続され、かつクロック
入力端子を有するＤ型フリップフロップと、Ｄ型フリッ
プフロップの出力端子と第１の演算増幅器の負側入力端
子の間に接続された第２の抵抗Ｒ22と、第１の演算増幅
器の正側入力端子に接続された第１の基準電圧源と、電
圧比較器の負側入力端子に接続された第２の基準電圧源
により構成されている。そして、電圧比較器の出力はさ
らに信号出力端子に接続されている。
ように、第１の演算増幅器と、第１の演算増幅器の出力
と負側入力端子の間に接続された第１のコンデンサＣ21
と、信号入力端子と第１の演算増幅器の負側入力端子の
間に接続された第１の抵抗Ｒ21と、第１の演算増幅器の
出力が正側入力端子に接続された電圧比較器と、電圧比
較器の出力がデータ入力端子に接続され、かつクロック
入力端子を有するＤ型フリップフロップと、Ｄ型フリッ
プフロップの出力端子と第１の演算増幅器の負側入力端
子の間に接続された第２の抵抗Ｒ22と、第１の演算増幅
器の正側入力端子に接続された第１の基準電圧源と、電
圧比較器の負側入力端子に接続された第２の基準電圧源
により構成されている。そして、電圧比較器の出力はさ
らに信号出力端子に接続されている。
【０００３】Ｄ型フリップフロップの内部回路を説明す
ると、ＭＰ２１はソースが正側電源、ゲートがクロック
入力端子、ドレインがＭＮ２１のドレインに接続された
Ｐ型ＭＯＳトランジスタ、ＭＮ２１はソースが負側電
源、ゲートがクロック入力端子、ドレインがＭＰ２１の
ドレインに接続されたＮ型ＭＯＳトランジスタ、ＭＰ２
２はソースが正側電源、ゲートがＭＰ２１のドレイン、
ドレインがＭＮ２２のドレインに接続されたＰ型ＭＯＳ
トランジスタ、ＭＮ２２はソースが負側電源、ゲートが
ＭＰ２１のドレイン、ドレインがＭＰ２２のドレインに
接続されたＮ型ＭＯＳトランジスタ、ＭＰ２３はソース
が電圧比較器の出力端子及びデータ入力端子、ゲートが
ＭＰ２２のドレイン、ドレインがＭＮ２３のドレインに
接続されたＰ型ＭＯＳトランジスタ、ＭＮ２３はソース
がＭＰ２３のソース、ゲートがＭＰ２１のドレイン、ド
レインがＭＰ２３のドレインに接続されたＮ型ＭＯＳト
ランジスタ、ＭＰ２４はソースが正側電源、ゲートがＭ
Ｐ２３のドレイン、ドレインがＭＮ２４のドレインに接
続されたＰ型ＭＯＳトランジスタ、ＭＮ２４はソースが
負側電源、ゲートがＭＰ２３のドレイン、ドレインがＭ
Ｐ２４のドレインに接続されたＮ型ＭＯＳトランジス
タ、ＭＰ２５はソースが正側電源、ゲートがＭＰ２４の
ドレイン、ドレインがＭＮ２５のドレインに接続された
Ｐ型ＭＯＳトランジスタ、ＭＮ２５はソースが負側電
源、ゲートがＭＰ２４のドレイン、ドレインがＭＰ２５
のドレインに接続されたＮ型ＭＯＳトランジスタ、ＭＰ
２６はソースがＭＰ２５のドレイン、ゲートがＭＰ２１
のドレイン、ドレインがＭＰ２４のゲートに接続された
Ｐ型ＭＯＳトランジスタ、ＭＮ２６はソースがＭＰ２５
のドレイン、ゲートがＭＰ２２のドレイン、ドレインが
ＭＰ２４のゲートに接続されたＮ型ＭＯＳトランジス
タ、ＭＰ２７はソースがＭＰ２５のドレイン、ゲートが
ＭＰ２１のドレイン、ドレインがＭＮ２７のドレインに
接続されたＰ型ＭＯＳトランジスタ、ＭＮ２７はソース
がＭＰ２５のドレイン、ゲートがＭＰ２２のドレイン、
ドレインがＭＰ２７のドレインに接続されたＮ型ＭＯＳ
トランジスタ、ＭＰ２８はソースが正側電源、ゲートが
ＭＰ２７のドレイン、ドレインがＭＮ２８のドレインに
接続されたＰ型ＭＯＳトランジスタ、ＭＮ２８はソース
が負側電源、ゲートがＭＰ２７のドレイン、ドレインが
ＭＰ２８のドレインに接続されたＮ型ＭＯＳトランジス
タ、ＭＰ２８はソースが正側電源、ゲートがＭＰ２８の
ドレイン、ドレインがＭＮ２８のドレインに接続された
Ｎ型ＭＯＳトランジスタ、ＭＰ２９はソースが正側電
源、ゲートがＭＰ２８のドレイン、ドレインがＭＮ２９
のドレインに接続されたＰ型ＭＯＳトランジスタ、ＭＮ
２９はソースが負側電源、ゲートがＭＰ２８のドレイ
ン、ドレインがＭＰ２９のドレインに接続されたＮ型Ｍ
ＯＳトランジスタ、ＭＰ３０はソースが正側電源、ゲー
トがＭＰ２９のドレイン、ドレインがＭＮ３０に接続さ
れたＰ型ＭＯＳトランジスタ、ＭＮ３０はソースが負側
電源、ゲートがＭＰ２９のドレイン、ドレインがＭＰ３
０のドレインに接続されたＮ型ＭＯＳトランジスタ、Ｍ
Ｐ３１はソースがＭＰ２９のドレイン、ゲートがＭＰ２
２のドレイン、ドレインがＭＰ２８のゲートに接続され
たＰ型ＭＯＳトランジスタ、ＭＮ３１はソースがＭＰ２
９のドレイン、ゲートがＭＰ２１のドレイン、ドレイン
がＭＰ２８のゲートに接続されたＮ型ＭＯＳトランジス
タである。
ると、ＭＰ２１はソースが正側電源、ゲートがクロック
入力端子、ドレインがＭＮ２１のドレインに接続された
Ｐ型ＭＯＳトランジスタ、ＭＮ２１はソースが負側電
源、ゲートがクロック入力端子、ドレインがＭＰ２１の
ドレインに接続されたＮ型ＭＯＳトランジスタ、ＭＰ２
２はソースが正側電源、ゲートがＭＰ２１のドレイン、
ドレインがＭＮ２２のドレインに接続されたＰ型ＭＯＳ
トランジスタ、ＭＮ２２はソースが負側電源、ゲートが
ＭＰ２１のドレイン、ドレインがＭＰ２２のドレインに
接続されたＮ型ＭＯＳトランジスタ、ＭＰ２３はソース
が電圧比較器の出力端子及びデータ入力端子、ゲートが
ＭＰ２２のドレイン、ドレインがＭＮ２３のドレインに
接続されたＰ型ＭＯＳトランジスタ、ＭＮ２３はソース
がＭＰ２３のソース、ゲートがＭＰ２１のドレイン、ド
レインがＭＰ２３のドレインに接続されたＮ型ＭＯＳト
ランジスタ、ＭＰ２４はソースが正側電源、ゲートがＭ
Ｐ２３のドレイン、ドレインがＭＮ２４のドレインに接
続されたＰ型ＭＯＳトランジスタ、ＭＮ２４はソースが
負側電源、ゲートがＭＰ２３のドレイン、ドレインがＭ
Ｐ２４のドレインに接続されたＮ型ＭＯＳトランジス
タ、ＭＰ２５はソースが正側電源、ゲートがＭＰ２４の
ドレイン、ドレインがＭＮ２５のドレインに接続された
Ｐ型ＭＯＳトランジスタ、ＭＮ２５はソースが負側電
源、ゲートがＭＰ２４のドレイン、ドレインがＭＰ２５
のドレインに接続されたＮ型ＭＯＳトランジスタ、ＭＰ
２６はソースがＭＰ２５のドレイン、ゲートがＭＰ２１
のドレイン、ドレインがＭＰ２４のゲートに接続された
Ｐ型ＭＯＳトランジスタ、ＭＮ２６はソースがＭＰ２５
のドレイン、ゲートがＭＰ２２のドレイン、ドレインが
ＭＰ２４のゲートに接続されたＮ型ＭＯＳトランジス
タ、ＭＰ２７はソースがＭＰ２５のドレイン、ゲートが
ＭＰ２１のドレイン、ドレインがＭＮ２７のドレインに
接続されたＰ型ＭＯＳトランジスタ、ＭＮ２７はソース
がＭＰ２５のドレイン、ゲートがＭＰ２２のドレイン、
ドレインがＭＰ２７のドレインに接続されたＮ型ＭＯＳ
トランジスタ、ＭＰ２８はソースが正側電源、ゲートが
ＭＰ２７のドレイン、ドレインがＭＮ２８のドレインに
接続されたＰ型ＭＯＳトランジスタ、ＭＮ２８はソース
が負側電源、ゲートがＭＰ２７のドレイン、ドレインが
ＭＰ２８のドレインに接続されたＮ型ＭＯＳトランジス
タ、ＭＰ２８はソースが正側電源、ゲートがＭＰ２８の
ドレイン、ドレインがＭＮ２８のドレインに接続された
Ｎ型ＭＯＳトランジスタ、ＭＰ２９はソースが正側電
源、ゲートがＭＰ２８のドレイン、ドレインがＭＮ２９
のドレインに接続されたＰ型ＭＯＳトランジスタ、ＭＮ
２９はソースが負側電源、ゲートがＭＰ２８のドレイ
ン、ドレインがＭＰ２９のドレインに接続されたＮ型Ｍ
ＯＳトランジスタ、ＭＰ３０はソースが正側電源、ゲー
トがＭＰ２９のドレイン、ドレインがＭＮ３０に接続さ
れたＰ型ＭＯＳトランジスタ、ＭＮ３０はソースが負側
電源、ゲートがＭＰ２９のドレイン、ドレインがＭＰ３
０のドレインに接続されたＮ型ＭＯＳトランジスタ、Ｍ
Ｐ３１はソースがＭＰ２９のドレイン、ゲートがＭＰ２
２のドレイン、ドレインがＭＰ２８のゲートに接続され
たＰ型ＭＯＳトランジスタ、ＭＮ３１はソースがＭＰ２
９のドレイン、ゲートがＭＰ２１のドレイン、ドレイン
がＭＰ２８のゲートに接続されたＮ型ＭＯＳトランジス
タである。
【０００４】次に、動作について説明する。今、第１の
演算増幅器にコンデンサＣ21によって負帰還をかけてい
るため、第１の演算増幅器の負側入力端子の電圧は第１
の演算増幅器の正側入力端子の電圧、すなわち第１の基
準電圧源の電圧ＶR1と等しい。そこで入力端子に信号電
圧ＶINが加えられると、（ＶIN−ＶR1／Ｒ21）の電流と
（ＶD −ＶR1／Ｒ22）の電流の和が積分用コンデンサＣ
21を充放電する。第１の演算増幅器の出力電圧は電圧比
較器により２値データに変換され、さらにＤ型フリップ
フロップに入力し、クロック入力により標本化され１ビ
ットデータ出力となる。この１ビットデータをさらに１
サンプルを遅延してその反転データを１ビットＤ／Ａ変
換して入力へ帰還する。ＭＰ３０及びＭＮ３０のオン抵
抗をＲ22に対して無視すると、信号出力端子電圧は正側
電源電圧ＶDDあるいは負側電源電圧ＶSSとなる。ＶR1＝
１／２（ＶDD−ＶSS）とすると、帰還のかかった第１の
演算増幅器の負側入力端子の電圧も１／２（ＶDD−
ＶSS）となり、Ｒ22を流れる電流がその向きによって１
ビットのＤ／Ａ変換出力となる。
演算増幅器にコンデンサＣ21によって負帰還をかけてい
るため、第１の演算増幅器の負側入力端子の電圧は第１
の演算増幅器の正側入力端子の電圧、すなわち第１の基
準電圧源の電圧ＶR1と等しい。そこで入力端子に信号電
圧ＶINが加えられると、（ＶIN−ＶR1／Ｒ21）の電流と
（ＶD −ＶR1／Ｒ22）の電流の和が積分用コンデンサＣ
21を充放電する。第１の演算増幅器の出力電圧は電圧比
較器により２値データに変換され、さらにＤ型フリップ
フロップに入力し、クロック入力により標本化され１ビ
ットデータ出力となる。この１ビットデータをさらに１
サンプルを遅延してその反転データを１ビットＤ／Ａ変
換して入力へ帰還する。ＭＰ３０及びＭＮ３０のオン抵
抗をＲ22に対して無視すると、信号出力端子電圧は正側
電源電圧ＶDDあるいは負側電源電圧ＶSSとなる。ＶR1＝
１／２（ＶDD−ＶSS）とすると、帰還のかかった第１の
演算増幅器の負側入力端子の電圧も１／２（ＶDD−
ＶSS）となり、Ｒ22を流れる電流がその向きによって１
ビットのＤ／Ａ変換出力となる。
【０００５】上述した構成によって電圧比較器に入力す
る信号（量子化ノイズ）は低い周波数帯域では負帰還、
高い周波数帯域では正帰還となる。
る信号（量子化ノイズ）は低い周波数帯域では負帰還、
高い周波数帯域では正帰還となる。
【０００６】
【発明が解決しようとする課題】Ｊ．Ａｕｄｉｏ Ｅｎ
ｇ．Ｓｏｃ．，Ｖｏｌ．３４，ｐｐ．１５３−１６６に
示されるようにＤ／Ａ変換器を構成するＤ型フリップフ
ロップのデータ立ち上がり時間（以下ｔr という）とデ
ータ立ち下がり時間（以下ｔf という）の差の１／２
に、データ立ち上がり遅延時間（以下ｔpdr という）と
データ立ち下がり遅延時間（以下ｔpdf という）の差を
加えたものの絶対値｜ｔpdr −ｔpdf ＋１／２ｔr −１
／２ｔf ｜がデルタシグマ変調器の歪率に影響する。
ｇ．Ｓｏｃ．，Ｖｏｌ．３４，ｐｐ．１５３−１６６に
示されるようにＤ／Ａ変換器を構成するＤ型フリップフ
ロップのデータ立ち上がり時間（以下ｔr という）とデ
ータ立ち下がり時間（以下ｔf という）の差の１／２
に、データ立ち上がり遅延時間（以下ｔpdr という）と
データ立ち下がり遅延時間（以下ｔpdf という）の差を
加えたものの絶対値｜ｔpdr −ｔpdf ＋１／２ｔr −１
／２ｔf ｜がデルタシグマ変調器の歪率に影響する。
【０００７】
【０００８】したがって、（１）式のように、すなわち
ｔpdr ＝ｔpdf かつｔr ＝ｔf としたいのであるが、上
述した従来のデルタシグマ変調器ではデータ立ち上がり
時とデータ立ち下がり時で信号伝達の経路が異なるため
にｔpdr ＝ｔpdf とならずに（１）式を満足できずにデ
ルタシグマ変調器の歪率が悪化するという欠点があっ
た。すなわち、ＭＮ２１，ＭＰ２２，ＭＰ２７，ＭＮ２
７，ＭＰ２８，ＭＮ２８，ＭＰ２９，ＭＮ２９，ＭＰ３
０，ＭＮ３０のデータ遅延時間をそれぞれτN21 ，τ
P22 ，τP27 ，τN27 ，τP28 ，τN28 ，τP29 ，τ
N29 ，τP30 ，τN30 とすると、（２），（３）式のよ
うになる。
ｔpdr ＝ｔpdf かつｔr ＝ｔf としたいのであるが、上
述した従来のデルタシグマ変調器ではデータ立ち上がり
時とデータ立ち下がり時で信号伝達の経路が異なるため
にｔpdr ＝ｔpdf とならずに（１）式を満足できずにデ
ルタシグマ変調器の歪率が悪化するという欠点があっ
た。すなわち、ＭＮ２１，ＭＰ２２，ＭＰ２７，ＭＮ２
７，ＭＰ２８，ＭＮ２８，ＭＰ２９，ＭＮ２９，ＭＰ３
０，ＭＮ３０のデータ遅延時間をそれぞれτN21 ，τ
P22 ，τP27 ，τN27 ，τP28 ，τN28 ，τP29 ，τ
N29 ，τP30 ，τN30 とすると、（２），（３）式のよ
うになる。
【０００９】
【００１０】
【００１１】Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトラ
ンジスタの遅延時間を合わせ、さらに例えばτN27 ＝τ
N28 ，τN29 ＝τN30 ，τP27 ＝τP28 ，τP29 ＝τ
P30 とする必要がある。しかし、ＭＰ２７及びＭＮ２７
はトランスファーゲート構成であるために、インバータ
構成のＭＰ２８及びＭＮ２８とは遅延時間を合わせるの
が困難である。さらにτP22 ＝０にするのは非常に困難
であり、結果としてＰ型ＭＯＳトランジスタのキャリア
移動度及びしきい値電圧、及びＮ型ＭＯＳトランジスタ
のキャリアの移動度及びしきい値電圧が製造上ばらつい
た場合ｔpdr ≠ｔpdf となるために、帰還する１ビット
Ｄ／Ａコンバータの精度が悪くなり、その結果としてデ
ルタシグマ変調器の歪率が悪化するという欠点があっ
た。
ンジスタの遅延時間を合わせ、さらに例えばτN27 ＝τ
N28 ，τN29 ＝τN30 ，τP27 ＝τP28 ，τP29 ＝τ
P30 とする必要がある。しかし、ＭＰ２７及びＭＮ２７
はトランスファーゲート構成であるために、インバータ
構成のＭＰ２８及びＭＮ２８とは遅延時間を合わせるの
が困難である。さらにτP22 ＝０にするのは非常に困難
であり、結果としてＰ型ＭＯＳトランジスタのキャリア
移動度及びしきい値電圧、及びＮ型ＭＯＳトランジスタ
のキャリアの移動度及びしきい値電圧が製造上ばらつい
た場合ｔpdr ≠ｔpdf となるために、帰還する１ビット
Ｄ／Ａコンバータの精度が悪くなり、その結果としてデ
ルタシグマ変調器の歪率が悪化するという欠点があっ
た。
【００１２】
【課題を解決するための手段】本発明のデルタシグマ変
調器は、第１の演算増幅器と、第１の演算増幅器の出力
と負側入力端子の間に接続された第１のコンデンサＣ11
と、信号入力端子と第１の演算増幅器の負側入力端子の
間に接続された第１の抵抗Ｒ21と、第１の演算増幅器の
出力が正側入力端子に接続された電圧比較器と、第１の
演算増幅器の正側入力端子に接続された第１の基準電圧
源と、電圧比較器の負側入力端子に接続された第２の基
準電圧源と、電圧比較器の出力に接続された第１のレベ
ル変換器と、第１のレベル変換器の出力に接続された信
号出力端子と、第１のレベル変換器の出力がゲートに接
続され、かつソースが正側電源に接続された第４のＰ型
ＭＯＳトランジスタＭＰ４と、第１のレベル変換器の出
力がゲートに接続され、かつソースが負側電源に接続さ
れた第４のＮ型ＭＯＳトランジスタＭＮ４と、クロック
入力端子がゲートに接続され、かつソースが正側電源に
接続された第１２のＰ型ＭＯＳトランジスタＭＰ１２
と、クロック入力端子がゲートに接続され、かつソース
が負側電源に接続され、かつドレインがＭＰ１２のドレ
インに接続された第１２のＮ型ＭＯＳトランジスタＭＮ
１２と、ゲートがＭＰ１２のドレインに接続され、かつ
ソースが正側電源に接続された第１３のＰ型ＭＯＳトラ
ンジスタＭＰ１３と、ゲートがＭＰ１２のドレインに接
続され、かつソースが負側電源に接続され、かつドレイ
ンがＭＰ１３のドレインに接続された第１３のＮ型ＭＯ
ＳトランジスタＭＮ１３と、ゲートがＭＰ１２のドレイ
ンに接続され、かつソースが正側電源に接続された第１
のＰ型ＭＯＳトランジスタＭＰ１と、ゲートがＭＰ１２
のドレインに接続され、かつソースが負側電源に接続さ
れ、かつドレインがＭＰ１のドレインに接続された第１
のＮ型ＭＯＳトランジスタＭＮ１と、ゲートがＭＰ１２
のドレインに接続され、かつソースが正側電源に接続さ
れた第２のＰ型ＭＯＳトランジスタＭＰ２と、ゲートが
ＭＰ１２のドレインに接続され、かつソースが負側電源
に接続され、かつドレインがＭＰ２のドレインに接続さ
れた第２のＮ型ＭＯＳトランジスタＭＮ２と、ゲートが
ＭＰ２のドレインに接続され、かつソースが正側電源に
接続された第３のＰ型ＭＯＳトランジスタＭＰ３と、ゲ
ートがＭＰ２のドレインに接続され、かつソースが負側
電源に接続され、かつドレインがＭＰ３のドレインに接
続された第３のＮ型ＭＯＳトランジスタＭＮ３と、ゲー
トがＭＰ１のドレインに接続され、かつソースがＭＰ４
のドレインに接続された第５のＰ型ＭＯＳトランジスタ
ＭＰ５と、ゲートがＭＰ３のドレインに接続され、かつ
ソースがＭＮ４のドレインに接続され、かつドレインが
ＭＰ５のドレインに接続された第５のＮ型ＭＯＳトラン
ジスタＭＮ５と、ゲートがＭＰ１３のドレインに接続さ
れ、かつソースが正側電源に接続された第６のＰ型ＭＯ
ＳトランジスタＭＰ６と、ゲートがＭＰ１３のドレイン
に接続され、かつソースが負側電源に接続され、かつド
レインがＭＰ６のドレインに接続された第６のＮ型ＭＯ
ＳトランジスタＭＮ６と、ゲートがＭＰ１３のドレイン
に接続され、かつソースが正側電源に接続された第７の
Ｐ型ＭＯＳトランジスタＭＰ７と、ゲートがＭＰ１３の
ドレインに接続され、かつソースが負側電源に接続さ
れ、かつドレインがＭＰ７のドレインに接続された第７
のＮ型ＭＯＳトランジスタＭＮ７と、ゲートがＭＰ７の
ドレインに接続され、かつソースが正側電源に接続され
た第８のＰ型ＭＯＳトランジスタＭＰ８と、ゲートがＭ
Ｐ７のドレインに接続され、かつソースが負側電源に接
続され、かつドレインがＭＰ８のドレインに接続された
第８のＮ型ＭＯＳトランジスタＭＮ８と、ゲートがＭＰ
５のドレインに接続され、かつソースが正側電源に接続
された第９のＰ型ＭＯＳトランジスタＭＰ９と、ゲート
がＭＰ５のドレインに接続され、かつソースが負側電源
に接続された第９のＮ型ＭＯＳトランジスタＭＮ９と、
ゲートがＭＰ６のドレインに接続され、かつソースがＭ
Ｐ９のドレインに接続された第１０のＰ型ＭＯＳトラン
ジスタＭＰ１０と、ゲートがＭＰ８のドレインに接続さ
れ、かつソースがＭＮ９のドレインに接続され、かつド
レインがＭＰ１０のドレインに接続された第１０のＮ型
ＭＯＳトランジスタＭＮ１０と、ゲートがＭＰ１０のド
レインに接続され、かつソースが正側電源に接続され、
かつドレインが第２の抵抗Ｒ12に接続された第１１のＰ
型ＭＯＳトランジスタＭＰ１１と、ゲートがＭＰ１０の
ドレインに接続され、かつソースが負側電源に接続さ
れ、かつドレインがＭＰ１１のドレインに接続された第
１１のＮ型ＭＯＳトランジスタＭＮ１１とＭＰ１１のド
レインと第１の演算増幅器の負側入力端子の間に接続さ
れた第２の抵抗Ｒ12とを備えている。
調器は、第１の演算増幅器と、第１の演算増幅器の出力
と負側入力端子の間に接続された第１のコンデンサＣ11
と、信号入力端子と第１の演算増幅器の負側入力端子の
間に接続された第１の抵抗Ｒ21と、第１の演算増幅器の
出力が正側入力端子に接続された電圧比較器と、第１の
演算増幅器の正側入力端子に接続された第１の基準電圧
源と、電圧比較器の負側入力端子に接続された第２の基
準電圧源と、電圧比較器の出力に接続された第１のレベ
ル変換器と、第１のレベル変換器の出力に接続された信
号出力端子と、第１のレベル変換器の出力がゲートに接
続され、かつソースが正側電源に接続された第４のＰ型
ＭＯＳトランジスタＭＰ４と、第１のレベル変換器の出
力がゲートに接続され、かつソースが負側電源に接続さ
れた第４のＮ型ＭＯＳトランジスタＭＮ４と、クロック
入力端子がゲートに接続され、かつソースが正側電源に
接続された第１２のＰ型ＭＯＳトランジスタＭＰ１２
と、クロック入力端子がゲートに接続され、かつソース
が負側電源に接続され、かつドレインがＭＰ１２のドレ
インに接続された第１２のＮ型ＭＯＳトランジスタＭＮ
１２と、ゲートがＭＰ１２のドレインに接続され、かつ
ソースが正側電源に接続された第１３のＰ型ＭＯＳトラ
ンジスタＭＰ１３と、ゲートがＭＰ１２のドレインに接
続され、かつソースが負側電源に接続され、かつドレイ
ンがＭＰ１３のドレインに接続された第１３のＮ型ＭＯ
ＳトランジスタＭＮ１３と、ゲートがＭＰ１２のドレイ
ンに接続され、かつソースが正側電源に接続された第１
のＰ型ＭＯＳトランジスタＭＰ１と、ゲートがＭＰ１２
のドレインに接続され、かつソースが負側電源に接続さ
れ、かつドレインがＭＰ１のドレインに接続された第１
のＮ型ＭＯＳトランジスタＭＮ１と、ゲートがＭＰ１２
のドレインに接続され、かつソースが正側電源に接続さ
れた第２のＰ型ＭＯＳトランジスタＭＰ２と、ゲートが
ＭＰ１２のドレインに接続され、かつソースが負側電源
に接続され、かつドレインがＭＰ２のドレインに接続さ
れた第２のＮ型ＭＯＳトランジスタＭＮ２と、ゲートが
ＭＰ２のドレインに接続され、かつソースが正側電源に
接続された第３のＰ型ＭＯＳトランジスタＭＰ３と、ゲ
ートがＭＰ２のドレインに接続され、かつソースが負側
電源に接続され、かつドレインがＭＰ３のドレインに接
続された第３のＮ型ＭＯＳトランジスタＭＮ３と、ゲー
トがＭＰ１のドレインに接続され、かつソースがＭＰ４
のドレインに接続された第５のＰ型ＭＯＳトランジスタ
ＭＰ５と、ゲートがＭＰ３のドレインに接続され、かつ
ソースがＭＮ４のドレインに接続され、かつドレインが
ＭＰ５のドレインに接続された第５のＮ型ＭＯＳトラン
ジスタＭＮ５と、ゲートがＭＰ１３のドレインに接続さ
れ、かつソースが正側電源に接続された第６のＰ型ＭＯ
ＳトランジスタＭＰ６と、ゲートがＭＰ１３のドレイン
に接続され、かつソースが負側電源に接続され、かつド
レインがＭＰ６のドレインに接続された第６のＮ型ＭＯ
ＳトランジスタＭＮ６と、ゲートがＭＰ１３のドレイン
に接続され、かつソースが正側電源に接続された第７の
Ｐ型ＭＯＳトランジスタＭＰ７と、ゲートがＭＰ１３の
ドレインに接続され、かつソースが負側電源に接続さ
れ、かつドレインがＭＰ７のドレインに接続された第７
のＮ型ＭＯＳトランジスタＭＮ７と、ゲートがＭＰ７の
ドレインに接続され、かつソースが正側電源に接続され
た第８のＰ型ＭＯＳトランジスタＭＰ８と、ゲートがＭ
Ｐ７のドレインに接続され、かつソースが負側電源に接
続され、かつドレインがＭＰ８のドレインに接続された
第８のＮ型ＭＯＳトランジスタＭＮ８と、ゲートがＭＰ
５のドレインに接続され、かつソースが正側電源に接続
された第９のＰ型ＭＯＳトランジスタＭＰ９と、ゲート
がＭＰ５のドレインに接続され、かつソースが負側電源
に接続された第９のＮ型ＭＯＳトランジスタＭＮ９と、
ゲートがＭＰ６のドレインに接続され、かつソースがＭ
Ｐ９のドレインに接続された第１０のＰ型ＭＯＳトラン
ジスタＭＰ１０と、ゲートがＭＰ８のドレインに接続さ
れ、かつソースがＭＮ９のドレインに接続され、かつド
レインがＭＰ１０のドレインに接続された第１０のＮ型
ＭＯＳトランジスタＭＮ１０と、ゲートがＭＰ１０のド
レインに接続され、かつソースが正側電源に接続され、
かつドレインが第２の抵抗Ｒ12に接続された第１１のＰ
型ＭＯＳトランジスタＭＰ１１と、ゲートがＭＰ１０の
ドレインに接続され、かつソースが負側電源に接続さ
れ、かつドレインがＭＰ１１のドレインに接続された第
１１のＮ型ＭＯＳトランジスタＭＮ１１とＭＰ１１のド
レインと第１の演算増幅器の負側入力端子の間に接続さ
れた第２の抵抗Ｒ12とを備えている。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１４】第１図は本発明の一実施例のデルタシグマ
変調器である。本発明のデルタシグマ変調器は、第１の
演算増幅器と、第１の演算増幅器の出力と負側入力端子
の間に接続された第１のコンデンサＣ11と、信号入力端
子と第１の演算増幅器の負側入力端子の間に接続された
第１の抵抗Ｒ21と、第１の演算増幅器の出力が正側入力
端子に接続された電圧比較器と、第１の演算増幅器の正
側入力端子に接続された第１の基準電圧源と、電圧比較
器の負側入力端子に接続された第２の基準電圧源と、電
圧比較器の出力に接続された第１のレベル変換器と、第
１のレベル変換器の出力に接続された信号出力端子と、
第１のレベル変換器の出力がゲートに接続され、かつソ
ースが正側電源に接続された第４のＰ型ＭＯＳトランジ
スタＭＰ４と、第１のレベル変換器の出力がゲートに接
続され、かつソースが負側電源に接続された第４のＮ型
ＭＯＳトランジスタＭＮ４と、クロック入力端子がゲー
トに接続され、かつソースが正側電源に接続された第１
２のＰ型ＭＯＳトランジスタＭＰ１２と、クロック入力
端子がゲートに接続され、かつソースが負側電源に接続
され、かつドレインがＭＰ１２のドレインに接続された
第１２のＮ型ＭＯＳトランジスタＭＮ１２と、ゲートが
ＭＰ１２のドレインに接続され、かつソースが正側電源
に接続された第１３のＰ型ＭＯＳトランジスタＭＰ１３
と、ゲートがＭＰ１２のドレインに接続され、かつソー
スが負側電源に接続され、かつドレインがＭＰ１３のド
レインに接続された第１３のＮ型ＭＯＳトランジスタＭ
Ｎ１３と、ゲートがＭＰ１２のドレインに接続され、か
つソースが正側電源に接続された第１のＰ型ＭＯＳトラ
ンジスタＭＰ１と、ゲートがＭＰ１２のドレインに接続
され、かつソースが負側電源に接続され、かつドレイン
がＭＰ１のドレインに接続された第１のＮ型ＭＯＳトラ
ンジスタＭＮ１と、ゲートがＭＰ１２のドレインに接続
され、かつソースが正側電源に接続された第２のＰ型Ｍ
ＯＳトランジスタＭＰ２と、ゲートがＭＰ１２のドレイ
ンに接続され、かつソースが負側電源に接続され、かつ
ドレインがＭＰ２のドレインに接続された第２のＮ型Ｍ
ＯＳトランジスタＭＮ２と、ゲートがＭＰ２のドレイン
に接続され、かつソースが正側電源に接続された第３の
Ｐ型ＭＯＳトランジスタＭＰ２と、ゲートがＭＰ２のド
レインに接続され、かつソースが負側電源に接続され、
かつドレインがＭＰ３のドレインに接続された第３のＮ
型ＭＯＳトランジスタＭＮ３と、ゲートがＭＰ１のドレ
インに接続され、かつソースがＭＰ４のドレインに接続
された第５のＰ型ＭＯＳトランジスタＭＰ５と、ゲート
がＭＰ３のドレインに接続され、かつソースがＭＮ４の
ドレインに接続され、かつドレインがＭＰ５のドレイン
に接続された第５のＮ型ＭＯＳトランジスタＭＮ５とゲ
ートがＭＰ１３のドレインに接続され、かつソースが正
側電源に接続された第６のＰ型ＭＯＳトランジスタＭＰ
６と、ゲートがＭＰ１３のドレインに接続され、かつソ
ースが負側電源に接続され、かつドレインがＭＰ６のド
レインに接続された第６のＮ型ＭＯＳトランジスタＭＮ
６と、ゲートがＭＰ１３のドレインに接続され、かつソ
ースが正側電源に接続された第７のＰ型ＭＯＳトランジ
スタＭＰ７と、ゲートがＭＰ１３のドレインに接続さ
れ、かつソースが負側電源に接続され、かつドレインが
ＭＰ７のドレインに接続された第７のＮ型ＭＯＳトラン
ジスタＭＮ７と、ゲートがＭＰ７のドレインに接続さ
れ、かつソースが正側電源に接続された第８のＰ型ＭＯ
ＳトランジスタＭＰ８と、ゲートがＭＰ７のドレインに
接続され、かつソースが負側電源に接続され、かつドレ
インがＭＰ８のドレインに接続された第８のＮ型ＭＯＳ
トランジスタＭＮ８と、ゲートがＭＰ５のドレインに接
続され、かつソースが正側電源に接続された第９のＰ型
ＭＯＳトランジスタＭＰ９と、ゲートがＭＰ５のドレイ
ンに接続され、かつソースが負側電源に接続された第９
のＮ型ＭＯＳトランジスタＭＮ９と、ゲートがＭＰ６の
ドレインに接続され、かつソースがＭＰ９のドレインに
接続された第１０のＰ型ＭＯＳトランジスタＭＰ１０
と、ゲートがＭＰ８のドレインに接続され、かつソース
がＭＮ９のドレインに接続され、かつドレインがＭＰ１
０のドレインに接続された第１０のＮ型ＭＯＳトランジ
スタＭＮ１０と、ゲートがＭＰ１０のドレインに接続さ
れ、かつソースが正側電源に接続され、かつドレインが
第２の抵抗Ｒ12に接続された第１１のＰ型ＭＯＳトラン
ジスタＭＰ１１と、ゲートがＭＰ１０のドレインに接続
され、かつソースが負側電源に接続され、かつドレイン
がＭＰ１１のドレインに接続された第１１のＮ型ＭＯＳ
トランジスタとＭＰ１１のドレインと第１の演算増幅器
の負側入力端子の間に接続された第２の抵抗Ｒ12とによ
り構成されている。
変調器である。本発明のデルタシグマ変調器は、第１の
演算増幅器と、第１の演算増幅器の出力と負側入力端子
の間に接続された第１のコンデンサＣ11と、信号入力端
子と第１の演算増幅器の負側入力端子の間に接続された
第１の抵抗Ｒ21と、第１の演算増幅器の出力が正側入力
端子に接続された電圧比較器と、第１の演算増幅器の正
側入力端子に接続された第１の基準電圧源と、電圧比較
器の負側入力端子に接続された第２の基準電圧源と、電
圧比較器の出力に接続された第１のレベル変換器と、第
１のレベル変換器の出力に接続された信号出力端子と、
第１のレベル変換器の出力がゲートに接続され、かつソ
ースが正側電源に接続された第４のＰ型ＭＯＳトランジ
スタＭＰ４と、第１のレベル変換器の出力がゲートに接
続され、かつソースが負側電源に接続された第４のＮ型
ＭＯＳトランジスタＭＮ４と、クロック入力端子がゲー
トに接続され、かつソースが正側電源に接続された第１
２のＰ型ＭＯＳトランジスタＭＰ１２と、クロック入力
端子がゲートに接続され、かつソースが負側電源に接続
され、かつドレインがＭＰ１２のドレインに接続された
第１２のＮ型ＭＯＳトランジスタＭＮ１２と、ゲートが
ＭＰ１２のドレインに接続され、かつソースが正側電源
に接続された第１３のＰ型ＭＯＳトランジスタＭＰ１３
と、ゲートがＭＰ１２のドレインに接続され、かつソー
スが負側電源に接続され、かつドレインがＭＰ１３のド
レインに接続された第１３のＮ型ＭＯＳトランジスタＭ
Ｎ１３と、ゲートがＭＰ１２のドレインに接続され、か
つソースが正側電源に接続された第１のＰ型ＭＯＳトラ
ンジスタＭＰ１と、ゲートがＭＰ１２のドレインに接続
され、かつソースが負側電源に接続され、かつドレイン
がＭＰ１のドレインに接続された第１のＮ型ＭＯＳトラ
ンジスタＭＮ１と、ゲートがＭＰ１２のドレインに接続
され、かつソースが正側電源に接続された第２のＰ型Ｍ
ＯＳトランジスタＭＰ２と、ゲートがＭＰ１２のドレイ
ンに接続され、かつソースが負側電源に接続され、かつ
ドレインがＭＰ２のドレインに接続された第２のＮ型Ｍ
ＯＳトランジスタＭＮ２と、ゲートがＭＰ２のドレイン
に接続され、かつソースが正側電源に接続された第３の
Ｐ型ＭＯＳトランジスタＭＰ２と、ゲートがＭＰ２のド
レインに接続され、かつソースが負側電源に接続され、
かつドレインがＭＰ３のドレインに接続された第３のＮ
型ＭＯＳトランジスタＭＮ３と、ゲートがＭＰ１のドレ
インに接続され、かつソースがＭＰ４のドレインに接続
された第５のＰ型ＭＯＳトランジスタＭＰ５と、ゲート
がＭＰ３のドレインに接続され、かつソースがＭＮ４の
ドレインに接続され、かつドレインがＭＰ５のドレイン
に接続された第５のＮ型ＭＯＳトランジスタＭＮ５とゲ
ートがＭＰ１３のドレインに接続され、かつソースが正
側電源に接続された第６のＰ型ＭＯＳトランジスタＭＰ
６と、ゲートがＭＰ１３のドレインに接続され、かつソ
ースが負側電源に接続され、かつドレインがＭＰ６のド
レインに接続された第６のＮ型ＭＯＳトランジスタＭＮ
６と、ゲートがＭＰ１３のドレインに接続され、かつソ
ースが正側電源に接続された第７のＰ型ＭＯＳトランジ
スタＭＰ７と、ゲートがＭＰ１３のドレインに接続さ
れ、かつソースが負側電源に接続され、かつドレインが
ＭＰ７のドレインに接続された第７のＮ型ＭＯＳトラン
ジスタＭＮ７と、ゲートがＭＰ７のドレインに接続さ
れ、かつソースが正側電源に接続された第８のＰ型ＭＯ
ＳトランジスタＭＰ８と、ゲートがＭＰ７のドレインに
接続され、かつソースが負側電源に接続され、かつドレ
インがＭＰ８のドレインに接続された第８のＮ型ＭＯＳ
トランジスタＭＮ８と、ゲートがＭＰ５のドレインに接
続され、かつソースが正側電源に接続された第９のＰ型
ＭＯＳトランジスタＭＰ９と、ゲートがＭＰ５のドレイ
ンに接続され、かつソースが負側電源に接続された第９
のＮ型ＭＯＳトランジスタＭＮ９と、ゲートがＭＰ６の
ドレインに接続され、かつソースがＭＰ９のドレインに
接続された第１０のＰ型ＭＯＳトランジスタＭＰ１０
と、ゲートがＭＰ８のドレインに接続され、かつソース
がＭＮ９のドレインに接続され、かつドレインがＭＰ１
０のドレインに接続された第１０のＮ型ＭＯＳトランジ
スタＭＮ１０と、ゲートがＭＰ１０のドレインに接続さ
れ、かつソースが正側電源に接続され、かつドレインが
第２の抵抗Ｒ12に接続された第１１のＰ型ＭＯＳトラン
ジスタＭＰ１１と、ゲートがＭＰ１０のドレインに接続
され、かつソースが負側電源に接続され、かつドレイン
がＭＰ１１のドレインに接続された第１１のＮ型ＭＯＳ
トランジスタとＭＰ１１のドレインと第１の演算増幅器
の負側入力端子の間に接続された第２の抵抗Ｒ12とによ
り構成されている。
【００１５】次に動作について説明する。
【００１６】ＭＮ１２，ＭＰ１３，ＭＮ６，ＭＮ７，Ｍ
Ｐ８，ＭＰ１０，ＭＮ１０，ＭＰ１１及びＭＮ１１の各
トランジスタのデータ遅延時間をτN12，τP13 ，
τN6，τN7，τP8，τP10 ，τN10 ，τP11 ，τN11と
すると、クロック入力からＭＰ１１及びＭＰ１１の出力
のデータ立ち上がり遅延時間ｔpdr 及びデータ立ち下が
り遅延時間ｔpdf は、（４），（５）となる。
Ｐ８，ＭＰ１０，ＭＮ１０，ＭＰ１１及びＭＮ１１の各
トランジスタのデータ遅延時間をτN12，τP13 ，
τN6，τN7，τP8，τP10 ，τN10 ，τP11 ，τN11と
すると、クロック入力からＭＰ１１及びＭＰ１１の出力
のデータ立ち上がり遅延時間ｔpdr 及びデータ立ち下が
り遅延時間ｔpdf は、（４），（５）となる。
【００１７】
【００１８】
【００１９】ここでスレーブモードになる前にＭＰ５，
ＭＮ５の出力は確定しているため、データ立ち上がり時
はＭＮ９がオン状態になるため、ＭＮ９のオン抵抗を十
分小さくした場合、ＭＮ１０のソース電位がほぼ負側電
源の電圧値（以下ＶSSという）と等しくなると仮定し、
さらにデータ立ち下がり時はＭＰ９がオン状態になるた
め、ＭＰ９のオン抵抗を十分小さくした場合、ＭＰ１０
のソース電位がほぼ正側電源の電圧値（以下ＶDDとい
う）と等しくなると仮定して、ＭＰ９及びＭＮ９のデー
タ遅延時間は省略してある。
ＭＮ５の出力は確定しているため、データ立ち上がり時
はＭＮ９がオン状態になるため、ＭＮ９のオン抵抗を十
分小さくした場合、ＭＮ１０のソース電位がほぼ負側電
源の電圧値（以下ＶSSという）と等しくなると仮定し、
さらにデータ立ち下がり時はＭＰ９がオン状態になるた
め、ＭＰ９のオン抵抗を十分小さくした場合、ＭＰ１０
のソース電位がほぼ正側電源の電圧値（以下ＶDDとい
う）と等しくなると仮定して、ＭＰ９及びＭＮ９のデー
タ遅延時間は省略してある。
【００２０】（４）式と（５）式において（τN12 ＋τ
P13）の部分は等しい。また、ｔr ＝ｔf とするためτ
P11 ＝τN11 とする。さらに上述したとおりＭＰ９，Ｍ
Ｐ１０，ＭＮ９，ＭＮ１０で構成されるラッチ回路はク
ロックトインバータの構成をしており、τN10 ＝
τN11 ，τP10 ＝τP11 とすることが可能である。ここ
でτN7＋τP8＝τN6とするようトランジスタサイズを設
計すると、ｔpdr ＝ｔpdf となる。
P13）の部分は等しい。また、ｔr ＝ｔf とするためτ
P11 ＝τN11 とする。さらに上述したとおりＭＰ９，Ｍ
Ｐ１０，ＭＮ９，ＭＮ１０で構成されるラッチ回路はク
ロックトインバータの構成をしており、τN10 ＝
τN11 ，τP10 ＝τP11 とすることが可能である。ここ
でτN7＋τP8＝τN6とするようトランジスタサイズを設
計すると、ｔpdr ＝ｔpdf となる。
【００２１】上述の設計ではＰ型ＭＯＳトランジスタの
キャリア移動度及びしきい値電圧及びＮ型ＭＯＳトラン
ジスタのキャリア移動度及びしきい値電圧が製造上ばら
ついた場合、例えばＮ型ＭＯＳトランジスタのデータ遅
延時間がａ倍になった場合でも（６），（７）が得られ
るから、τP8＜＜ａ．τN7かつτN10 ＝τP10 かつτ
N10 ＝τN11 であれば、ｔpdr ≒ｔpdf となる。
キャリア移動度及びしきい値電圧及びＮ型ＭＯＳトラン
ジスタのキャリア移動度及びしきい値電圧が製造上ばら
ついた場合、例えばＮ型ＭＯＳトランジスタのデータ遅
延時間がａ倍になった場合でも（６），（７）が得られ
るから、τP8＜＜ａ．τN7かつτN10 ＝τP10 かつτ
N10 ＝τN11 であれば、ｔpdr ≒ｔpdf となる。
【００２２】
【００２３】
【００２４】したがって｜ｔpdr −ｔpdf ｜がきわめて
小さくできデルタシグマ変調器の量産性を向上できると
いう効果を有する。
小さくできデルタシグマ変調器の量産性を向上できると
いう効果を有する。
【００２５】図３に、本発明の他の実施例のデルタシグ
マ変調器を示す。第１の演算増幅器の出力に接続された
第１のレベル変換器と、第１のレベル変換器の出力が負
側入力端子に接続されかつ第１の基準電圧源が正側入力
端子に接続された第２の演算増幅器と、第２の演算増幅
器の出力及び負側入力端子間に直列に接続された第２の
コンデンサ及び第３の抵抗とで構成されかつ電圧比較器
の正側入力端子が第２の演算増幅器の出力に接続されて
いる他は第１の実施例と同様の構成である。
マ変調器を示す。第１の演算増幅器の出力に接続された
第１のレベル変換器と、第１のレベル変換器の出力が負
側入力端子に接続されかつ第１の基準電圧源が正側入力
端子に接続された第２の演算増幅器と、第２の演算増幅
器の出力及び負側入力端子間に直列に接続された第２の
コンデンサ及び第３の抵抗とで構成されかつ電圧比較器
の正側入力端子が第２の演算増幅器の出力に接続されて
いる他は第１の実施例と同様の構成である。
【００２６】第２の演算増幅器を追加し積分器を構成し
たことにより２次のデルタシグマ変調器を構成してい
る。次数が増えたことにより、より低いサンプリング周
波数で所望の歪率を得ることができ、第１式の制限を緩
くできるため図１に示す実施例よりもさらにデルタシグ
マ変調器の量産性を向上することができるという効果を
有する。
たことにより２次のデルタシグマ変調器を構成してい
る。次数が増えたことにより、より低いサンプリング周
波数で所望の歪率を得ることができ、第１式の制限を緩
くできるため図１に示す実施例よりもさらにデルタシグ
マ変調器の量産性を向上することができるという効果を
有する。
【００２７】
【発明の効果】以上説明したように本発明は、ラッチ回
路をクロックトインバータ構成にして、クロックの入力
経路にＭＰ１とＭＮ１，ＭＰ２とＭＮ２，ＭＰ３とＭＮ
３で構成されるインバータを追加したことにより、Ｐ型
ＭＯＳトランジスタのキャリア移動度としきい値電圧及
びＮ型ＭＯＳトランジスタのキャリア移動度としきい値
電圧が製造上ばらついた場合でも｜ｔpdr −ｔpdf ＋１
／２ｔr −１／２ｔf ｜の差を小さくすることが可能で
デルタシグマ変調器の量産性を向上できるという効果を
有する。
路をクロックトインバータ構成にして、クロックの入力
経路にＭＰ１とＭＮ１，ＭＰ２とＭＮ２，ＭＰ３とＭＮ
３で構成されるインバータを追加したことにより、Ｐ型
ＭＯＳトランジスタのキャリア移動度としきい値電圧及
びＮ型ＭＯＳトランジスタのキャリア移動度としきい値
電圧が製造上ばらついた場合でも｜ｔpdr −ｔpdf ＋１
／２ｔr −１／２ｔf ｜の差を小さくすることが可能で
デルタシグマ変調器の量産性を向上できるという効果を
有する。
【図１】本発明の一実施例の回路図である。
【図２】従来例の回路図である。
【図３】本発明の他の実施例の回路図である。
Claims (13)
- 【請求項１】 加算回路と、積分回路と、比較回路と、
データ入力端子，データ出力端子，正相クロック入力端
子及び逆相クロック入力端子を備えた第１のラッチ回路
と、データ入力端子，データ出力端子，正相クロック入
力端子及び逆相クロック入力端子を備えた第２のラッチ
回路と、第１のインバーターと、第２のインバーター
と、第３のインバーターと、入力を反転して出力する手
段を備えた第１の遅延回路と、第２の遅延回路と、入力
を反転して出力する手段を備えた第３の遅延回路と、第
４の遅延回路と、信号入力端子と、信号出力端子と、ク
ロック入力端子とで構成され、かつ、前記加算回路の出
力が前記積分回路の入力に接続され、かつ該積分回路の
出力が前記比較回路の入力に接続され、かつ該比較回路
の出力が前記信号出力端子及び第１のラッチ回路のデー
タ入力端子に接続され、かつ第１のラッチ回路のデータ
出力端子が第２のラッチ回路のデータ入力端子に接続さ
れ、かつ第２のラッチ回路のデータ出力端子が第１のイ
ンバータの入力に接続され、かつ第１のインバーターの
出力及び前記信号入力端子が前記加算回路の入力に接続
され、かつ第２のインバーターの入力が前記クロック入
力端子に接続され、かつ第２のインバーターの出力が第
３のインバーターの入力及び第３の遅延回路の入力及び
第４の遅延回路の入力に接続され、かつ第３のインバー
ターの出力が第１の遅延回路の入力及び第２の遅延回路
の入力に接続され、かつ第１の遅延回路の反転出力が第
２のラッチ回路における逆相クロック入力端子に接続さ
れ、かつ第２の遅延回路の出力が第２のラッチ回路にお
ける正相クロック入力端子に接続され、かつ第３の遅延
回路の反転出力が第１のラッチ回路における逆相クロッ
ク入力端子に接続され、かつ第４の遅延回路の出力が第
１のラッチ回路における正相クロック入力端子に接続さ
れることを特徴とするデルタシグマ変調器。 - 【請求項２】 上記加算回路は、第１の抵抗と、第２の
抵抗とで構成され、かつ該加算回路の出力と前記信号入
力端子の間に第１の抵抗が接続され、かつ前記加算回路
の出力及び前記第１のインバーターの出力の間に第２の
抵抗が接続されることを特徴とする請求項１記載のデル
タシグマ変調器。 - 【請求項３】 上記積分回路は、第１の演算増幅器と、
第１の基準電圧源と、第１のコンデンサとで構成され、
かつ該積分回路の入力が第１の演算増幅器の負側入力端
子に接続され、第１の基準電圧源が第１の演算増幅器の
正側入力端子に接続され、かつ第１のコンデンサが第１
の演算増幅器の負側入力端子及び第１の演算増幅器の出
力の間に接続され、かつ出力が第１の演算増幅器の出力
と接続されることを特徴とする請求項１記載のデルタシ
グマ変調器。 - 【請求項４】 上記比較回路は、電圧比較器と、第２の
基準電圧源と、第１のレベル変換器とで構成され、かつ
該比較回路の入力が前記電圧比較器の正側入力端子に接
続され、かつ第２の基準電圧源が前記電圧比較器の負側
入力端子に接続され、かつ該電圧比較器の出力が第１の
レベル変換器の入力に接続され、かつ出力が第１のレベ
ル変換器の出力と接続されることを特徴とする請求項１
記載のデルタシグマ変調器。 - 【請求項５】 上記第１のラッチ回路は、ゲートがデー
タ入力端子に接続され、かつソースが正側電源に接続さ
れた第４のＰ型ＭＯＳトランジスタと、ゲートがデータ
入力端子に接続され、かつソースが負側電源に接続され
た第４のＮ型ＭＯＳトランジスタと、ゲートが逆相クロ
ック入力端子に接続され、かつソースが第４のＰ型ＭＯ
Ｓトランジスタのドレインに接続された第５のＰ型ＭＯ
Ｓトランジスタと、ゲートが正相クロック入力端子に接
続され、かつソースが第４のＮ型ＭＯＳトランジスタの
ドレインに接続され、ドレインが第５のＰ型ＭＯＳトラ
ンジスタのドレインに接続された第５のＮ型ＭＯＳトラ
ンジスタとを有し、かつ第５のＰ型ＭＯＳトランジスタ
のドレインを出力とすることを特徴とする請求項１記載
のデルタシグマ変調器。 - 【請求項６】 上記第２のラッチ回路は、ゲートがデー
タ入力端子に接続され、かつソースが正側電源に接続さ
れた第９のＰ型ＭＯＳトランジスタと、ゲートがデータ
入力端子に接続され、かつソースが負側電源に接続され
た第９のＮ型ＭＯＳトランジスタと、ゲートが逆相クロ
ック入力端子に接続され、かつソースが第９のＰ型ＭＯ
Ｓトランジスタのドレインに接続された第１０のＰ型Ｍ
ＯＳトランジスタと、ゲートが正相クロック入力端子に
接続され、かつソースが第９のＮ型ＭＯＳトランジスタ
のドレインに接続され、ドレインが第１０のＰ型ＭＯＳ
トランジスタのドレインに接続された第１０のＮ型ＭＯ
Ｓトランジスタとを有し、かつ第１０のＰ型ＭＯＳトラ
ンジスタのドレインを出力とすることを特徴とする請求
項１記載のデルタシグマ変調器。 - 【請求項７】 上記第１のインバーターはソースが正側
電源に接続された第１１のＰ型ＭＯＳトランジスタと、
ゲートが第１１のＰ型他ＭＯＳトランジスタのゲートに
接続され、かつソースが負側電源に接続され、かつドレ
インが第１１のＰ型ＭＯＳトランジスタのドレインに接
続された第１１のＮ型ＭＯＳトランジスタとを有し、か
つ第１１のＰ型ＭＯＳトランジスタのゲートを入力と
し、かつ第１１のＰ型ＭＯＳトランジスタのドレインを
出力とすることを特徴とする請求項１記載のデルタシグ
マ変調器。 - 【請求項８】 上記第２のインバーターはソースが正側
電源に接続された第１２のＰ型ＭＯＳトランジスタと、
ゲートが第１２のＰ型ＭＯＳトランジスタのゲートに接
続され、かつソースが負側電源に接続され、かつドレイ
ンが第１２のＰ型ＭＯＳトランジスタのドレインに接続
された第１２のＮ型ＭＯＳトランジスタとを有し、かつ
第１２のＰ型ＭＯＳトランジスタのゲートを入力とし、
かつ第１２のＰ型ＭＯＳトランジスタのドレインを出力
とすることを特徴とする請求項１記載のデルタシグマ変
調器。 - 【請求項９】 上記第３のインバーターはソースが正側
電源に接続された第１３のＰ型ＭＯＳトランジスタと、
ゲートが第１３のＰ型ＭＯＳトランジスタのゲートに接
続され、かつソースが負側電源に接続され、かつドレイ
ンが第１３のＰ型ＭＯＳトランジスタのドレインに接続
された第１３のＮ型ＭＯＳトランジスタとを有し、かつ
第１３のＰ型ＭＯＳトランジスタのゲートを入力とし、
かつ第１３のＰ型ＭＯＳトランジスタのドレインを出力
とすることを特徴とする請求項１記載のデルタシグマ変
調器。 - 【請求項１０】 上記第１の遅延回路は、ソースが正側
電源に接続された第６のＰ型ＭＯＳトランジスタと、ゲ
ートが第６のＰ型ＭＯＳトランジスタのゲートに接続さ
れ、かつソースが負側電源に接続されかつドレインが第
６のＰ型ＭＯＳトランジスタのドレインに接続された第
６のＮ型ＭＯＳトランジスタとを有し、かつ第６のＰ型
ＭＯＳトランジスタのゲートを入力とし、かつ第６のＰ
型他ＭＯＳトランジスタのドレインを出力とすることを
特徴とする請求項１記載のデルタシグマ変調器。 - 【請求項１１】 上記第２の遅延回路はソースが正側電
源に接続された第７のＰ型ＭＯＳトランジスタと、ソー
スが負側電源に接続され、かつゲートが第７のＰ型ＭＯ
Ｓトランジスタのゲートに接続され、かつドレインが第
７のＰ型ＭＯＳトランジスタのドレインに接続された第
７のＮ型ＭＯＳトランジスタと、ソースが正側電源に接
続され、かつゲートが第７のＰ型ＭＯＳトランジスタの
ドレインに接続された第８のＰ型ＭＯＳトランジスタ
と、ソースが負側電源に接続され、かつゲートが第７の
Ｐ型ＭＯＳトランジスタのドレインに接続され、かつド
レインが第８のＰ型ＭＯＳトランジスタのドレインに接
続された第８のＮ型ＭＯＳトランジスタとを有し、かつ
第７のＰ型ＭＯＳトランジスタのゲートを入力とし、か
つ第８のＰ型ＭＯＳトランジスタのドレインを出力とす
ることを特徴とする請求項１記載のデルタシグマ変調
器。 - 【請求項１２】 上記第３の遅延回路は、ソースが正側
電源に接続された第１のＰ型ＭＯＳトランジスタと、ゲ
ートが第１のＰ型ＭＯＳトランジスタのゲートに接続さ
れ、かつソースが負側電源に接続されかつドレインが第
１のＰ型ＭＯＳトランジスタのドレインに接続された第
１のＮ型ＭＯＳトランジスタとを有し、かつ第１のＰ型
ＭＯＳトランジスタのゲートを入力とし、かつ第１のＰ
型ＭＯＳトランジスタのドレインを出力とすることを特
徴とする請求項１記載のデルタシグマ変調器。 - 【請求項１３】 上記第４の遅延回路はソースが正側電
源に接続された第２のＰ型ＭＯＳトランジスタと、ソー
スが負側電源に接続され、かつゲートが第２，のＰ型Ｍ
ＯＳトランジスタのゲートに接続され、かつドレインが
第２のＰ型ＭＯＳトランジスタのドレインに接続された
第２のＮ型ＭＯＳトランジスタと、ソースが正側電源に
接続され、かつゲートが第２のＰ型ＭＯＳトランジスタ
のドレインに接続された第３のＰ型ＭＯＳトランジスタ
と、ソースが負側電源に接続され、かつゲートが第２の
Ｐ型ＭＯＳトランジスタのドレインに接続され、かつド
レインが第３のＰ型ＭＯＳトランジスタのドレインに接
続された第３のＮ型ＭＯＳトランジスタとを有し、かつ
第２のＰ型ＭＯＳトランジスタのゲートを入力とし、か
つ第３のＰ型ＭＯＳトランジスタのドレインを出力とす
ることを特徴とする請求項１記載のデルタシグマ変調
器。
Priority Applications (2)
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|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03172851A JP3087355B2 (ja) | 1991-07-15 | 1991-07-15 | デルタシグマ変調器 |
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Family Applications (1)
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|---|---|---|---|
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-
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- 1991-07-15 JP JP03172851A patent/JP3087355B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-14 US US07/913,027 patent/US5214431A/en not_active Expired - Lifetime
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