JP2010034733A - スケルチ検出回路 - Google Patents
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Abstract
【課題】温度、プロセス、電源電圧の変動に強く、安定したスケルチ検出信号を出力することができるスケルチ検出回路を提供する。
【解決手段】受信した差動信号RX+,RX−の電位振幅が所定値を超えているときその検出信号Vpをパルスとして出力するピーク検出回路11と、ピーク検出回路11から出力する検出信号Vpのパルス幅を差動信号RX+,RX−の少なくとも1周期分延長するパルス幅延長回路12とを備える。ピーク検出回路11は、差動信号RX+,RX−に同一のDCバイアスを与えた後にその差分に対応する電圧信号Vdataを出力する入力差動増幅回路11Aと、入力差動増幅回路11Aのほぼレプリカ回路として構成され、参照電圧Vref’をレベルシフトしたシフト参照電圧Vrefを出力するレプリカ参照電圧生成回路11Bと、電圧信号Vdataとシフト参照電圧Vrefとを比較して検出信号Vpを出力する電圧比較回路11Cと、を備える。
【選択図】図1
【解決手段】受信した差動信号RX+,RX−の電位振幅が所定値を超えているときその検出信号Vpをパルスとして出力するピーク検出回路11と、ピーク検出回路11から出力する検出信号Vpのパルス幅を差動信号RX+,RX−の少なくとも1周期分延長するパルス幅延長回路12とを備える。ピーク検出回路11は、差動信号RX+,RX−に同一のDCバイアスを与えた後にその差分に対応する電圧信号Vdataを出力する入力差動増幅回路11Aと、入力差動増幅回路11Aのほぼレプリカ回路として構成され、参照電圧Vref’をレベルシフトしたシフト参照電圧Vrefを出力するレプリカ参照電圧生成回路11Bと、電圧信号Vdataとシフト参照電圧Vrefとを比較して検出信号Vpを出力する電圧比較回路11Cと、を備える。
【選択図】図1
Description
本発明は、シリアルデータ通信において、転送される差動信号が予め定められた値(スケルチ閾値)を超えている有効なものなのか、超えていない無効なものなのかを検出するスケルチ検出回路に関するものである。
USB(Universal Serial Bus)2.0、シリアルATA(AT Attachment)、PCI(Peripheral Component Interconnect)−Express等のインターフェイスを採用するシリアルデータ転送装置では、データ転送状態(有効なデータが転送されている状態)なのか、非データ転送状態(無効なデータが転送されている状態)なのかを検知するためにスケルチ検出回路が用いられている。
図6は、一般的なスケルチ検出回路の動作の概念を示すタイミングチャートである。スケルチ検出回路(例えば、特許文献1の図1,図2参照)では、図6に示すように、受信した差動信号RX+,RX−が、所定の電位振幅(スケルチ閾値)を超えている場合にはデータ転送状態と判定され、超えていない場合には非データ転送状態と判定される。図6の例では、スケルチ検出信号として、データ転送状態の期間は“L”レベルが出力され、非データ転送状態の期間は“H”レベルが出力される。
従来のスケルチ検出回路20を図7に示す(例えば、特許文献2の図5参照)。このスケルチ検出回路20は、ヒステリシスコンパレータ21と、立上りエッジ検出回路22と、ダイオードD21、抵抗R21、容量C21からなる積分回路23と、シュミットトリガ回路24とによって構成されている。
ヒステリシスコンパレータ21は、出力信号V1として、差動信号RX+、RX−の電位振幅が、スケルチ閾値を超えていない場合には“L”レベルを出力し、超えている場合には“H”レベルを出力する。その結果、ヒステリシスコンパレータ21からは、図8のタイミングチャートに示すように、データ転送状態の期間にだけ所定パルス幅の“H”レベルのパルス信号となる出力信号V1が出力される。
立上りエッジ検出回路22は、インバータINV21と、アンド回路AND21とによって構成されている。この立上りエッジ検出回路22は、信号V1の立ち上がりエッジを検出したとき、図8のタイミングチャートに示すように、インバータINV21の遅延時間に相当するパルス幅の“H”レベルの出力信号V2を発生する。
立上りエッジ検出回路22の出力信号V2は、ダイオードD21に入力され、ダイオードD21の出力信号V3はシュミットトリガ回路24に入力される。そして、シュミットトリガ回路24からは、スケルチ検出信号Vsqが出力される。
図8のタイミングチャートに示すように、立上りエッジ検出回路22の出力信号V2として“H”レベルのパルス信号が出力される毎に、ダイオードD21を介して容量C21が充電され、信号V3の電位はその都度上昇する。一方、信号V2として、“H”レベルのパルス信号が出力されなくなると、容量C21に蓄積された電荷は、抵抗R21を介して放電され、信号V3の電位は徐々に下降する。
したがって、差動信号RX+、RX−として、スケルチ閾値を超える電位振幅のデータが連続して入力されると、信号V3の電位が徐々に上昇し、シュミットトリガ回路24の閾値電圧Vr1を超えると、スケルチ検出信号Vsqは“L”レベル(データ転送状態)を示す。一方、データの電位振幅がスケルチ閾値を下回ると、信号V3の電位が徐々に降下し、シュミットトリガ回路24の閾値電圧Vr2を下回ると、スケルチ検出信号Vsqは“H”レベル(非データ転送状態)を示す。
図9は図7に示したスケルチ検出回路20におけるヒステリシスコンパレータ21の内部回路の回路図である。このヒステリシスコンパレータ21は、差動信号RX+、RX−の入力部となる差動回路を構成するNMOSトランジスタMN41,MN42,MN43と、カレントミラーを構成するPMOSトランジスタMP41,MP42と、カレントミラーを構成するPMOSトランジスタMP43,MP44と、それぞれノードN21,N22の電位を反転増幅するPMOSトランジスタMP45,MP46と、カレントミラーを構成するNMOSトランジスタMN44,MN45とによって構成されている。トランジスタMP41〜MP44はヒステリシス機能部を構成する。
このヒステリシスコンパレータ21では、信号RX−の電位振幅が、トランジスタMN41の閾値電圧を超えると、トランジスタMN41の方がトランジスタMN42よりもオン状態が強くなる。その結果、ノードN21の電位が下降し、トランジスタMP41,MP42,MP45がオン状態となる。これにより、ノードN22およびN23の電位は上昇し、トランジスタMP43,MP44,MP46がオフ状態となり、トランジスタMN44,MN45はオン状態となる。そのため、出力信号V1は、トランジスタMN45を介して放電され、“L”レベルとなる。
一方、信号RX+の電位振幅が、トランジスタMN42の閾値電圧を超えると、トランジスタMN42の方がトランジスタMN41よりもオン状態が強くなる。その結果、ノードN22の電位が下降し、トランジスタMP43,MP44,MP46がオン状態となる。これにより、ノードN21の電位は上昇し、トランジスタMP41,MP42,MP45がオフ状態となる。ノードN23の電荷は、トランジスタMN44を介して放電され、トランジスタMN44,MN45はオフ状態となる。そのため、出力信号V1は、トランジスタMP46を介して充電され、“H”レベルとなる。
このように、ヒステリシスコンパレータ21では、信号RX−の電位振幅がトランジスタMN41の閾値電圧を超えると、その出力信号V1が“L”レベルとなり、信号RX+の電位振幅がトランジスタMN42の閾値電圧を超えると、出力信号V1が“H”レベルとなる。従って、ヒステリシスコンパレータ21では、例えば信号RX−が“L”レベルから“H”レベルに遷移し、出力信号V1が“L”レベルになる時の電位振幅と、信号RX−が“H”レベルから“L”レベルに遷移し、出力信号V1が“H”レベルになる時の電位振幅が異なるヒステリシス動作を行う。
特開2004−247848号公報
特開2003−198392号公報
ところが、図7で説明したスケルチ検出回路20では、スケルチ閾値を超えている差動信号の遷移をその検出に用いているが、信号遷移の無い場合であっても、スケルチ検出信号Vsqを保持しておく必要がある。スケルチ検出信号Vsqは、容量C21の充電によって保持されるが、データ遷移の無い期間中は、容量C21の充電が抵抗R21を介して放電されるため、データ遷移の無い期間中もデータを十分保持できるように、容量C21の容量値および抵抗R21の抵抗値を調整する必要がある。
例えば、一般的なシリアルデータ転送では、8b/10bコーデイング技術が用いられるので、最大5ビット連続したデータが続くことになり、5ビット分の期間はデータ遷移が発生しない場合があり得る。その場合、データ通信状態において最大通信レート5ビット分の期間中はスケルチ検出信号Vsqを保持できるように、容量C21と抵抗R21を最適化する必要があるが、これらC21、R21の値はプロセスの変動の影響を受けるため調整が難しいといった問題がある。
また、図9で説明したコンパレータ21では、温度、プロセス、電源電圧の変動により、入力部のトランジスタMN41,MN42の閾値電圧が変動するため、その閾値電圧の調整が非常に難しく、スケルチ検出回路20のスケルチ検出信号Vsqが安定しないという問題がある。
本発明の目的は、上記した問題点を解消し、温度、プロセス、電源電圧の変動に強く、安定したスケルチ検出信号を出力することができるスケルチ検出回路を提供することである。
請求項1にかかる発明は、受信した差動信号が所定の電位振幅を超えているときその検出信号をパルスとして出力するピーク検出回路と、該ピーク検出回路から出力する前記検出信号のパルス幅を前記差動信号の少なくとも1周期分延長するパルス幅延長回路とを備えたスケルチ検出回路において、前記ピーク検出回路は、前記差動信号の差分に対応する電圧信号を出力する入力差動増幅回路と、該入力差動増幅回路のレプリカ回路であって、第1および第2の参照電圧の中間電位を所定レベルシフトしたシフト参照電圧を出力するレプリカ参照電圧生成回路と、前記入力差動増幅回路から出力する前記電圧信号と前記レプリカ参照電圧生成回路から出力する前記シフト参照電圧とを比較して前記検出信号をパルスとして出力する電圧比較回路と、を備えることを特徴とする。
請求項2にかかる発明は、請求項1に記載のスケルチ検出回路において、前記入力差動増幅回路は、前記差動信号のそれぞれに同一のDCバイアスを与えるDCバイアス設定回路と、該DCバイアス設定回路から出力する差動信号を電圧/電流変換する差動回路と、該差動回路から出力する一方の電流信号を第1の出力電流に転換する第1のカレントミラーと、前記差動増幅回路から出力する他方の電流信号を第2の出力電流に転換する第2のカレントミラーと、前記第1の出力電流と前記第2の出力電流の差分を電圧変換し前記電圧信号を生成する電圧変換回路とからなり、前記レプリカ参照電圧生成回路は、前記第1および第2の参照電圧を生成する参照電圧生成回路と、該参照電圧生成回路で生成された前記第1および第2の参照電圧をそれぞれ電圧/電流変換するレプリカ差動回路と、該レプリカ差動回路から出力する一方の電流信号を第3の出力電流に転換する第1のレプリカカレントミラーと、前記レプリカ差動回路から出力する他方の電流信号を第4の出力電流に転換する第2のレプリカカレントミラーと、前記第3の出力電流と前記第4の出力電流の差分を電圧変換するレプリカ電圧変換回路と、該レプリカ電圧変換回路で電圧変換された電圧信号をシフトして前記シフト参照電圧を生成する電圧シフト回路とからなる、ことを特徴とする。
請求項3にかかる発明は、請求項2に記載のスケルチ検出回路において、前記差動回路および前記レプリカ差動回路に動作電流を与える電流源としてバンドギャップ型電流源を用い、該バンドギャップ型電流源の内部抵抗と同一の抵抗を前記電圧シフト回路に用いることを特徴とする。
請求項2にかかる発明は、請求項1に記載のスケルチ検出回路において、前記入力差動増幅回路は、前記差動信号のそれぞれに同一のDCバイアスを与えるDCバイアス設定回路と、該DCバイアス設定回路から出力する差動信号を電圧/電流変換する差動回路と、該差動回路から出力する一方の電流信号を第1の出力電流に転換する第1のカレントミラーと、前記差動増幅回路から出力する他方の電流信号を第2の出力電流に転換する第2のカレントミラーと、前記第1の出力電流と前記第2の出力電流の差分を電圧変換し前記電圧信号を生成する電圧変換回路とからなり、前記レプリカ参照電圧生成回路は、前記第1および第2の参照電圧を生成する参照電圧生成回路と、該参照電圧生成回路で生成された前記第1および第2の参照電圧をそれぞれ電圧/電流変換するレプリカ差動回路と、該レプリカ差動回路から出力する一方の電流信号を第3の出力電流に転換する第1のレプリカカレントミラーと、前記レプリカ差動回路から出力する他方の電流信号を第4の出力電流に転換する第2のレプリカカレントミラーと、前記第3の出力電流と前記第4の出力電流の差分を電圧変換するレプリカ電圧変換回路と、該レプリカ電圧変換回路で電圧変換された電圧信号をシフトして前記シフト参照電圧を生成する電圧シフト回路とからなる、ことを特徴とする。
請求項3にかかる発明は、請求項2に記載のスケルチ検出回路において、前記差動回路および前記レプリカ差動回路に動作電流を与える電流源としてバンドギャップ型電流源を用い、該バンドギャップ型電流源の内部抵抗と同一の抵抗を前記電圧シフト回路に用いることを特徴とする。
本発明によれば、ピーク検出回路を用いているため、所定の電位振幅以上の差動信号が入力された時点で即座にスケルチ状態を検出することが可能である。また、レプリカ参照電圧生成回路を用いることで、プロセス、温度、電源電圧などの条件変動の影響を受けにくく、非常に安定したレベルでの検出が可能となる。また、パルス幅延長回路は、遅延が最小となる条件で必要な遅延時間を確保するように調整すれば良いだけなので、その設計が容易となる。
図1は、本発明のスケルチ検出回路10の構成を示すブロック図である。このスケルチ検出回路10は、ピーク検出回路11とパルス幅延長回路12とから構成される。そして、ピーク検出回路11は、入力差動増幅回路11Aと、レプリカ参照電圧生成回路11Bと、電圧比較回路11Cから構成される。
入力差動増幅回路11Aは、差動信号RX+、RX−に同一のDCバイアスを与えるためのDCバイアス設定回路を構成する抵抗R1〜R4と、差動回路を構成するNMOSトランジスタMN1〜MN3と、その差動回路の負荷側に接続された第1のカレントミラーを構成するPMOSトランジスタMP1,MP2、同様に第2のカレントミラーを構成するPMOSトランジスタMP3,MP4およびNMOSトランジスタMN4,MN5と、トランジスタMN1,MN2と同一サイズで電圧変換回路を構成するNMOSトランジスタMN6とを備える。トランジスタMP1,MP2のカレントミラー比はk(kは任意の値)、トランジスタMP3,MP4のカレントミラー比もk、トランジスタMN4,MN5のカレントミラー比は1である。
レプリカ参照電圧生成回路11Bは、第1および第2の参照電圧を生成する参照電圧生成回路を構成する抵抗R11〜R14と、前記トランジスタMN1〜MN3と同じサイズでレプリカ差動回路を構成するNMOSトランジスタMN11〜MN13と、そのレプリカ差動回路の負荷側に接続された第1のレプリカカレントミラーを構成するPMOSトランジスタMP11,MP12と、同様に第2のレプリカカレントミラーを構成するPMOSトランジスタMP13,MP14およびNMOSトランジスタMN14,MN15と、NMOSトランジスタMN11,MN12と同一サイズでレプリカ電圧変換回路を構成するNMOSトランジスタMN16と、電圧シフト回路を構成する抵抗R5とを備える。トランジスタMP11,MP12のカレントミラー比は1、トランジスタMP13,MP14のカレントミラー比も1、トランジスタMN14,MN15のカレントミラー比も1である。
つまり、レプリカ参照電圧生成回路11Bは、抵抗R11〜R14、トランジスタMP11,MP12のカレントミラー比、トランジスタMP13,MP14のカレントミラー比、抵抗R5を除けば、その他は入力差動増幅部11Aと同じ構成(レプリカ)で対称性良く配置されている。
さて、受信した差動信号RX+,RX−はDCバイアス設定回路でDCバイアスが印加されてdp、dnの差動信号となり、それらの差動信号dp,dnがトランジスタMN1,MN2に入力することによって、そこで電流Ip,Inに変換される。
Ip=gm1×dp (1)
In=gm2×dn (2)
ただし、Ip+In=Issで、IssはトランジスタMN3の電流である。また、gm1はトランジスタMN1の相互コンダクタンス、gm2はトランジスタMN2の相互コンダクタンスであり、gm1=gm2である。そして、この電流Ip,Inは、ミラー比がkのカレントミラーによりkIp,kInになって、トランジスタMP2、トランジスタMN5を流れ、その差分「k(Ip−In)」がトランジスタMN6に流れ込む。
Ip=gm1×dp (1)
In=gm2×dn (2)
ただし、Ip+In=Issで、IssはトランジスタMN3の電流である。また、gm1はトランジスタMN1の相互コンダクタンス、gm2はトランジスタMN2の相互コンダクタンスであり、gm1=gm2である。そして、この電流Ip,Inは、ミラー比がkのカレントミラーによりkIp,kInになって、トランジスタMP2、トランジスタMN5を流れ、その差分「k(Ip−In)」がトランジスタMN6に流れ込む。
このトランジスタMN6は、ダイオード接続されており、そのドレイン側からみた抵抗成分は1/gm6(ただし、gm6=gm1=gm2)であるから、このトランジスタMN6で変換される電圧Vdataは、
Vdata=k×gm1×(dp−dn)/gm6 (3)
となる。なお、トランジスタMP2,MN5,MN6のオン抵抗は値が大きいので影響が小さく、式(3)では省略した。
Vdata=k×gm1×(dp−dn)/gm6 (3)
となる。なお、トランジスタMP2,MN5,MN6のオン抵抗は値が大きいので影響が小さく、式(3)では省略した。
この式(3)は、gm1=gm6であることから、
Vdata=k×(dp−dn) (4)
と単純化される。ここで、「dp−dn」はDCバイアスが消去されるので、入力差動増幅部11Aに入力する差動信号RX+,RX−の入力振幅そのものであり、キャリア移動度、サイズ、入力MOSキャパシタ等の項を含まず、理論的にはプロセス、温度、電源電圧に依存しない。
Vdata=k×(dp−dn) (4)
と単純化される。ここで、「dp−dn」はDCバイアスが消去されるので、入力差動増幅部11Aに入力する差動信号RX+,RX−の入力振幅そのものであり、キャリア移動度、サイズ、入力MOSキャパシタ等の項を含まず、理論的にはプロセス、温度、電源電圧に依存しない。
一方、レプリカ参照電圧生成部11Bでは、抵抗R11〜R14によって、第1の参照電位Vrefpと第2の参照電位Vrefnが設定され、それぞれトランジスタMN11、MN12において電流Ip’,In’に変換される。
Ip’=gm11×Vrefp (5)
In’=gm12×Vrefn (6)
ただし、Ip’+In’=Issで、IssはトランジスタMN13の電流である。また、gm11はトランジスタMN11の相互コンダクタンス、gm12はトランジスタMN12の相互コンダクタンスであり、gm11=gm12=gm1=gm2である。そして、この電流Ip’,In’は、ミラー比が1のカレントミラーによって合成され、その差分「Ip’−In’」がトランジスタMN16に流れ込む。
Ip’=gm11×Vrefp (5)
In’=gm12×Vrefn (6)
ただし、Ip’+In’=Issで、IssはトランジスタMN13の電流である。また、gm11はトランジスタMN11の相互コンダクタンス、gm12はトランジスタMN12の相互コンダクタンスであり、gm11=gm12=gm1=gm2である。そして、この電流Ip’,In’は、ミラー比が1のカレントミラーによって合成され、その差分「Ip’−In’」がトランジスタMN16に流れ込む。
このトランジスタMN16は、ダイオード接続され、そのドレイン側からみた抵抗成分は1/gm16(ただし、gm16=gm11=gm12)であるから、このトランジスタMN16で変換される電圧Vref’は、
Vref’=gm11×(Vrefp−Vrefn)/gm16 (7)
となり、前述のように、gm11=gm16であるから、
Vref’=Vrefp−Vrefn (8)
と単純化される。
Vref’=gm11×(Vrefp−Vrefn)/gm16 (7)
となり、前述のように、gm11=gm16であるから、
Vref’=Vrefp−Vrefn (8)
と単純化される。
このようにして、第1および第2の参照電圧Vrefp、Vrefnを適宜設定しておくことによって、Vref’として、トランジスタMN16のドレイン側に、VdataのDC成分(抵抗R1〜R4で設定されるDCバイアス)に相当する電圧が生成されるようにする。
このトランジスタMN16のドレインには抵抗R5が接続されており、ここには、Ip’が流れる。よって、抵抗R5には、R5×Ip’の電圧が発生するので、トランジスタMP12のドレインには、
Vref=Vref’+R5×Ip’ (9)
のシフト参照電圧Vrefが生成される。電流Ip’はトランジスタMN13に流れる電流Issに基づく電流であり、トランジスタMN3,MN13を含む電流源の回路にバンドギャップ型電流源を用いるときは、抵抗R5にこのバンドギャップ型電流源の内部抵抗と同一のものを使用することにより、抵抗バラツキに無関係に、シフト参照電圧Vrefは一定となる。
Vref=Vref’+R5×Ip’ (9)
のシフト参照電圧Vrefが生成される。電流Ip’はトランジスタMN13に流れる電流Issに基づく電流であり、トランジスタMN3,MN13を含む電流源の回路にバンドギャップ型電流源を用いるときは、抵抗R5にこのバンドギャップ型電流源の内部抵抗と同一のものを使用することにより、抵抗バラツキに無関係に、シフト参照電圧Vrefは一定となる。
以上のようにして得られたデータ信号Vdataとシフト参照電圧Vrefは、電圧比較回路11Cにおいて増幅され比較される。この電圧比較回路11Cは、図2に示すように、差動回路を構成するNMOSトランジスタMN21,MN22,MN23と、能動負荷としてのカレントミラーを構成するPMOSトランジスタMP21,MP22とから構成されている。
この電圧比較回路11Cでの比較動作の波形図を図3に示す。データ信号VdataのDC成分に等しい参照電圧Vref’からシフトしたシフト参照電圧Vrefによって、データ信号Vdataのピーク部分が検出されることになる。そして、この電圧比較回路11Cで得られたピーク検出信号Vpのパルス幅が、次段のパルス幅延長回路12において十分に伸張され、スケルチ検出信号Vsqとして出力する。
パルス幅延長回路12は、ピーク検出回路11から入力されるピーク検出信号Vpのパルス幅を、そのピーク検出信号Vpのパルス幅の時間を含めて、差動信号RX+,RX−の1周期分以上の時間だけ延長する回路である。本実施形態では、ピーク検出信号Vpの“H”レベルのパルス幅を延長する。パルス幅延長回路12から出力される信号が、スケルチ検出信号Vsqとなる。
図4はパルス幅延長回路12の構成を示すブロック図である。このパルス幅延長回路12は、インバータINV1、INV2と、リセット付き遅延回路121と、SRフリップフロップを構成するナンド回路NAND1,NAND2からなる。
図5は図4に示したリセット付き遅延回路121の構成を示すブロック図である。このリセット付き遅延回路121は、インバータINV3〜INV7と、PMOSトランジスタMP31,MP32、NMOSトランジスタMN31,MN32からなる。
パルス幅延長回路12では、ピーク検出回路11から出力するピーク検出信号Vpが“L”レベルの場合、インバータINV1およびリセット付き遅延回路121のインバータINV3の出力信号は“H”レベルである。従って、リセット付き遅延回路121のトランジスタMN31,MN32、トランジスタMP31,MP32はオフ状態であり、その出力信号Vaは“H”レベルである。また、SRフリップフロップのナンド回路NAND2の出力信号は“L”レベルであり、パルス幅延長回路12から出力するスケルチ検出信号Vsqは“H”レベルである。
続いて、ピーク検出回路11から出力するピーク検出信号Vpが“L”レベルから“H”レベルに立ち上がると、インバータINV1およびリセット付き遅延回路121のインバータINV3の出力信号は“L”レベルとなる。従って、リセット付き遅延回路121のトランジスタMN31,MN32,MP31,MP32はオン状態となり、その出力信号Vaは直ちに“L”レベルになる。従って、ナンド回路NAND2の出力信号は“H”レベルとなり、パルス幅延長回路12から出力するスケルチ検出信号Vsqは“L”レベルとなる。
続いて、ピーク検出回路11から出力するピーク検出信号Vpが“H”レベルから“L”レベルに立ち下がると、インバータINV1およびリセット付き遅延回路121のインバータINV3の出力信号は“H”レベルとなる。従って、リセット付き遅延回路121のトランジスタMN31,MN32,MP31,MP32はオフ状態となり、その出力信号VaはインバータINV4〜INV7による遅延時間の経過後に“H”レベルとなる。このとき、ナンド回路NAND1の出力信号は“H”レベルであるから、ナンド回路NAND2の出力信号は“L”レベル、パルス幅延長回路12から出力するスケルチ検出信号Vsqは“H”レベルとなる。
すなわち、パルス幅延長回路12では、ピーク検出回路11のピーク検出信号Vpとして、所定パルス幅の“H”レベルのパルス信号が入力されると、このときスケルチ検出信号Vsqは“L”レベルになり、リセット付き遅延回路121のインバータINV4〜INV7による遅延時間に相当する時間の経過後に、スケルチ検出信号Vsqは“H”レベルとなる。インバータINV4〜INV7による遅延時間は、ピーク検出回路11の出力信号Vpの“H”レベルのパルス幅の時間を含めて、差動信号RX+,RX−のデータ転送レートの少なくとも1周期分以上、前述の一般的なシリアル転送にあっては5周期分(5ビット分)の時間に設定される。
このようにして、パルス幅延長回路12によって、ピーク検出回路11の出力信号Vpの“H”レベルのパルス幅が延長されて“L”レベルのスケルチ検出信号Vsqとなり、そのスケルチ検出信号Vsqは、差動信号RX+、RX−のデータ転送レートの1周期内で“L”レベルから“H”レベルに変化することはなく、データ転送状態が継続する期間中、“L”レベルに維持される。
以上のように、従来のスケルチ検出回路では容量を所定電圧まで充電するために複数データの入力が必要であったが、本実施例のスケルチ検出回路では、ピーク検出回路11を用いているため所定の電位振幅(スケルチ閾値)を越えた差動信号が入力した時点で即座にスケルチ状態を検出することが可能となる。またレプリカ参照電圧生成回路11Bを用いることで、プロセス、電源電圧、温度といった条件の影響を受けにくく非常に安定したレベルでのピーク検出が可能となる。なお、シリコンチップになった際、万一予期しない方向へシフト参照電圧Vrefが変化してしまうようなケースがある場合にも、抵抗R5の周囲にダミーを埋め込んで置いてトリミングすることで容易に対応可能である。また、パルス幅延長回路12は、遅延が最小となる条件で必要な遅延時間を確保するように調整すればよいので設計が容易となる。
10:スケルチ検出回路、11:ピーク検出回路、11A:入力差動増幅回路、11B:レプリカ参照電圧生成回路、11C:電圧比較回路、12:パルス幅延長回路、121:リセット付き遅延回路
20:スケルチ検出回路、21:ヒステリシスコンパレータ、22:立上りエッジ検出回路、23:積分回路、24:シュミットトリガ回路
20:スケルチ検出回路、21:ヒステリシスコンパレータ、22:立上りエッジ検出回路、23:積分回路、24:シュミットトリガ回路
Claims (3)
- 受信した差動信号が所定の電位振幅を超えているときその検出信号をパルスとして出力するピーク検出回路と、該ピーク検出回路から出力する前記検出信号のパルス幅を前記差動信号の少なくとも1周期分延長するパルス幅延長回路とを備えたスケルチ検出回路において、
前記ピーク検出回路は、前記差動信号の差分に対応する電圧信号を出力する入力差動増幅回路と、該入力差動増幅回路のレプリカ回路であって、第1および第2の参照電圧の中間電位を所定レベルシフトしたシフト参照電圧を出力するレプリカ参照電圧生成回路と、前記入力差動増幅回路から出力する前記電圧信号と前記レプリカ参照電圧生成回路から出力する前記シフト参照電圧とを比較して前記検出信号をパルスとして出力する電圧比較回路と、を備えることを特徴とするスケルチ検出回路。 - 請求項1に記載のスケルチ検出回路において、
前記入力差動増幅回路は、前記差動信号のそれぞれに同一のDCバイアスを与えるDCバイアス設定回路と、該DCバイアス設定回路から出力する差動信号を電圧/電流変換する差動回路と、該差動回路から出力する一方の電流信号を第1の出力電流に転換する第1のカレントミラーと、前記差動増幅回路から出力する他方の電流信号を第2の出力電流に転換する第2のカレントミラーと、前記第1の出力電流と前記第2の出力電流の差分を電圧変換し前記電圧信号を生成する電圧変換回路とからなり、
前記レプリカ参照電圧生成回路は、前記第1および第2の参照電圧を生成する参照電圧生成回路と、該参照電圧生成回路で生成された前記第1および第2の参照電圧をそれぞれ電圧/電流変換するレプリカ差動回路と、該レプリカ差動回路から出力する一方の電流信号を第3の出力電流に転換する第1のレプリカカレントミラーと、前記レプリカ差動回路から出力する他方の電流信号を第4の出力電流に転換する第2のレプリカカレントミラーと、前記第3の出力電流と前記第4の出力電流の差分を電圧変換するレプリカ電圧変換回路と、該レプリカ電圧変換回路で電圧変換された電圧信号をシフトして前記シフト参照電圧を生成する電圧シフト回路とからなる、
ことを特徴とするスケルチ検出回路。 - 請求項2に記載のスケルチ検出回路において、
前記差動回路および前記レプリカ差動回路に動作電流を与える電流源としてバンドギャップ型電流源を用い、該バンドギャップ電流源の内部抵抗と同一の抵抗を前記電圧シフト回路に用いることを特徴とするスケルチ検出回路。
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2008
- 2008-07-28 JP JP2008193149A patent/JP2010034733A/ja not_active Withdrawn
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