JP2010258928A - 半導体集積回路 - Google Patents

Abstract

【課題】従来の半導体集積回路は、クロスオーバー電圧の変動幅が増大するという問題があった。
【解決手段】本発明にかかる半導体集積回路は、差動入力の一方に基づいて第１及び第２の信号を生成するプリドライバ４ｃと、差動入力の他方に基づいて第３及び第４の信号を生成するプリドライバ回路４ｄと、ＶＤＤとＶＳＳとの間に設けられ、第１の信号に基づいて制御されるＭＮ４と、第２の信号に基づいて制御されるＭＰ４と、からなる出力回路５ａと、ＶＤＤとＶＳＳとの間に設けられ、第３の信号に基づいて制御されるＭＮ８と、第４の信号に基づいて制御されるＭＰ８と、からなる出力回路５ｂと、ＶＤＤに応じた第１の制御信号を生成する制御信号生成回路６と、を備える。さらに、プリドライバ４ｃは、第１の制御信号に基づいて第１の信号を制御し、第２のプリドライバ４ｄは、第１の制御信号に基づいて第３の信号を制御する。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特にスルーレート制御回路を備えたドライバ回路に関する。

ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）インターフェースは、広範囲の周辺機器に用いられている。例えば、標準的な周辺機器としてはマウス、キーボード、ドライブ、プリンタ、オーディオビデオ機器などがある。

このＵＳＢインターフェースが信頼性の高い情報を転送するためには、トランシーバの送受信の波形品質を高めることが重要である。ここで、フルスピードおよびロースピードの通信では、例えば、電源電圧が３．０Ｖ〜３．６Ｖに変動した場合でも、差動出力信号が交差する電圧（以下、クロスオーバー電圧と称す）が１．３Ｖ〜２．０Ｖの仕様規格を満たす必要がある。

図５は、特許文献１に開示された差動ドライバとそれを駆動する定電流源の回路構成図である。差動ドライバ４は、ドライバ４ａ、４ｂから構成されている。また、ドライバ４ａ、ドライバ４ｂは、互いに位相反転した信号を出力する。つまり、差動ドライバ４の入力端子ＤＩＮ、ＤＩＮＢに入力された差動入力信号は、それぞれドライバ４ａ、４ｂを介して、出力端子Ｄ＋、Ｄ−から差動出力信号として出力される。

ここで、差動ドライバ４におけるドライバ４ａの回路構成について説明する。ドライバ４ａは、ＰチャネルＭＯＳトランジスタであるトランジスタＭＰ１〜ＭＰ４と、ＮチャネルＭＯＳトランジスタであるトランジスタＭＮ１〜ＭＮ４と、ミラー容量であるコンデンサＣ１、Ｃ２と、により構成されている。

トランジスタＭＰ１の一方の接続部には、電源電圧ＶＤＤが供給されている。トランジスタＭＰ１の他方の接続部とトランジスタＭＮ１の一方の接続部との間には、ダイオード接続されたトランジスタＭＰ２が設けられている。

トランジスタＭＮ１の一方の接続部には、トランジスタＭＰ４のゲートと、コンデンサＣ１の一方の接続部と、がそれぞれ接続されている。また、トランジスタＭＮ１の他方の接続部には、定電流回路ＴＤ１を介して基準電位ＶＳＳが接続されている。さらに、トランジスタＭＰ３の一方の接続部には、定電流回路ＴＤ１を介して電源電圧ＶＤＤが接続されている。また、トランジスタＭＰ３の他方の接続部とトランジスタＭＮ３の一方の接続部との間には、ダイオード接続されたトランジスタＭＮ２が設けられている。

トランジスタＭＰ３の他方の接続部には、コンデンサＣ２の一方の接続部、ならびにトランジスタＭＮ４のゲートがそれぞれ接続されている。トランジスタＭＮ３の他方の接続部には、基準電位ＶＳＳが接続されている。そして、トランジスタＭＰ１、トランジスタＭＮ１、トランジスタＭＰ３、トランジスタＭＮ３のゲートには、シングルエンド信号が入力されるように接続されている。

トランジスタＭＰ４の一方の接続部には、電源電圧ＶＤＤが接続されている。このトランジスタＭＰ４の他方の接続部には、トランジスタＭＮ４の一方の接続部、コンデンサＣ１の他方の接続部、およびコンデンサＣ２の他方の接続部がそれぞれ接続されている。トランジスタＭＮ４の他方の接続部には、基準電位ＶＳＳが接続されている。ここで、トランジスタＭＰ４とトランジスタＭＮ４とによって出力回路が構成されている。つまり、この出力回路からの出力信号が、ドライバ４ａの出力信号となる。

定電流源ＴＤは、所定の定電流を生成する定電流回路ＴＤ１と、定電流用トランジスタＴｒＤ１〜ＴｒＤ４と、から構成される。定電流回路ＴＤ１から生成された定電流は、定電流用トランジスタＴｒＤ１〜ＴｒＤ４のゲートに印加される。それにより、これら定電流用トランジスタＴｒＤ１〜ＴｒＤ４を駆動する。

ドライバ４ａは、前述したようにトランジスタＭＰ１〜ＭＰ４と、トランジスタＭＮ１〜ＭＮ４と、コンデンサＣ１、Ｃ２と、からなる。一方、ドライバ４ｂは、ＰチャネルＭＯＳトランジスタであるトランジスタＭＰ５〜ＭＰ８と、ＮチャネルＭＯＳトランジスタであるトランジスタＭＮ５〜ＭＮ８と、ミラー容量であるコンデンサＣ３、Ｃ４と、により構成されている。ドライバ４ｂの接続構成はドライバ４ａと同じであるため、説明を省略する。

なお、ドライバ４ａには、定電流用トランジスタＴｒＤ１、定電流用トランジスタＴｒＤ２を含んだ回路構成となっている。一方、ドライバ４ｂも、ドライバ４ａと同じ回路構成である。つまり、ドライバ４ｂは、定電流用トランジスタＴｒＤ３、ＴｒＤ４を含んだ回路構成となっている。

定電流回路ＴＤ１は、ＰチャネルＭＯＳトランジスタであるトランジスタＭＰ９、ＭＰ１０、ＭＰ１４と、ＮチャネルＭＯＳトランジスタであるトランジスタＭＮ９と、により構成されている。トランジスタＭＰ９とトランジスタＭＰ１０とは電流ミラー回路を構成している。トランジスタＭＰ９のソース及びトランジスタＭＰ１０のソースは、電源電圧ＶＤＤに接続されている。トランジスタＭＰ９のドレインは、トランジスタＭＰ９のゲートと、トランジスタＭＰ１０のゲートと、トランジスタＭＰ１４のソースと、定電流用トランジスタＴｒＤ２のゲートと、定電流用トランジスタＴｒＤ４のゲートと、に接続されている。トランジスタＭＰ１４のドレインは、トランジスタＭＰ１４のゲート及びトランジスタＭＮ９のソースとともに基準電位ＶＳＳに接続されている。トランジスタＭＰ１０のドレインは、トランジスタＭＮ９のドレイン及びゲートと、定電流用トランジスタＴｒＤ１のゲートと、定電流用トランジスタＴｒＤ３のゲートと、に接続されている。

トランジスタＭＰ１０の出力電流は、トランジスタＭＮ９に供給される。トランジスタＭＰ９は、定電流用トランジスタＴｒＤ２および定電流用トランジスタＴｒＤ４と電流ミラー回路を構成している。トランジスタＭＮ９は、定電流用トランジスタＴｒＤ１および定電流用トランジスタＴｒＤ３と電流ミラー回路を構成している。このようにして、定電流回路ＴＤ１で生成された電流がドライバ４ａおよびドライバ４ｂへ供給される。

しかし、図５に示す回路の場合、差動出力信号（出力端子Ｄ＋、Ｄ−からの出力信号）のクロスオーバー電圧は、電源電圧ＶＤＤに依存して変動する。つまり、電源電圧ＶＤＤが何らかの要因で変動した場合、クロスオーバー電圧の変動幅が、ＵＳＢ規格等の設計仕様を満たさなくなる可能性がある。なお、特許文献１には、電源電圧ＶＤＤの変動によるクロスオーバー電圧の変動については特に言及していない。

上記のような問題が発生する理由を以下に説明する。まず、図５のドライバ４ａの入力信号ＤＩＮがＨレベルからＬレベルに変化した場合について説明する。なお、定電流用トランジスタＴｒＤ２に流れる駆動電流をｉ１５、コンデンサＣ２の帰還容量をＣ２とする。このとき、コンデンサＣ２に対して駆動電流ｉ１５で電荷を充電することにより、出力信号Ｄ＋の電圧Ｖｄｐを制御する。つまり、以下の式（１）のように表すことができる。
Ｖｄｐ＝−（１／Ｃ２）∫ｉ１５ｄｔ・・・（１）
それにより、出力信号Ｄ＋はＨレベルからＬレベルに変化する。

一方、入力ＤＩＮがＬレベルからＨレベルに変化した場合について説明する。なお、定電流用トランジスタＴｒＤ１に流れる駆動電流をｉ１４、コンデンサＣ１の帰還容量をＣ１とする。このとき、コンデンサＣ１に蓄積された電荷を駆動電流ｉ１４で放電することにより、出力信号Ｄ＋の電圧Ｖｄｐを制御する。それにより、出力信号Ｄ＋はＬレベルからＨレベルに変化する。なお、ドライバ４ｂは、ドライバ４ａと同じ構成であるので、ドライバ４ａの出力信号Ｄ＋とドライバ４ｂの出力信号Ｄ−は、逆相の関係になる。

ここで、トランジスタＭＰ１４のＯＮ抵抗をＲＰ１４、トランジスタＭＰ９のゲート−ソース間電圧をＶｇｓ９とする。このとき、トランジスタＭＰ１４のソース−ドレイン間を流れる電流ｉ１８は、以下の式（２）のように表すことができる。
ｉ１８＝（ＶＤＤ−Ｖｇｓ９）／ＲＰ１４・・・（２）
この電流ｉ１８は、トランジスタＭＰ９とトランジスタＭＰ１０と定電流用トランジスタＴｒＤ２と定電流用トランジスタＴｒＤ４とによって構成される電流ミラー回路の基準電流である。つまり、定電流用トランジスタＴｒＤ２には、電流ｉ１８に応じた電流ｉ１５が、プリドライバ４ｃの駆動電流として流れる。また、定電流用トランジスタＴｒＤ４には、電流ｉ１８に応じた電流ｉ１７が、プリドライバ４ｄの駆動電流として流れる。

また、トランジスタＭＰ１０の出力電流は、トランジスタＭＮ９と定電流用トランジスタＴｒＤ１と定電流用トランジスタＴｒＤ３とによって構成される電流ミラー回路の基準電流である。つまり、定電流用トランジスタＴｒＤ１には、トランジスタＭＰ１０の出力電流に応じた電流ｉ１４が、プリドライバ４ｃの駆動電流として流れる。また、定電流用トランジスタＴｒＤ３には、トランジスタＭＰ１０の出力電流に応じた電流ｉ１６が、プリドライバ４ｄの駆動電流ｉ１６として流れる。

ここで、電源電圧ＶＤＤが高い場合、駆動電流ｉ１４〜ｉ１７が増加する。つまり、プリドライバ４ｃおよびプリドライバ４ｄの駆動電流が増加する。それにより、出力信号Ｄ＋、Ｄ−のスルーレート（信号波形の傾き）が大きくなる。一方、電源電圧ＶＤＤが低い場合、駆動電流ｉ１４〜ｉ１７は減少する。それにより、出力信号Ｄ＋、Ｄ−のスルーレートが小さくなる。

例えば、ドライバ４ａ、４ｂのコンデンサ、トランジスタ、及び駆動電流がそれぞれ同じとした場合、出力信号Ｄ＋のＲｉｓｅ（信号立ち上がり）及びＦａｌｌ（信号立ち下がり）の傾きが同じになる。同様に、出力信号Ｄ−のＲｉｓｅ及びＦａｌｌの傾きが同じになる。これは、電源電圧ＶＤＤが変動した場合でも、それぞれの駆動電流が同じ電流経路から供給されるためである。このような回路構成の場合、電源電圧ＶＤＤが高い場合にはクロスオーバー電圧は高く、電源電圧ＶＤＤが低い場合にはクロスオーバー電圧は低くなる。つまり、電源電圧ＶＤＤが何らかの要因で変動した場合、クロスオーバー電圧の変動幅が、ＵＳＢ規格等の設計仕様を満たさないという問題があった。

特開２００３−３０９４６０号公報

上述のように、従来の半導体集積回路は、クロスオーバー電圧の変動幅が増大するという問題があった。

本発明にかかる半導体集積回路は、差動入力信号の一方に基づいて第１及び第２のプリドライブ信号を生成する第１のプリドライバ回路と、前記差動入力信号の他方に基づいて第３及び第４のプリドライブ信号を生成する第２のプリドライバ回路と、第１の電源と第２の電源との間に設けられ、前記第１のプリドライブ信号に基づいてオンオフが制御される第１のトランジスタと、前記第２のプリドライブ信号に基づいてオンオフが制御される第２のトランジスタと、からなる第１のインバータを有する第１の出力回路と、第１の電源と第２の電源との間に設けられ、前記第３のプリドライブ信号に基づいてオンオフが制御される第３のトランジスタと、前記第４のプリドライブ信号に基づいてオンオフが制御される第４のトランジスタと、からなる第２のインバータを有する第２の出力回路と、第１の電源に応じた第１の制御信号を生成し、前記第１及び前記第２のプリドライバ回路に対して出力する制御信号生成回路と、を備えた半導体集積回路であって、前記第１のプリドライバ回路は、前記第１の制御信号に基づいて前記第１のプリドライブ信号の電圧レベルを制御し、前記第１の制御信号に基づく電圧レベルの制御を行うことなく前記第２のプリドライブ信号を生成し、前記第２のプリドライバ回路は、前記第１の制御信号に基づいて前記第３のプリドライブ信号の電圧レベルを制御し、前記第１の制御信号に基づく電圧レベルの制御を行うことなく前記第４のプリドライブ信号を生成する。

上述のような回路構成により、クロスオーバー電圧の変動幅を抑制することが可能である。

本発明により、クロスオーバー電圧の変動幅を抑制することが可能な半導体集積回路を提供することができる。

本発明の実施の形態にかかる半導体集積回路を示す回路図である。 本発明の実施の形態にかかる定電流源を示す回路図である。 本発明の実施の形態にかかる半導体集積回路の電源電圧変動時における出力波形の図である。 図３のクロスオーバー電圧付近の拡大図である。 従来技術の差動ドライバとそれを駆動する定電流源を示す回路図である。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。

本発明の実施の形態にかかる半導体集積回路について図面を参照して説明する。図１は、本発明の実施の形態における半導体集積回路を示す図である。なお、図１に示す回路は、積分器の回路構成を有する出力回路（第１の出力回路）５ａ、（第２の出力回路）５ｂと、それを駆動するプリドライバ（第１のプリドライバ回路）４ｃ、（第２のプリドライバ回路）４ｄと、駆動電流を制御する制御信号生成回路６と、によって構成される差動ドライバ回路である。

ここで、図１に示す回路は、出力信号Ｄ＋、Ｄ−のＲｉｓｅ（立ち上がり）の駆動電流を定電流とし、出力信号Ｄ＋、Ｄ−のＦａｌｌ（立ち下がり）の駆動電流を電源電圧変動に応じた可変電流とすることを特徴とする。つまり、制御信号生成回路６は、電源電圧（第１の電源）ＶＤＤが高い場合には、電源電圧変動に応じた電流を定電流に加算する。一方、電源電圧ＶＤＤが低い場合には、電源電圧変動に応じた電流を定電流から減算する。それにより、出力信号Ｄ＋、Ｄ−のＦａｌｌの駆動電流を制御する。このように駆動電流を制御することにより、電源電圧ＶＤＤが高い場合には、Ｆａｌｌのスルーレート（信号変化の傾き）を大きくし、電源電圧ＶＤＤが低い場合には、Ｆａｌｌのスルーレートを小さくする。それにより、電源電圧が変動した場合でも、差動出力信号のクロスオーバー電圧の変動幅を抑制することができる。

まず、図１に示す回路の回路構成について説明する。図１に示す回路は、電源変動補正回路１と、定電流源３と、差動ドライバ４と、を備える。なお、電源変動補正回路１と定電流源３とにより制御信号生成回路６を構成する。電源変動補正回路１は、トランジスタＭＰ１１〜ＭＰ１３と、トランジスタＭＮ１１〜ＭＮ１５と、抵抗ＲＢＩＡＳ１と、を有する。なお、抵抗ＲＢＩＡＳ１と、トランジスタＭＮ１１と、トランジスタＭＮ１２と、により可変電流源２を構成する。

差動ドライバ４は、ドライバ４ａ、４ｂを備える。ドライバ４ａは、トランジスタＭＰ１〜ＭＰ４（トランジスタＭＰ４は、特許請求の範囲における第２のトランジスタ）と、トランジスタＭＮ１〜ＭＮ４（トランジスタＭＮ４は、特許請求の範囲における第１のトランジスタ）と、トランジスタ（第７のトランジスタ）ＴｒＤ１と、トランジスタ（第５のトランジスタ）ＴｒＤ２と、コンデンサ（第２の容量素子）Ｃ１と、コンデンサ（第１の容量素子）Ｃ２と、を有する。なお、トランジスタＭＰ１〜ＭＰ３と、トランジスタＭＮ１〜ＭＮ３と、トランジスタＴｒＤ１と、トランジスタＴｒＤ２と、によりプリドライバ４ｃを構成する。また、トランジスタＭＰ４と、トランジスタＭＮ４と、コンデンサＣ１、Ｃ２と、により出力回路５ａを構成する。

ドライバ４ｂは、トランジスタＭＰ５〜ＭＰ８（トランジスタＭＰ８は、特許請求の範囲における第４のトランジスタ）と、トランジスタＭＮ５〜ＭＮ８（トランジスタＭＮ８は、特許請求の範囲における第３のトランジスタ）と、トランジスタ（第８のトランジスタ）ＴｒＤ３と、トランジスタ（第６のトランジスタ）ＴｒＤ４と、コンデンサ（第４の容量素子）Ｃ３と、コンデンサ（第３の容量素子）Ｃ４と、を有する。なお、トランジスタＭＰ５〜ＭＰ７と、トランジスタＭＮ５〜ＭＮ７と、トランジスタＴｒＤ３と、トランジスタＴｒＤ４と、によりプリドライバ４ｄを構成する。また、トランジスタＭＰ８と、トランジスタＭＮ８と、コンデンサＣ３、Ｃ４と、により出力回路５ｂを構成する。

なお、本発明の実施の形態では、トランジスタＭＰ１〜ＭＰ８と、トランジスタＭＰ１１〜ＭＰ１３と、トランジスタＴｒＤ２と、トランジスタＴｒＤ４と、がＰチャネルＭＯＳトランジスタである場合を例に説明する。また、トランジスタＭＮ１〜ＭＮ８と、トランジスタＭＮ１１〜ＭＮ１５と、トランジスタＴｒＤ１と、トランジスタＴｒＤ３と、がＮチャネルＭＯＳトランジスタである場合を例に説明する。

定電流源３の出力端子ＩＯＵＴは、電源変動補正回路１の入力端子ＩＩＮに接続される。電源電圧ＶＤＤは、抵抗ＲＢＩＡＳ１の一方の端子と、トランジスタＭＰ１１のソースと、トランジスタＭＰ１２のソースと、トランジスタＭＰ１３のソースと、に接続される。抵抗ＲＢＩＡＳ１の他方の端子は、トランジスタＭＮ１１のドレイン及びゲートと、トランジスタＭＮ１２のゲートと、に接続される。トランジスタＭＰ１１のドレインは、トランジスタＭＮ１２のドレインと、トランジスタＭＮ１５のドレインと、トランジスタＭＰ１３のドレイン及びゲートと、定電流用トランジスタＴｒＤ２、ＴｒＤ４のゲートと、に接続される。トランジスタＭＰ１２のドレインは、トランジスタＭＰ１２のゲートと、トランジスタＭＰ１１のゲートと、トランジスタＭＮ１４のドレインと、に接続される。

電源変動補正回路１の入力端子ＩＩＮは、トランジスタＭＮ１３のドレイン及びゲートと、トランジスタＭＮ１４のゲートと、トランジスタＭＮ１５のゲートと、定電流用トランジスタＴｒＤ１、ＴｒＤ３のゲートと、に接続される。基準電位（第２の電源）ＶＳＳは、トランジスタＭＮ１１のソースと、トランジスタＭＮ１２のソースと、トランジスタＭＮ１３のソースと、トランジスタＭＮ１４のソースと、トランジスタＭＮ１５のソースと、に接続される。

差動ドライバ４の入力端子ＤＩＮは、トランジスタＭＰ１のゲートと、トランジスタＭＮ１のゲートと、トランジスタＭＰ３のゲートと、トランジスタＭＮ３のゲートと、に接続される。差動ドライバ４の入力端子ＤＩＮＢは、トランジスタＭＰ５のゲートと、トランジスタＭＮ５のゲートと、トランジスタＭＰ７のゲートと、トランジスタＭＮ７のゲートと、に接続される。電源電圧ＶＤＤは、トランジスタＭＰ１のソースと、トランジスタＴｒＤ２のソースと、トランジスタＭＰ４のソースと、トランジスタＭＰ５のソースと、トランジスタＴｒＤ４のソースと、トランジスタＭＰ８のソースと、に接続される。基準電位ＶＳＳは、トランジスタＴｒＤ１のソースと、トランジスタＭＮ３のソースと、トランジスタＭＮ４のソースと、トランジスタＴｒＤ３のソースと、トランジスタＭＮ７のソースと、トランジスタＭＮ８のソースと、に接続される。

トランジスタＭＰ１のドレインは、ダイオード接続されたトランジスタＭＰ２を介してトランジスタＭＮ１のドレインと、トランジスタＭＰ４のゲートと、コンデンサＣ１の一方の端子と、に接続される。トランジスタＭＮ１のソースは、トランジスタＴｒＤ１のドレインに接続される。トランジスタＭＮ３のドレインは、ダイオード接続されたトランジスタＭＮ２を介してトランジスタＭＰ３のドレインと、トランジスタＭＮ４のゲートと、コンデンサＣ２の一方の端子と、に接続される。トランジスタＭＰ３のソースは、トランジスタＴｒＤ２のドレインに接続される。

トランジスタＭＰ４のドレインは、コンデンサＣ１の他方の端子と、コンデンサＣ２の他方の端子と、トランジスタＭＮ４のドレインと、差動ドライバ４の出力端子Ｄ＋と、に接続される。

トランジスタＭＰ５のドレインは、ダイオード接続されたトランジスタＭＰ６を介してトランジスタＭＮ５のドレインと、トランジスタＭＰ８のゲートと、コンデンサＣ３の一方の端子と、に接続される。トランジスタＭＮ５のソースは、トランジスタＴｒＤ３のドレインに接続される。トランジスタＭＮ７のドレインは、ダイオード接続されたトランジスタＭＮ６を介してトランジスタＭＰ７のドレインと、トランジスタＭＮ８のゲートと、コンデンサＣ４の一方の端子と、に接続される。トランジスタＭＰ７のソースは、トランジスタＴｒＤ４のドレインに接続される。

トランジスタＭＰ８のドレインは、コンデンサＣ３の他方の端子と、コンデンサＣ４の他方の端子と、トランジスタＭＮ８のドレインと、差動ドライバ４の出力端子Ｄ−と、に接続される。

差動ドライバ４は、例えば、ＵＳＢトランシーバに備えられる。差動ドライバ４において、差動入力信号の一方である入力信号ＤＩＮは、プリドライバ４ｃ、出力回路５ａ、を介して差動出力信号の一方である出力信号Ｄ＋を出力する。プリドライバ４ｃにおいて、トランジスタＭＰ１、ＭＰ２、ＭＮ１からなるインバータ（第４のインバータ）は、入力信号ＤＩＮの反転信号を生成し、プリドライブ信号（第２のプリドライブ信号）としてトランジスタＭＰ４のゲートに供給する。また、トランジスタＭＰ３、ＭＮ２、ＭＮ３からなるインバータ（第３のインバータ）は、入力信号ＤＩＮの反転信号を生成し、プリドライブ信号（第１のプリドライブ信号）としてトランジスタＭＮ４のゲートに供給する。

また、差動ドライバ４において、差動入力信号の他方である入力信号ＤＩＮＢは、プリドライバ４ｄ、出力回路５ｂ、を介して差動出力信号の他方である出力信号Ｄ−を出力する。プリドライバ４ｄにおいて、トランジスタＭＰ５、ＭＰ６、ＭＮ５からなるインバータ（第６のインバータ）は、入力信号ＤＩＮＢの反転信号を生成し、プリドライブ信号（第４のプリドライブ信号）としてトランジスタＭＰ８のゲートに供給する。また、トランジスタＭＰ７、ＭＮ６、ＭＮ７からなるインバータ（第５のインバータ）は、入力信号ＤＩＮＢの反転信号を生成し、プリドライブ信号（第３のプリドライブ信号）としてトランジスタＭＮ８のゲートに供給する。

差動ドライバ４に設けられたプリドライバ４ｃ、４ｄを駆動する電流は、電源変動補正回路１から供給される。電源変動補正回路１において、トランジスタＭＮ１１と、トランジスタＭＮ１２と、により電流ミラー回路を構成する。トランジスタＭＰ１１と、トランジスタＭＰ１２と、により電流ミラー回路を構成する。また、トランジスタＭＮ１３〜ＭＮ１５と、定電流用トランジスタＴｒＤ１と、定電流用トランジスタＴｒＤ３と、により電流ミラー回路を構成する。なお、トランジスタＭＰ１２には、トランジスタＭＮ１４の出力電流（ソース−ドレイン電流）に応じた電流が流れる。さらに、トランジスタＭＰ１３と、定電流用トランジスタＴｒＤ２と、定電流用トランジスタＴｒＤ４と、により電流ミラー回路を構成する。

ここで、トランジスタＭＰ１３の電流経路上（ドレイン）には、それぞれの電流ミラー回路の出力側である、トランジスタＭＮ１５のドレインと、トランジスタＭＰ１１のドレインと、トランジスタＭＮ１２のドレインと、が接続されている。

図２は、電源変動補正回路１に接続される定電流源３の具体的な回路の一例を示す。図２に示す定電流源３は、電源電圧ＶＤＤが変動しても電圧が変化しない基準電圧ＶＲＥＦを入力とする。また、図２に示す回路は、オペアンプＯＰＡＭＰ１と、抵抗ＲＢＩＡＳ２と、トランジスタＭＮＢ１と、トランジスタＭＰＢ１と、トランジスタＭＰＢ２と、を備えたＶ−Ｉ変換回路構成の定電流源である。

基準電圧ＶＲＥＦは、オペアンプＯＰＡＭＰ１の非反転入力端子に供給される。オペアンプＯＰＡＭＰ１の出力端子は、ＮチャネルＭＯＳトランジスタであるトランジスタＭＮＢ１のゲートに接続される。トランジスタＭＮＢ１のソースは、抵抗ＲＢＩＡＳ２の一方の端子と、オペアンプＯＰＡＭＰ１の反転入力端子と、に接続される。抵抗ＲＢＩＡＳ２の他方の端子は、基準電位ＶＳＳに接続される。トランジスタＭＮＢ１のドレインは、ＰチャネルＭＯＳトランジスタであるトランジスタＭＰＢ１のドレイン及びゲートと、トランジスタＭＰＢ２のゲートと、に接続される。電源電圧ＶＤＤは、トランジスタＭＰＢ１のソースと、トランジスタＭＰＢ２のソースとに接続される。トランジスタＭＰＢ２のドレインは、定電流源３の出力端子ＩＯＵＴに接続される。なお、トランジスタＭＰＢ１とトランジスタＭＰＢ２とは、電流ミラー回路を構成している。

ここで、電源変動補正回路１のトランジスタＭＮ１３のドレインには、定電流源３の出力端子ＩＯＵＴが接続される。定電流源３の出力電流ｉ１は、トランジスタＭＮ１３を流れる。このトランジスタＭＮ１３に流れる基準電流ｉ１に応じた電流が、電流ミラー接続された、トランジスタＭＮ１４と、トランジスタＭＮ１５と、トランジスタＴｒＤ１と、トランジスタＴｒＤ３と、に流れる。

トランジスタＭＮ１４の出力電流ｉ２は、トランジスタＭＰ１２を流れる。このトランジスタＭＰ１２に流れる基準電流ｉ２に応じた電流が、電流ミラー接続されたトランジスタＭＰ１１に流れる。

トランジスタＭＮ１５の出力電流ｉ３に応じた電流が、トランジスタＭＰ１３を流れる。このトランジスタＭＰ１３に流れる基準電流ｉ９に応じた電流が、トランジスタＭＰ１３に流れる電流に応じた電流が、電流ミラー接続された、トランジスタＴｒＤ２と、トランジスタＴｒＤ４と、に流れる。

また、トランジスタＭＮ１１に流れる電流ｉ４は、抵抗ＲＢＩＡＳ１とトランジスタＭＮ１１とにより生成される。トランジスタＭＮ１１と電流ミラー回路を構成するトランジスタＭＮ１２の出力（ドレイン）は、トランジスタＭＰ１１の出力（ドレイン）と、トランジスタＭＰ１３の入力（ドレイン）と、トランジスタＭＮ１５の出力（ドレイン）と、に接続される。

このような電源変動補正回路１の回路構成により、定電流用トランジスタＴｒＤ１及び定電流用トランジスタＴｒＤ３に流れる電流は、電源電圧ＶＤＤが変動しても一定である。一方、定電流用トランジスタＴｒＤ２及び定電流用トランジスタＴｒＤ４に流れる電流は、トランジスタＭＰ１１とトランジスタＭＮ１２とトランジスタＭＮ１５に流れる電流によって変化する。

図２に示す定電流源３の動作について説明する。基準電圧ＶＲＥＦの電圧をＶＲＥＦ、抵抗ＲＢＩＡＳ２の抵抗値をＲＢＩＡＳ２、トランジスタＭＰＢ１とトランジスタＭＰＢ２の電流ミラー比をｎ１とすると、電源変動補正回路１へ流れる電流ｉ１は、以下の式（３）のように表すことができる。
ｉ１＝（ＶＲＥＦ／ＲＢＩＡＳ２）×ｎ１・・・（３）
つまり、電源電圧ＶＤＤが変動しても電流ｉ１は一定である。

次に、図１に示す電源変動補正回路１の動作について説明する。トランジスタＭＮ１１のゲート−ソース間電圧をＶｇｓ１１、抵抗ＲＢＩＡＳ１の抵抗をＲＢＩＡＳ１、トランジスタＭＮ１１とトランジスタＭＮ１２の電流ミラー比をｎ２とすると、電源変動補正回路１に設けられた可変電流源２の出力電流ｉ５は、以下の式（４）のように表すことができる。
ｉ５＝（ＶＤＤ−Ｖｇｓ１１）／ＲＢＩＡＳ１×ｎ２・・・（４）
つまり、電源電圧ＶＤＤが高い場合は電流ｉ５の電流が増加し、電源電圧ＶＤＤが低い場合は電流ｉ５の電流が減少する。

電源変動補正回路１の電流ｉ７は、以下のようにして求めることができる。つまり、定電流源３から供給される電流ｉ１は、基準電流としてトランジスタＭＮ１３に流れる。トランジスタＭＮ１３と電流ミラー接続されたトランジスタＭＮ１４には、この基準電流に応じた電流ｉ２が流れる。電流ｉ２は、基準電流としてトランジスタＭＰ１２に流れる。トランジスタＭＰ１２と電流ミラー接続されたトランジスタＭＰ１１には、この基準電流に応じた電流ｉ６が流れる。この電流ｉ６と、可変電流源２の出力電流ｉ５の差分電流が電流ｉ７である。

例えば、所定の電源電圧ＶＤＤにおいて、電流ｉ５と電流ｉ６とが同じになるように調整した場合、電流ｉ７は流れない。また、このときトランジスタＭＮ１５に流れる電流ｉ３と、トランジスタＭＰ１３に流れる電流ｉ９とは、同じ電流値を示す。つまり、定電流用トランジスタＴｒＤ２に流れる電流ｉ１１と、定電流用トランジスタＴｒＤ４に流れる電流ｉ１３とは、定電流源３から供給される電流ｉ１のみに基づいた電流値を示す。つまり、プリドライバ４ｃおよび４ｄに流れる電流ｉ１０〜ｉ１３は、いずれも一定の電流値を示す。

次に、電流ｉ５と電流ｉ６とが等しい場合よりも電源電圧ＶＤＤが上昇した場合について説明する。この場合、電流ｉ５が増加するため、電流ｉ５ ＞ 電流ｉ６となる。したがって、トランジスタＭＰ１３のドレインからトランジスタＭＰ１１のドレインの方向に電流ｉ７が流れる。次に、電流ｉ５と電流ｉ６とが等しい場合よりも電源電圧ＶＤＤが減少した場合について説明する。この場合、電流ｉ５は減少するため、電流ｉ５ ＜ 電流ｉ６となる。したがって、トランジスタＭＰ１１のドレインからトランジスタＭＰ１３のドレインの方向に電流ｉ７が流れる。つまり、トランジスタＭＰ１３に流れる電流ｉ９は、電源電圧ＶＤが高い場合は増加し、電源電圧ＶＤＤが低い場合は減少する。

出力信号Ｄ＋の電圧について説明する。なお、出力信号Ｄ−については、出力信号Ｄ＋の場合と同様であるため、説明を省略する。まず、出力信号Ｄ＋がＲｉｓｅの場合における出力電圧Ｖｄｐ（Ｒｉｓｅ）について説明する。このとき、コンデンサＣ１に蓄積された電荷をトランジスタＴｒＤ１のソースに流れる駆動電流ｉ１０で放電することにより、出力信号Ｄ＋の電圧Ｖｄｐ（Ｒｉｓｅ）を制御する。つまり、以下の式（５）のように表すことができる。
Ｖｄｐ（Ｒｉｓｅ）＝−（１／Ｃ１）∫ｉ１０ｄｔ・・・（５）
ここで、定電流用トランジスタＴｒＤ１のソースに流れる駆動電流は一定なので
Ｖｄｐ（Ｒｉｓｅ）＝ｉ１０×ｔ／Ｃ１・・・（６）
と表すことができる。

なお、定電流用トランジスタＴｒＤ１は、トランジスタＭＮ１３と電流ミラー回路を構成している。したがって、定電流用トランジスタＴｒＤ１のソースに流れる駆動電流ｉ１０は、定電流源３からの電流ｉ１に応じた電流値を有する。簡単のため、トランジスタＭＰＢ１とトランジスタＭＰＢ２の電流ミラー比を１、トランジスタＭＮ１３と定電流用トランジスタＴｒＤ１の電流ミラー比をｎ３とすると、以下の式（７）のように表すことができる。
ｉ１０＝（ＶＲＥＦ／ＲＢＩＡＳ２）×ｎ３・・・（７）
また、簡単のためｎ３＝１とした場合、式（７）を式（６）に代入すると、Ｖｄｐ（Ｒｉｓｅ）は、以下の式（８）のように表すことができる。
Ｖｄｐ（Ｒｉｓｅ）＝（ＶＲＥＦ／ＲＢＩＡＳ２）×ｔ／Ｃ２・・・（８）

次に、出力信号Ｄ＋がＦａｌｌの場合における出力電圧Ｖｄｐ（Ｆａｌｌ）について説明する。このとき、コンデンサＣ２に対してトランジスタＴｒＤ２のソースに流れる駆動電流ｉ１１で電荷を充電することにより、出力信号Ｄ＋の電圧Ｖｄｐ（Ｆａｌｌ）を制御する。つまり、以下の式（９）のように表すことができる。
Ｖｄｐ（Ｆａｌｌ）＝ＶＤＤ−（１／Ｃ２）∫ｉ１１ｄｔ・・・（９）
ここで、定電流用トランジスタＴｒＤ２のソースに流れる駆動電流は一定なので、
Ｖｄｐ（Ｆａｌｌ）＝ＶＤＤ−ｉ１１×ｔ／Ｃ２・・・（１０）
と表すことができる。

このように、Ｒｉｓｅの駆動電流は、定電流源３から供給される電流のみに基づいて制御される。一方、Ｆａｌｌの駆動電流は、定電流源３から供給される電流に加え、さらに可変電流源２からの電流に基づいて制御される。簡単のため、トランジスタＭＰＢ１とトランジスタＭＰＢ２との電流ミラー比、トランジスタＭＮ１３とトランジスタＭＮ１４とトランジスタＭＮ１５との電流ミラー比、トランジスタＭＰ１１とトランジスタＭＰ１２との電流ミラー比、トランジスタＭＮ１１とトランジスタＭＮ１２との電流ミラー比、およびトランジスタＭＰ１３と定電流用トランジスタＴｒＤ２との電流ミラー比を１倍とする。このとき、差分電流ｉ７は以下の式（１１）のように表すことができる。
ｉ７＝（ＶＤＤ−Ｖｇｓ１１）／ＲＢＩＡＳ１−ＶＲＥＦ／ＲＢＩＡＳ２・・・（１１）
つまり、差分電流ｉ７は電源電圧ＶＤＤに応じて変動する。

例えば、電源電圧ＶＤＤが高い場合、差分電流ｉ７はトランジスタＭＰ１３のドレインからトランジスタＭＰ１１のドレインの方向に電流が流れる。そのため、トランジスタＭＰ１３に流れる電流として差分電流ｉ７が加算される。一方、電源電圧ＶＤＤが低い場合、差分電流ｉ７は、トランジスタＭＰ１１のドレインからトランジスタＭＰ１３のドレインの方向に電流が流れる。そのため、トランジスタＭＰ１３に流れる電流として差分電流ｉ７が減算される。

さらに、定電流用トランジスタＴｒＤ２に流れる電流ｉ１１は、それぞれの電流ミラー比を１倍とすると、以下の式（１２）のように表すことができる。
ｉ１１＝（ＶＤＤ−Ｖｇｓ１１）／ＲＢＩＡＳ１・・・（１２）
式（１２）を式（１０）に代入すると、Ｖｄｐ（Ｆａｌｌ）は以下の式（１３）のように表すことができる。
Ｖｄｐ（Ｆａｌｌ）＝ＶＤＤ−（（ＶＤＤ−Ｖｇｓ１１）／ＲＢＩＡＳ１）×ｔ／Ｃ２・・・（１３）

つまり、出力信号Ｄ＋（Ｄ−）がＲｉｓｅの場合、式（８）に示すように、Ｖｄｐは電源電圧ＶＤＤに依存しない。一方、出力信号Ｄ＋（Ｄ−）がＦａｌｌの場合、式（１３）に示すように、Ｖｄｐは電源電圧ＶＤＤに依存する。

このように、本発明の実施の形態にかかる半導体集積回路は、例えば、スルーレート制御回路を有するＵＳＢトランシーバにおいて、出力信号Ｄ＋（Ｄ−）のＲｉｓｅとＦａｌｌのスルーレートを制御するための電流経路を分離している。つまり、一方（例えば、Ｒｉｓｅ）を定電流により制御し、他方（例えば、Ｆａｌｌ）を電源電圧ＶＤＤに応じて変動する電流により制御する。具体的には、出力信号Ｄ＋（Ｄ−）のＲｉｓｅの場合は、電源電圧ＶＤＤに依存しないスルーレートを有する。一方、出力信号Ｄ＋（Ｄ−）のＦａｌｌの場合は、電源電圧ＶＤＤが高い場合にはスルーレートを大きくし、電源電圧ＶＤＤが低い場合にはスルーレートを小さくするように制御する。それにより、電源電圧ＶＤＤが変動した場合でも、出力信号Ｄ＋、Ｄ−からなる差動出力信号のクロスオーバー電圧の変動を抑制することができる。

図３は、本発明の実施の形態にかかる半導体集積回路の電源電圧変動時の出力信号Ｄ＋、Ｄ−の波形図である。波形ｂは、所定の電源電圧ＶＤＤにおける出力波形である。波形ａは、波形ｂの場合より電源電圧が高い場合の出力波形である。波形ｃは、波形ｂの場合より電源電圧が低い場合の出力波形である。図４は、図３のクロスオーバー電圧付近の拡大図である。

図３に示すように、出力信号Ｄ＋のＲｉｓｅの場合、プリドライバ４ｃの駆動電流は電源電圧ＶＤＤに依存しない。そのため、電源電圧ＶＤＤが変動した場合でも、信号変化開始時刻及びスルーレートに変化はない。つまり、波形ａと波形ｂと波形ｃとは互いに一致する。一方、出力信号Ｄ−のＦａｌｌの場合、プリドライバ４ｃの駆動電流が電源電圧ＶＤＤに依存する。つまり、波形ａは、プリドライバ４ｃ、４ｄの駆動電流が増加するためスルーレートが大きくなる。波形ｃは、プリドライバ４ｃ、４ｄの駆動電流が減少するためスルーレートが小さくなる。これは、出力信号Ｄ−の場合も同様である。それにより、電源電圧が変動した場合でも、差動出力信号のクロスオーバー電圧の変動幅を抑制することができる。

以上のように、本発明の実施の形態にかかる半導体集積回路は、電源電圧ＶＤＤが変動した場合でも、差動出力信号のクロスオーバー電圧の変動幅を抑制することができる。例えば、ＵＳＢトランシーバ等において、フルスピードおよびロースピードの差動出力信号のクロスオーバー電圧のばらつきを軽減することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、電源変動補正回路１に備えられた各電流ミラー回路及び、定電流用トランジスタＴｒＤ１〜ＴｒＤ４は、ＭＯＳトランジスタである場合を例に説明したが、これに限られない。例えば、これらのトランジスタがバイポーラトランジスタである回路構成にも適宜変更可能である。

また、上記実施の形態では電源電圧ＶＤＤが変動した場合を例に説明したが、これに限られない。例えば、電源電圧ＶＤＤが高電位側電源として所定の基準電位を有し、基準電位ＶＳＳが低電位側電源として変動する場合の回路構成にも適宜変更可能である。この場合、低電位側電源の変動に応じて出力信号Ｄ＋、Ｄ−のＲｉｓｅのスルーレートを制御する。一方、出力信号Ｄ＋、Ｄ−のＦａｌｌのスルーレートは、低電位側電源の変動に依存しないように制御する。

１ 電源変動補正回路
２ 可変電流源
３ 定電流源
４ 差動ドライバ
４ａ ドライバ
４ｂ ドライバ
４ｃ プリドライバ
４ｄ プリドライバ
５ａ 出力回路
５ｂ 出力回路
６ 制御信号生成回路
Ｃ１ コンデンサ
Ｃ２ コンデンサ
Ｃ３ コンデンサ
Ｃ４ コンデンサ
ＤＩＮ 入力端子
ＤＩＮＢ 入力端子
Ｄ＋ 出力端子
Ｄ− 出力端子
ＭＰ１〜ＭＰ８ トランジスタ
ＭＰ１１〜ＭＰ１３ トランジスタ
ＭＮ１〜 ＭＮ８ トランジスタ
ＭＮ１１〜ＭＮ１５ トランジスタ
ＭＰＢ１ トランジスタ
ＭＰＢ２ トランジスタ
ＭＮＢ１ トランジスタ
ＯＰＡＭＰ１ オペアンプ
ＲＢＩＡＳ１ 抵抗
ＲＢＩＡＳ２ 抵抗
ＴＤ１ 定電流回路
ＴｒＤ１ 定電流用トランジスタ
ＴｒＤ２ 定電流用トランジスタ
ＴｒＤ３ 定電流用トランジスタ
ＴｒＤ４ 定電流用トランジスタ
ＶＲＥＦ 基準電圧

Claims (13)

1. 差動入力信号の一方に基づいて第１及び第２のプリドライブ信号を生成する第１のプリドライバ回路と、
   前記差動入力信号の他方に基づいて第３及び第４のプリドライブ信号を生成する第２のプリドライバ回路と、
   第１の電源と第２の電源との間に設けられ、前記第１のプリドライブ信号に基づいてオンオフが制御される第１のトランジスタと、前記第２のプリドライブ信号に基づいてオンオフが制御される第２のトランジスタと、からなる第１のインバータを有する第１の出力回路と、
   第１の電源と第２の電源との間に設けられ、前記第３のプリドライブ信号に基づいてオンオフが制御される第３のトランジスタと、前記第４のプリドライブ信号に基づいてオンオフが制御される第４のトランジスタと、からなる第２のインバータを有する第２の出力回路と、
   第１の電源に応じた第１の制御信号を生成し、前記第１及び前記第２のプリドライバ回路に対して出力する制御信号生成回路と、を備えた半導体集積回路であって、
   前記第１のプリドライバ回路は、
   前記第１の制御信号に基づいて前記第１のプリドライブ信号の電圧レベルを制御し、
   前記第１の制御信号に基づく電圧レベルの制御を行うことなく前記第２のプリドライブ信号を生成し、
   前記第２のプリドライバ回路は、
   前記第１の制御信号に基づいて前記第３のプリドライブ信号の電圧レベルを制御し、
   前記第１の制御信号に基づく電圧レベルの制御を行うことなく前記第４のプリドライブ信号を生成する半導体集積回路。
2. 前記第１及び前記第３のトランジスタは、第２の電源に接続されたことを特徴とする請求項１に記載の半導体集積回路。
3. 前記第１のプリドライバ回路は、
   前記差動信号の一方を反転し前記第１のプリドライブ信号を生成する第３のインバータと、
   前記差動信号の一方を反転し前記第２のプリドライブ信号を生成する第４のインバータと、
   前記第１の電源と前記第３のインバータとの間に設けられ、前記第１の制御信号に基づいて電流が制御される第５のトランジスタと、を備え、
   前記第２のプリドライバ回路は、
   前記差動信号の他方を反転し前記第３のプリドライブ信号を生成する第５のインバータと、
   前記差動信号の他方を反転し前記第４のプリドライブ信号を生成する第６のインバータと、
   前記第１の電源と前記第５のインバータとの間に設けられ、前記第１の制御信号に基づいて電流が制御される第６のトランジスタと、を備えた請求項１又は２に記載の半導体集積回路。
4. 前記制御信号生成回路は、
   所定の電流値を有する第２の制御信号をさらに生成し、
   前記第１のプリドライバ回路は、
   前記第２の電源と前記第４のインバータとの間に設けられ、前記第２の制御信号に基づいて電流が制御される第７のトランジスタをさらに備え、
   前記第２のプリドライバ回路は、
   前記第２の電源と前記第６のインバータとの間に設けられ、前記第２の制御信号に基づいて電流が制御される第８のトランジスタをさらに備えた請求項３に記載の半導体集積回路。
5. 前記第１の出力回路は、
   前記第１のトランジスタのゲート−ドレイン間に接続された第１の容量素子と、
   前記第２のトランジスタのゲート−ドレイン間に接続された第２の容量素子と、をさらに備え、
   前記第２の出力回路は、
   前記第３のトランジスタのゲート−ドレイン間に接続された第３の容量素子と、
   前記第４のトランジスタのゲート−ドレイン間に接続された第４の容量素子と、をさらに備えた請求項１〜４のいずれか一項に記載の半導体集積回路。
6. 前記第１の電源は、高電位側電源であって、
   前記第２の電源は、低電位側電源であることを特徴とする請求項１〜５のいずれか一項に記載の半導体集積回路。
7. 前記第１及び前記第３のトランジスタは、ＮチャネルＭＯＳトランジスタであって、
   前記第２及び前記第４のトランジスタは、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項６に記載の半導体集積回路。
8. 前記第５及び前記第６のトランジスタは、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項６又は７に記載の半導体集積回路。
9. 前記第７及び前記第８のトランジスタは、ＮチャネルＭＯＳトランジスタであることを特徴とする請求項６〜８のいずれか一項に記載の半導体集積回路。
10. 前記第１の電源は、低電位側電源であって、
    前記第２の電源は、高電位側電源であることを特徴とする請求項１〜５のいずれか一項に記載の半導体集積回路。
11. 前記第１及び前記第３のトランジスタは、ＰチャネルＭＯＳトランジスタであって、
    前記第２及び前記第４のトランジスタは、ＮチャネルＭＯＳトランジスタであることを特徴とする請求項１０に記載の半導体集積回路。
12. 前記第５及び前記第６のトランジスタは、ＮチャネルＭＯＳトランジスタであることを特徴とする請求項１０又は１１に記載の半導体集積回路。
13. 前記第７及び前記第８のトランジスタは、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１０〜１２のいずれか一項に記載の半導体集積回路。

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