JP6326836B2

JP6326836B2 - シリーズレギュレーター回路、半導体集積回路装置、及び、電子機器

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Publication number: JP6326836B2
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Inventors: 範和塚原
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Description

本発明は、与えられた電源電圧に基づいて、安定化された出力電圧を負荷に供給するシリーズレギュレーター回路に関する。さらに、本発明は、そのようなシリーズレギュレーター回路を備える半導体集積回路装置及び電子機器等に関する。

一般に、ＣＭＯＳＦＥＴ（相補型金属酸化膜半導体電界効果トランジスター）を用いるシリーズレギュレーター回路においては、予め設定された参照電位とフィードバック電位との差を増幅して誤差信号を生成するオペアンプ（演算増幅器）が設けられており、誤差信号によって出力回路を制御して出力電圧を安定化することが行われている。

しかしながら、急激な負荷変動によって負荷が重くなって負荷電流が増加すると、オペアンプの動作が負荷変動に追いつかなくなり、シリーズレギュレーター回路の出力電圧が過渡的に低下してしまう。そこで、シリーズレギュレーター回路の負荷変動に対する応答特性を改善するために、様々な対策が講じられている。

関連する技術として、特許文献１には、ＡＣ特性の向上を実現することを目的とするシリーズレギュレーター回路が開示されている。このシリーズレギュレーター回路は、第１の動作電流を生成する電流源回路と、第１の動作電流を与えられて動作し、基準電圧とフィードバック用電圧とを与えられて比較し、この比較結果に対応した比較結果電圧を出力するアンプ回路と、比較結果電圧を与えられ、この比較結果電圧に対応した出力電流を出力する出力部、及び、出力電流に対応したフィードバック用電圧を発生してアンプ回路に与えるフィードバック用電圧発生部を有する出力回路と、出力部が出力した出力電流の一部を取り出す出力取り出し部、及び、この出力電流の一部に対応した第２の動作電流をアンプ回路に対して加算して与える加算部を有する加算回路とを備えている。

しかしながら、特許文献１のシリーズレギュレーター回路においては、出力部が出力した出力電流の一部に対応した第２の動作電流をアンプ回路に対して加算して与えることにより、負荷変動時のみならず、負荷が重い期間においてアンプ回路の動作電流が増加するので、定常的に消費電力が増加してしまうという問題がある。

また、特許文献２には、十分な過渡応答特性を有することを目的とするボルテージレギュレーターが開示されている。このボルテージレギュレーターは、第１電極が電圧入力端子に接続され、第２電極が電圧出力端子に接続された第１トランジスターと、一端が電圧出力端子に接続された第１抵抗と一端が基準電位端子に接続された第２抵抗との直列回路を有し、電圧出力端子の出力電圧を分圧する分圧回路と、一方の入力端子が分圧回路の分圧点に接続され、他方の入力端子が基準電圧発生回路に接続された第１差動増幅器と、入力端子が第１差動増幅器の出力端に接続され、出力端子が第１トランジスターの制御電極に接続され、第１差動増幅器の出力に応じて第１トランジスターを駆動する第１ドライバー回路と、電圧出力端子に接続された負荷に流れる電流が増加したときに、第１トランジスターの制御電極に付随する容量に蓄積されている電荷を基準電位側にバイパスする過渡応答改善手段とを具備する。

しかしながら、特許文献２の図１を参照すると、第１差動増幅器１６の出力端子にＰチャネル第３トランジスターＭ３とＰチャネル第１トランジスターＭ１とが直列に接続されており、出力電圧Ｖｏｕｔの上昇速度と下降速度とが非対象になることが、ボルテージレギュレーターの出力電圧の過渡応答特性が悪化する原因であると記載されている（段落００３６、図２を参照）。特許文献２には、上記原因によって悪化した過渡応答特性を改善するために過渡応答改善手段を設けることが開示されているが、第１差動増幅器１６の動作の遅れによる出力電圧の低下を改善することについては開示されていない。

特開２００６−３９８６１号公報（段落０００７−０００８、図１）特開２００８−２６２３２７号公報（段落０００９−００１０、００３６、図１、図２）

そこで、上記の点に鑑み、本発明の第１の目的は、定常的に消費電力を増加させることなく、急激な負荷変動によって負荷電流が増加しても出力電圧が過渡的に大きく低下しないように、シリーズレギュレーター回路の負荷変動に対する応答特性を改善することである。さらに、本発明の第２の目的は、そのようなシリーズレギュレーター回路を備える半導体集積回路装置及び電子機器等を提供することである。

以上の課題を解決するため、本発明の第１の観点に係るシリーズレギュレーター回路は、第１の参照電位とフィードバック電位との差を増幅して、増幅された電位差を誤差信号として出力する演算増幅器と、演算増幅器から出力される誤差信号に従って出力電位を生成する出力回路と、出力回路の出力電位に基づいて、フィードバック電位を生成するフィードバック電位生成回路と、フィードバック電位と第２の参照電位とを比較して、比較結果に基づいて、演算増幅器のバイアス電流の大きさを制御する信号を生成する制御回路とを備える。

本発明の第１の観点によれば、フィードバック電位と第２の参照電位との比較結果に基づいて演算増幅器のバイアス電流の大きさを制御することにより、急激な負荷変動によってシリーズレギュレーター回路の出力電圧が過渡的に低下したときにバイアス電流を増加させて演算増幅器の特性を向上させ、さらなる出力電圧の低下を抑制することができる。その結果、シリーズレギュレーター回路の負荷変動に対する応答特性が改善される。急激な負荷変動によるシリーズレギュレーター回路の出力電圧の低下は、演算増幅器の動作が負荷変動に追いつかなくなることによる過渡的なものであり、その後は、演算増幅器のバイアス電流を増加させなくてもシリーズレギュレーター回路の出力電圧が回復するので、定常的な消費電力の増加を招くことはない。

ここで、制御回路が、フィードバック電位の絶対値が第２の参照電位の絶対値よりも小さいときに活性化される比較結果信号を生成するコンパレーターを含み、比較結果信号が活性化されたときに演算増幅器のバイアス電流を増加させるようにしても良い。その場合には、フィードバック電位の絶対値が第２の参照電位の絶対値よりも低下した期間において演算増幅器のバイアス電流が増加するので、消費電力の増加を最小限に抑えることができる。

本発明の第２の観点に係るシリーズレギュレーター回路においては、制御回路が、フィードバック電位の絶対値が第２の参照電位の絶対値よりも小さいときに活性化される比較結果信号を生成するコンパレーターと、比較結果信号が活性化されることにより活性化され、比較結果信号が活性化されてから所定の期間経過後に非活性化される延長信号を生成する延長回路とを含み、延長信号が活性化されたときに演算増幅器のバイアス電流を増加させるようにしても良い。その場合には、急激な負荷変動の後にシリーズレギュレーター回路の出力電圧が周期的に変動する場合においても、演算増幅器のバイアス電流が所定の期間に亘って増加するので、シリーズレギュレーター回路の出力電圧を安定化することができる。

本発明の第３の観点に係るシリーズレギュレーター回路においては、制御回路が、フィードバック電位の絶対値が第２の参照電位の絶対値よりも小さいときに活性化される比較結果信号を生成するコンパレーターと、比較結果信号が活性化されることにより活性化され、比較結果信号が非活性化された後に徐々に非活性化される波形整形信号を生成する波形整形回路とを含み、波形整形信号が活性化されたときに演算増幅器のバイアス電流を増加させるようにしても良い。その場合には、演算増幅器において一旦増加したバイアス電流が徐々に元に戻るので、バイアス電流の急激な減少により演算増幅器の動作が不安定になることを防止できる。

本発明の第４の観点に係るシリーズレギュレーター回路においては、制御回路が、フィードバック電位の絶対値が第２の参照電位の絶対値よりも小さいときに活性化される比較結果信号を生成するコンパレーターと、比較結果信号が活性化されることにより活性化され、比較結果信号が活性化されてから所定の期間経過後に非活性化される延長信号を生成する延長回路と、延長信号が活性化されることにより活性化され、延長信号が非活性化された後に徐々に非活性化される波形整形信号を生成する波形整形回路とを含み、波形整形信号が活性化されたときに演算増幅器のバイアス電流を増加させるようにしても良い。

その場合には、急激な負荷変動の後にシリーズレギュレーター回路の出力電圧が周期的に変動する場合においても、演算増幅器のバイアス電流が所定の期間に亘って増加するので、シリーズレギュレーター回路の出力電圧を安定化することができる。また、演算増幅器において一旦増加したバイアス電流が徐々に元に戻るので、バイアス電流の急激な減少により演算増幅器の動作が不安定になることを防止できる。

また、本発明の第２〜第４の観点に係るシリーズレギュレーター回路において、制御回路が、コンパレーターによって生成される比較結果信号が活性化された後の第２の所定の期間において比較結果信号をマスクするマスク回路をさらに含むようにしても良い。その場合には、演算増幅器のバイアス電流を増加させる期間が必要以上に延長されることを防止して、消費電力を削減できる。

あるいは、本発明の第２〜第４の観点に係るシリーズレギュレーター回路が、延長回路によって生成される延長信号、又は、波形整形回路によって生成される波形整形信号が活性化されたときに、第１の参照電位と第２の参照電位との差が拡大するように第２の参照電位を変更する参照電位変更回路をさらに備えるようにしても良い。その場合にも、演算増幅器のバイアス電流を増加させる期間が必要以上に延長されることを防止して、消費電力を削減できる。

本発明の１つの観点に係る半導体集積回路装置は、上記いずれかのシリーズレギュレーター回路を備える。これにより、シリーズレギュレーター回路の主要部を小型化して、コンパクトなシリーズレギュレーター回路を提供することができる。

本発明の１つの観点に係る電子機器は、上記いずれかのシリーズレギュレーター回路を備える。これにより、定常的に消費電力を増加させることなく、負荷変動に対する応答特性が改善されたシリーズレギュレーター回路を備える各種の電子機器を提供することができる。

本発明の第１の実施形態に係るシリーズレギュレーター回路の回路図。図１におけるオペアンプの構成例を示す回路図。図１に示すシリーズレギュレーター回路の動作を説明するための波形図。本発明の第２の実施形態に係るシリーズレギュレーター回路の回路図。図４における延長回路の構成例を示す回路図。図４に示すシリーズレギュレーター回路の動作を説明するための波形図。本発明の第３の実施形態に係るシリーズレギュレーター回路の回路図。図７における波形整形回路の構成例を示す回路図。図７に示すシリーズレギュレーター回路の動作を説明するための波形図。本発明の第４の実施形態に係るシリーズレギュレーター回路の回路図。図１０に示すシリーズレギュレーター回路の動作を説明するための波形図。本発明の第５の実施形態に係るシリーズレギュレーター回路の回路図。図１２におけるマスク回路の構成例を示す回路図。図１２に示すシリーズレギュレーター回路の動作を説明するための波形図。本発明の第６の実施形態に係るシリーズレギュレーター回路の回路図。本発明の第７の実施形態に係るシリーズレギュレーター回路の回路図。本発明の第８の実施形態に係るシリーズレギュレーター回路の回路図。図１７に示すシリーズレギュレーター回路の動作を説明するための波形図。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るシリーズレギュレーター回路の構成例を示す回路図である。図１に示すように、シリーズレギュレーター回路は、オペアンプ（演算増幅器）１０と、出力回路２０と、フィードバック電位生成回路３０と、制御回路４０とを含んでおり、参照電位生成回路５０と、キャパシターＣ１とをさらに含んでも良い。また、これらの構成要素の内の少なくとも一部は、半導体集積回路装置に内蔵されても良い。その場合には、シリーズレギュレーター回路の主要部を小型化して、コンパクトなシリーズレギュレーター回路を提供することができる。

このシリーズレギュレーター回路は、高電位側の電源電位ＶＤＤ及び低電位側の電源電位ＶＳＳが与えられ、電源電圧（ＶＤＤ−ＶＳＳ）に基づいて、安定化された出力電圧を負荷６０に供給する。本実施形態においては、一例として、シリーズレギュレーター回路が、電源電位ＶＳＳを基準として電源電位ＶＤＤを安定化することにより出力電位ＶＯＵＴを生成する場合について説明する。その場合には、一般的に、電源電位ＶＳＳが接地電位（０Ｖ）とされて、正の出力電位ＶＯＵＴが生成される。

参照電位生成回路５０は、例えば、トランジスター又はダイオードによって構成され、電源電位ＶＤＤ及びＶＳＳに基づいて、第１の参照電位Ｖ１及び第２の参照電位Ｖ２を生成する。あるいは、外部回路からシリーズレギュレーター回路に、それらの参照電位を供給するようにしても良い。参照電位Ｖ１は、電源電位ＶＤＤよりも低く電源電位ＶＳＳよりも高い範囲に設定され、参照電位Ｖ２は、参照電位Ｖ１よりも低く電源電位ＶＳＳよりも高い範囲に設定される。

図１に示すオペアンプ１０は、参照電位Ｖ１とフィードバック電位ＶＦＢとの差を増幅して、増幅された電位差を誤差信号ＶＥＲとして出力する。本実施形態においては、出力回路２０において信号の位相が反転されるので、オペアンプ１０の非反転入力端子（＋）にフィードバック電位ＶＦＢが供給され、反転入力端子（−）に参照電位Ｖ１が供給される。

図２は、図１におけるオペアンプの構成例を示す回路図である。図２に示すように、オペアンプ１０は、フィードバック電位ＶＦＢと参照電位Ｖ１とを差動増幅して誤差信号ＶＥＲを生成する増幅回路１１と、増幅回路１１にバイアス電流を供給するバイアス電流供給回路１２とを含んでいる。

増幅回路１１は、ＰチャネルＭＯＳトランジスターＱＰ１１〜ＱＰ１４と、ＮチャネルＭＯＳトランジスターＱＮ１１〜ＱＮ１４とを含んでいる。差動ペアを構成するトランジスターＱＰ１１及びＱＰ１２のソースは、バイアス電流供給ノードＮ１に接続されている。トランジスターＱＰ１１のゲートは、参照電位Ｖ１が供給される反転入力端子（−）に接続されており、トランジスターＱＰ１２のゲートは、フィードバック電位ＶＦＢが供給される非反転入力端子（＋）に接続されている。

トランジスターＱＰ１１のドレインは、トランジスターＱＮ１１のドレイン及びゲート、及び、トランジスターＱＮ１３のゲートに接続されている。また、トランジスターＱＰ１２のドレインは、トランジスターＱＮ１２のドレイン及びゲート、及び、トランジスターＱＮ１４のゲートに接続されている。トランジスターＱＮ１１〜ＱＮ１４のソースは、電源電位ＶＳＳの配線に接続されている。

トランジスターＱＮ１１及びＱＮ１３はカレントミラー回路を構成しており、トランジスターＱＰ１１のドレイン電流に従って、トランジスターＱＮ１１及びＱＮ１３にドレイン電流が流れる。また、トランジスターＱＮ１２及びＱＮ１４もカレントミラー回路を構成しており、トランジスターＱＰ１２のドレイン電流に従って、トランジスターＱＮ１２及びＱＮ１４にドレイン電流が流れる。

トランジスターＱＮ１３のドレインは、トランジスターＱＰ１３のドレイン及びゲート、及び、トランジスターＱＰ１４のゲートに接続されている。トランジスターＱＰ１３及びＱＰ１４のソースは、電源電位ＶＤＤの配線に接続されている。トランジスターＱＰ１４のドレインは、トランジスターＱＮ１４のドレインに接続されている。

トランジスターＱＰ１３及びＱＰ１４はカレントミラー回路を構成しており、トランジスターＱＮ１３のドレイン電流に従って、トランジスターＱＰ１３及びＱＰ１４にドレイン電流が流れる。このようにして、増幅回路１１は、トランジスターＱＰ１４のドレインとトランジスターＱＮ１４のドレインとの接続点から、誤差信号ＶＥＲを出力端子に出力する。

バイアス電流供給回路１２は、ＰチャネルＭＯＳトランジスターＱＰ１５〜ＱＰ１８と、電流源ＣＳとを含んでいる。トランジスターＱＰ１５〜ＱＰ１７のソースは、電源電位ＶＤＤの配線に接続されている。トランジスターＱＰ１５のドレイン及びゲート、及び、トランジスターＱＰ１６及びＱＰ１７のゲートは、電流源ＣＳの一端に接続されている。電流源ＣＳの他端は、電源電位ＶＳＳの配線に接続されている。

トランジスターＱＰ１５〜ＱＰ１７はカレントミラー回路を構成しており、電流源ＣＳの電流に従って、トランジスターＱＰ１５〜ＱＰ１７にドレイン電流が流れる。トランジスターＱＰ１６のドレインは、バイアス電流供給ノードＮ１に接続されており、トランジスターＱＰ１７のドレインは、トランジスターＱＰ１８を介してバイアス電流供給ノードＮ１に接続されている。トランジスターＱＰ１８のゲートは、ローアクティブの制御信号ＣＮＴが印加される制御端子に接続されている。

制御信号ＣＮＴがハイレベルに非活性化されているときには、トランジスターＱＰ１８がオフ状態となり、トランジスターＱＰ１６のみから増幅回路１１にバイアス電流が供給される。一方、制御信号ＣＮＴがローレベルに活性化されているときには、トランジスターＱＰ１８がオン状態となり、トランジスターＱＰ１６及びＱＰ１７から増幅回路１１にバイアス電流が供給される。これにより、増幅回路１１に供給されるバイアス電流が増加して、増幅回路１１のゲインや動作速度やスルーレート等の特性が向上する。

再び図１を参照すると、出力回路２０は、オペアンプ１０から出力される誤差信号ＶＥＲに従って出力電位ＶＯＵＴを生成し、出力電位ＶＯＵＴをシリーズレギュレーター回路の出力端子から負荷６０に供給する。キャパシターＣ１は、出力端子と電源電位ＶＳＳの配線との間に負荷６０と並列に接続され、出力電位ＶＯＵＴのリップル成分を吸収する。

例えば、出力回路２０は、ＰチャネルＭＯＳトランジスターＱＰ２と、キャパシターＣ２とを含んでいる。トランジスターＱＰ２は、電源電位ＶＤＤの配線に接続されたソースと、出力端子に接続されたドレインと、オペアンプ１０から出力される誤差信号ＶＥＲが印加されるゲートとを有しており、誤差信号ＶＥＲを反転増幅して出力電位ＶＯＵＴを生成する。キャパシターＣ２は、トランジスターＱＰ２のドレインとゲートとの間に接続され、トランジスターＱＰ２のドレインからゲートに向けて交流信号のローカルな負帰還をかけている。

フィードバック電位生成回路３０は、シリーズレギュレーター回路の出力電位ＶＯＵＴに基づいて、オペアンプ１０の非反転入力端子（＋）に供給されるフィードバック電位ＶＦＢを生成する。例えば、フィードバック電位生成回路３０は、抵抗Ｒ１及びＲ２を含んでおり、キャパシターＣ３をさらに含んでも良い。

抵抗Ｒ１及びＲ２は、出力端子と電源電位ＶＳＳの配線との間に直列に接続され、出力電圧（ＶＯＵＴ−ＶＳＳ）を分圧することにより、フィードバック電位ＶＦＢを生成する。また、抵抗Ｒ１と並列にキャパシターＣ３が接続される場合には、オペアンプ１０の非反転入力端子（＋）に帰還される高域信号成分が増加して、高域においてオペアンプ１０の歪率が改善される。

フィードバック電位生成回路３０による帰還率βは、次式（１）で表される。
β＝ＶＦＢ／ＶＯＵＴ・・・（１）
また、オペアンプ１０〜出力回路２０のオープンループゲインをＡとすると、次式（２）が成立する。
（Ｖ１−ＶＦＢ）Ａ＝ＶＯＵＴ・・・（２）

式（１）及び式（２）から、オペアンプ１０〜出力回路２０のクローズドループゲインＧは、次式（３）で表される。
Ｇ＝ＶＯＵＴ／Ｖ１＝Ａ／（１＋Ａβ）・・・（３）
式（３）で表されるように、クローズドループゲインＧは、オープンループゲインＡが大きいほど大きくなり、１／βに近付く。

定常状態において、シリーズレギュレーター回路の出力電位ＶＯＵＴは、式（３）に従って決定される。しかしながら、急激な負荷変動によって負荷６０が重くなって負荷電流が増加すると、オペアンプ１０の動作が負荷変動に追いつかなくなり、シリーズレギュレーター回路の出力電圧が過渡的に低下してしまう。シリーズレギュレーター回路の出力電圧の低下は、出力電位ＶＯＵＴの絶対値が低下することによって生じ、それに伴って、フィードバック電位ＶＦＢの絶対値も低下する。

ここでは、負の出力電位ＶＯＵＴを生成するシリーズレギュレーター回路のことも考慮して、「絶対値」という用語を用いている。シリーズレギュレーター回路は、電源電位ＶＤＤを基準として電源電位ＶＳＳを安定化することにより出力電位ＶＯＵＴを生成しても良い。その場合には、一般的に、電源電位ＶＤＤが接地電位（０Ｖ）とされて、負の出力電位ＶＯＵＴが生成される。

そのようなシリーズレギュレーター回路としては、例えば、図１において電源電位ＶＤＤと電源電位ＶＳＳとを入れ替え、ＰチャネルＭＯＳトランジスターＱＰ２の替りにＮチャネルＭＯＳトランジスターを用いると共に、コンパレーター４１の正の入力端子と負の入力端子とを逆にした構成の回路が用いられる。また、参照電位Ｖ１は、電源電位ＶＳＳよりも高く電源電位ＶＤＤよりも低い範囲に設定され、参照電位Ｖ２は、参照電位Ｖ１よりも高く電源電位ＶＤＤよりも低い範囲に設定される。いずれにしても、参照電位Ｖ２の絶対値は、参照電位Ｖ１の絶対値よりも小さい。

制御回路４０は、フィードバック電位ＶＦＢと参照電位Ｖ２とを比較して、比較結果に基づいて、オペアンプ１０のバイアス電流の大きさを制御する制御信号ＣＮＴを生成する。例えば、制御回路４０は、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２の絶対値よりも低下したときに、オペアンプ１０のバイアス電流を増加させるために制御信号ＣＮＴをローレベルに活性化する。

これにより、図２に示すオペアンプ１０のバイアス電流供給回路１２においてトランジスターＱＰ１８がオン状態となり、バイアス電流供給回路１２から増幅回路１１に供給されるバイアス電流が増加して、増幅回路１１のゲインや動作速度やスルーレート等の特性が向上する。その結果、オペアンプ１０〜出力回路２０のオープンループゲインＡ及びクローズドループゲインＧが増加して、シリーズレギュレーター回路の出力電圧の低下が改善される。

このように、フィードバック電位ＶＦＢと参照電位Ｖ２との比較結果に基づいてオペアンプ１０のバイアス電流の大きさを制御することにより、急激な負荷変動によってシリーズレギュレーター回路の出力電圧が過渡的に低下したときにバイアス電流を増加させてオペアンプ１０の特性を向上させ、さらなる出力電圧の低下を抑制することができる。その結果、シリーズレギュレーター回路の負荷変動に対する応答特性が改善される。

急激な負荷変動によるシリーズレギュレーター回路の出力電圧の低下は、オペアンプ１０の動作が負荷変動に追いつかなくなることによる過渡的なものであり、その後は、オペアンプ１０のバイアス電流を増加させなくてもシリーズレギュレーター回路の出力電圧が回復するので、定常的な消費電力の増加を招くことはない。

本発明の第１の実施形態においては、制御回路４０が、コンパレーター４１を含んでいる。コンパレーター４１は、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２の絶対値よりも小さいときに活性化される比較結果信号ＣＭＰを生成する。制御回路４０は、この比較結果信号ＣＭＰを、制御信号ＣＮＴとしてオペアンプ１０のバイアス電流供給回路に出力する。

図３は、図１に示すシリーズレギュレーター回路の動作を説明するための波形図である。図３に示すように、負荷変動によって負荷が重くなって負荷電流が増加すると、オペアンプ１０の動作が負荷変動に追いつかなくなり、シリーズレギュレーター回路の出力電位ＶＯＵＴに基づいて生成されるフィードバック電位ＶＦＢも過渡的に低下する（破線）。その後、フィードバック電位ＶＦＢは、リンギングを伴いながら一定値（参照電位Ｖ１）に近付く。

コンパレーター４１は、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２（一点差線）の絶対値よりも大きいときに比較結果信号ＣＭＰをハイレベルに非活性化し、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２の絶対値よりも低下したときに比較結果信号ＣＭＰをローレベルに活性化する。比較結果信号ＣＭＰがローレベルに活性化されると、オペアンプ１０のバイアス電流が増加して、シリーズレギュレーター回路の出力電位ＶＯＵＴに基づいて生成されるフィードバック電位ＶＦＢの低下が改善される（実線）。

このように、本発明の第１の実施形態によれば、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２の絶対値よりも低下した期間においてオペアンプ１０のバイアス電流が増加するので、消費電力の増加を最小限に抑えることができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係るシリーズレギュレーター回路の構成例を示す回路図である。第２の実施形態においては、図４に示すように、コンパレーター４１と共に延長回路４２を含む制御回路４０ａが用いられる。その他の点に関しては、第２の実施形態は、第１の実施形態と同様である。

コンパレーター４１は、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２の絶対値よりも小さいときに活性化される比較結果信号ＣＭＰを生成する。延長回路４２は、比較結果信号ＣＭＰが活性化されることにより活性化され、比較結果信号ＣＭＰが活性化されてから所定の期間経過後に非活性化される延長信号ＤＬＹを生成する。制御回路４０ａは、この延長信号ＤＬＹを、制御信号ＣＮＴとしてオペアンプ１０のバイアス電流供給回路に出力する。

図５は、図４における延長回路の構成例を示す回路図である。図５に示すように、延長回路４２は、インバーター７１及び７２と、抵抗Ｒ７と、ＰチャネルトランジスターＱＰ７と、ＮチャネルトランジスターＱＮ７と、キャパシターＣ７と、ＮＯＲ回路７３とを含んでいる。

インバーター７１は、入力端子に供給される比較結果信号ＣＭＰを反転して出力信号を生成し、その出力信号を出力端子から出力する。インバーター７１の出力端子は、トランジスターＱＰ７及びＱＮ７のゲート、及び、ＮＯＲ回路７３の一方の入力端子に接続されている。抵抗Ｒ７の一端は、電源電位ＶＤＤの配線に接続されており、抵抗Ｒ７の他端は、トランジスターＱＰ７のソースに接続されている。トランジスターＱＰ７のドレインは、トランジスターＱＮ７のドレインに接続されており、トランジスターＱＮ７のソースは、電源電位ＶＳＳの配線に接続されている。

キャパシターＣ７の一端は、トランジスターＱＰ７及びＱＮ７のドレイン、及び、インバーター７２の入力端子に接続されており、キャパシターＣ７の他端は、電源電位ＶＳＳの配線に接続されている。インバーター７２は、入力端子に供給される入力信号を反転して出力信号を生成し、その出力信号を出力端子から出力する。インバーター７２の出力端子は、ＮＯＲ回路７３の他方の入力端子に接続されている。ＮＯＲ回路７３は、両方の入力端子にそれぞれ供給される２つの入力信号の論理和の反転を表す信号を求め、その信号を延長信号ＤＬＹとして出力端子から出力する。

図５に示す延長回路４２において、比較結果信号ＣＭＰがローレベルに活性化されると、インバーター７１の出力信号がハイレベルとなる。これにより、ＮＯＲ回路７３から出力される延長信号ＤＬＹはローレベルに活性化される。また、トランジスターＱＰ７がオフ状態となり、トランジスターＱＮ７がオン状態となるので、キャパシターＣ７に蓄積されていた電荷が放出される。これにより、インバーター７２の入力信号がローレベルとなり、インバーター７２の出力信号がハイレベルとなる。

その後、比較結果信号ＣＭＰがハイレベルに非活性化されると、インバーター７１の出力信号がローレベルとなる。従って、トランジスターＱＰ７がオン状態となり、トランジスターＱＮ７がオフ状態となるので、電源電位ＶＤＤが抵抗Ｒ７を介してキャパシターＣ７の一端に供給され、キャパシターＣ７の一端に正の電荷が徐々に蓄積される。これにより、インバーター７２の入力信号の電位が徐々に上昇する。ただし、インバーター７２の入力信号がローレベルである期間においては、インバーター７２の出力信号がハイレベルを維持するので、ＮＯＲ回路７３から出力される延長信号ＤＬＹはローレベルに活性化されたままである。

インバーター７２の入力信号は、比較結果信号ＣＭＰがハイレベルに非活性化されてから所定の期間経過後に、ローレベルからハイレベルに変化する。これにより、インバーター７２の出力信号がローレベルとなり、ＮＯＲ回路７３から出力される延長信号ＤＬＹがハイレベルに非活性化される。このように、延長信号ＤＬＹは、比較結果信号ＣＭＰが活性化されることにより活性化され、比較結果信号ＣＭＰが活性化されてから所定の期間経過後に非活性化される。

図６は、図４に示すシリーズレギュレーター回路の動作を説明するための波形図である。図６に示すように、負荷変動によって負荷が重くなって負荷電流が増加すると、オペアンプ１０の動作が負荷変動に追いつかなくなり、シリーズレギュレーター回路の出力電位ＶＯＵＴに基づいて生成されるフィードバック電位ＶＦＢも過渡的に低下する（破線）。その後、フィードバック電位ＶＦＢは、リンギングを伴いながら一定値（参照電位Ｖ１）に近付く。

コンパレーター４１は、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２（一点差線）の絶対値よりも大きいときに比較結果信号ＣＭＰをハイレベルに非活性化し、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２の絶対値よりも低下したときに比較結果信号ＣＭＰをローレベルに活性化する。延長回路４２は、比較結果信号ＣＭＰが活性化されることによりローレベルに活性化され、比較結果信号ＣＭＰが活性化されてから所定の期間Ｔ１が経過した後にハイレベルに非活性化される延長信号ＤＬＹを生成する。延長信号ＤＬＹがローレベルに活性化されると、オペアンプ１０のバイアス電流が増加して、シリーズレギュレーター回路の出力電位ＶＯＵＴに基づいて生成されるフィードバック電位ＶＦＢの低下及びリンギングが改善される（実線）。

このように、本発明の第２の実施形態によれば、急激な負荷変動の後にシリーズレギュレーター回路の出力電圧が周期的に変動する場合においても、オペアンプ１０のバイアス電流が所定の期間に亘って増加するので、シリーズレギュレーター回路の出力電圧を安定化することができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
図７は、本発明の第３の実施形態に係るシリーズレギュレーター回路の構成例を示す回路図である。第３の実施形態においては、図７に示すように、コンパレーター４１と共に波形整形回路４３を含む制御回路４０ｂが用いられる。その他の点に関しては、第３の実施形態は、第１の実施形態と同様である。

コンパレーター４１は、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２の絶対値よりも小さいときに活性化される比較結果信号ＣＭＰを生成する。波形整形回路４３は、比較結果信号ＣＭＰが活性化されることにより活性化され、比較結果信号ＣＭＰが非活性化された後に徐々に非活性化される波形整形信号ＳＯＦＴを生成する。制御回路４０ｂは、この波形整形信号ＳＯＦＴを、制御信号ＣＮＴとしてオペアンプ１０のバイアス電流供給回路に出力する。

図８は、図７における波形整形回路の構成例を示す回路図である。図８に示すように、波形整形回路４３は、インバーター８１と、抵抗Ｒ８と、ＰチャネルトランジスターＱＰ８と、ＮチャネルトランジスターＱＮ８と、キャパシターＣ８とを含んでいる。

インバーター８１は、入力端子に供給される比較結果信号ＣＭＰを反転して出力信号を生成し、その出力信号を出力端子から出力する。インバーター８１の出力端子は、トランジスターＱＰ８及びＱＮ８のゲートに接続されている。抵抗Ｒ８の一端は、電源電位ＶＤＤの配線に接続されており、抵抗Ｒ８の他端は、トランジスターＱＰ８のソースに接続されている。

トランジスターＱＰ８のドレインは、トランジスターＱＮ８のドレインに接続されており、トランジスターＱＮ８のソースは、電源電位ＶＳＳの配線に接続されている。キャパシターＣ８の一端は、電源電位ＶＤＤの配線に接続されており、キャパシターＣ７の他端は、トランジスターＱＰ８及びＱＮ８のドレインに接続されている。

図８に示す波形整形回路４３において、比較結果信号ＣＭＰがローレベルに活性化されると、インバーター８１の出力信号がハイレベルとなる。これにより、トランジスターＱＰ８がオフ状態となり、トランジスターＱＮ８がオン状態となるので、トランジスターＱＰ８及びＱＮ８のドレインから出力される波形整形信号ＳＯＦＴがローレベルに活性化される。また、キャパシターＣ８の他端に負の電荷が蓄積される。

その後、比較結果信号ＣＭＰがハイレベルに非活性化されると、インバーター８１の出力信号がローレベルとなる。従って、トランジスターＱＰ８がオン状態となり、トランジスターＱＮ８がオフ状態となるので、電源電位ＶＤＤが抵抗Ｒ８を介してキャパシターＣ８の他端に供給され、キャパシターＣ８の他端に蓄積されていた負の電荷が徐々に放出される。これにより、波形整形信号ＳＯＦＴの電位が徐々に上昇してハイレベルに非活性化される。このように、波形整形信号ＳＯＦＴは、比較結果信号ＣＭＰが活性化されることにより活性化され、比較結果信号ＣＭＰが非活性化された後に徐々に非活性化される。

図９は、図７に示すシリーズレギュレーター回路の動作を説明するための波形図である。図９に示すように、負荷変動によって負荷が重くなって負荷電流が増加すると、オペアンプ１０の動作が負荷変動に追いつかなくなり、シリーズレギュレーター回路の出力電位ＶＯＵＴに基づいて生成されるフィードバック電位ＶＦＢも過渡的に低下する（破線）。その後、フィードバック電位ＶＦＢは、リンギングを伴いながら一定値（参照電位Ｖ１）に近付く。

コンパレーター４１は、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２（一点差線）の絶対値よりも大きいときに比較結果信号ＣＭＰをハイレベルに非活性化し、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２の絶対値よりも低下したときに比較結果信号ＣＭＰをローレベルに活性化する。波形整形回路４３は、比較結果信号ＣＭＰが活性化されることによりローレベルに活性化され、比較結果信号ＣＭＰが非活性化された後に徐々にハイレベルに非活性化される波形整形信号ＳＯＦＴを生成する。図９においては、波形整形信号ＳＯＦＴがローレベルからハイレベルに遷移するまでの期間が、Ｔ２として示されている。

波形整形信号ＳＯＦＴがローレベルに活性化されると、オペアンプ１０のバイアス電流が増加して、シリーズレギュレーター回路の出力電位ＶＯＵＴに基づいて生成されるフィードバック電位ＶＦＢの低下及びリンギングが改善される（実線）。また、波形整形信号ＳＯＦＴは、徐々にローレベルからハイレベルに非活性化されるので、図２に示すオペアンプ１０のバイアス電流供給回路１２においてトランジスターＱＰ１８が徐々にオン状態からオフ状態となり、バイアス電流が徐々に減少する。

このように、本発明の第３の実施形態によれば、オペアンプ１０において一旦増加したバイアス電流が徐々に元に戻るので、バイアス電流の急激な減少によりオペアンプ１０の動作が不安定になることを防止できる。

＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。
図１０は、本発明の第４の実施形態に係るシリーズレギュレーター回路の構成例を示す回路図である。第４の実施形態においては、図１０に示すように、コンパレーター４１と共に延長回路４２及び波形整形回路４３を含む制御回路４０ｃが用いられる。その他の点に関しては、第４の実施形態は、第１〜３の実施形態と同様である。

コンパレーター４１は、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２の絶対値よりも小さいときに活性化される比較結果信号ＣＭＰを生成する。延長回路４２は、比較結果信号ＣＭＰが活性化されることにより活性化され、比較結果信号ＣＭＰが活性化されてから所定の期間経過後に非活性化される延長信号ＤＬＹを生成する。波形整形回路４３は、延長信号ＤＬＹが活性化されることにより活性化され、延長信号ＤＬＹが非活性化された後に徐々に非活性化される波形整形信号ＳＯＦＴを生成する。制御回路４０ｃは、この波形整形信号ＳＯＦＴを、制御信号ＣＮＴとしてオペアンプ１０のバイアス電流供給回路に出力する。

延長回路４２の具体的な構成は、図５に示す構成と同一でも良い。また、波形整形回路４３の具体的な構成は、図８に示す構成と同一でも良い。ただし、インバーター８１の入力端子には、比較結果信号ＣＭＰの替わりに延長信号ＤＬＹが供給される。

図１１は、図１０に示すシリーズレギュレーター回路の動作を説明するための波形図である。図１１に示すように、負荷変動によって負荷が重くなって負荷電流が増加すると、オペアンプ１０の動作が負荷変動に追いつかなくなり、シリーズレギュレーター回路の出力電位ＶＯＵＴに基づいて生成されるフィードバック電位ＶＦＢも過渡的に低下する（破線）。その後、フィードバック電位ＶＦＢは、リンギングを伴いながら一定値（参照電位Ｖ１）に近付く。

コンパレーター４１は、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２（一点差線）の絶対値よりも大きいときに比較結果信号ＣＭＰをハイレベルに非活性化し、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２の絶対値よりも低下したときに比較結果信号ＣＭＰをローレベルに活性化する。延長回路４２は、比較結果信号ＣＭＰが活性化されることによりローレベルに活性化され、比較結果信号ＣＭＰが活性化されてから所定の期間Ｔ１が経過した後にハイレベルに非活性化される延長信号ＤＬＹを生成する。

波形整形回路４３は、延長信号ＤＬＹが活性化されることによりローレベルに活性化され、延長信号ＤＬＹが非活性化された後に徐々にハイレベルに非活性化される波形整形信号ＳＯＦＴを生成する。図１１においては、波形整形信号ＳＯＦＴがローレベルからハイレベルに遷移するまでの期間が、Ｔ２として示されている。

このように、本発明の第４の実施形態によれば、急激な負荷変動の後にシリーズレギュレーター回路の出力電圧が周期的に変動する場合においても、オペアンプ１０のバイアス電流が所定の期間に亘って増加するので、シリーズレギュレーター回路の出力電圧を安定化することができる。また、オペアンプ１０において一旦増加したバイアス電流が徐々に元に戻るので、バイアス電流の急激な減少によりオペアンプ１０の動作が不安定になることを防止できる。

＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。
図１２は、本発明の第５の実施形態に係るシリーズレギュレーター回路の構成例を示す回路図である。第５の実施形態においては、図１２に示すように、コンパレーター４１及び延長回路４２と共にマスク回路４４を含む制御回路４０ｄが用いられる。その他の点に関しては、第５の実施形態は、第２の実施形態と同様である。

コンパレーター４１は、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２の絶対値よりも小さいときに活性化される比較結果信号ＣＭＰを生成する。マスク回路４４は、コンパレーター４１によって生成される比較結果信号ＣＭＰが活性化された後の第２の所定の期間において比較結果信号ＣＭＰをマスクする。これにより、比較結果信号ＣＭＰの活性化に伴って一旦活性化され、比較結果信号ＣＭＰが活性化された後の第２の所定の期間においては再び活性化されない比較結果サンプル信号ＣＳＰが生成される。

延長回路４２は、マスク回路４４から出力される比較結果サンプル信号ＣＳＰが活性化されることにより活性化され、比較結果サンプル信号ＣＳＰが活性化されてから所定の期間経過後に非活性化される延長信号ＤＬＹを生成する。制御回路４０ｄは、この延長信号ＤＬＹを、制御信号ＣＮＴとしてオペアンプ１０のバイアス電流供給回路に出力する。

図１３は、図１２におけるマスク回路の構成例を示す回路図である。図１３に示すように、マスク回路４４は、延長回路９１と、インバーター９２と、ＯＲ回路９３とを含んでいる。延長回路９１の具体的な構成は、図５に示す構成と同一でも良い。

延長回路９１の出力信号は、コンパレーター４１から出力される比較結果信号ＣＭＰがローレベルに活性化されることによりローレベルになり、比較結果信号ＣＭＰが活性化されてから第２の所定の期間経過後にハイレベルになる。インバーター９２は、延長回路９１の出力信号を反転して、マスク信号ＭＳＫを出力する。ＯＲ回路９３は、比較結果信号ＣＭＰとマスク信号ＭＳＫとの論理和を表す信号を求め、その信号を比較結果サンプル信号ＣＳＰとして出力端子に出力する。

コンパレーター４１から出力される比較結果信号ＣＭＰがハイレベルに非活性化されているときに、ＯＲ回路９３から出力される比較結果サンプル信号ＣＳＰもハイレベルに非活性化される。また、延長回路９１の出力信号はハイレベルになっており、インバーター９２から出力されるマスク信号ＭＳＫはローレベルになっている。延長回路９１及びインバーター９２はゲート遅延を有しているので、比較結果信号ＣＭＰがローレベルに活性化された際に、マスク信号ＭＳＫは、しばらくの間ローレベルを維持する。これにより、比較結果サンプル信号ＣＳＰは、一旦ローレベルに活性化される。

その後、延長回路９１の出力信号がローレベルになるので、マスク信号ＭＳＫがハイレベルになり、比較結果サンプル信号ＣＳＰもハイレベルに非活性化される。比較結果信号ＣＭＰが活性化された後の第２の所定の期間においては、マスク信号ＭＳＫがハイレベルになっているので、比較結果信号ＣＭＰが再びローレベルに活性化されても、比較結果サンプル信号ＣＳＰはローレベルに活性化されることがない。ただし、比較結果信号ＣＭＰが再びローレベルに活性化されると、マスク信号ＭＳＫがハイレベルになる期間は延長される。比較結果信号ＣＭＰが活性化されてから第２の所定の期間が経過すると、再び比較結果サンプル信号ＣＳＰをローレベルに活性化することが可能となる。

図１４は、図１２に示すシリーズレギュレーター回路の動作を説明するための波形図である。図１４に示すように、負荷変動によって負荷が重くなって負荷電流が増加すると、オペアンプ１０の動作が負荷変動に追いつかなくなり、シリーズレギュレーター回路の出力電位ＶＯＵＴに基づいて生成されるフィードバック電位ＶＦＢも過渡的に低下する（破線）。その後、フィードバック電位ＶＦＢは、リンギングを伴いながら一定値（参照電位Ｖ１）に近付く。

コンパレーター４１は、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２（一点差線）の絶対値よりも大きいときに比較結果信号ＣＭＰをハイレベルに非活性化し、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２の絶対値よりも低下したときに比較結果信号ＣＭＰをローレベルに活性化する。マスク回路４４は、比較結果信号ＣＭＰがローレベルに活性化されてから若干の遅延を伴ってマスク信号ＭＳＫをハイレベルにする。

比較結果サンプル信号ＣＳＰは、比較結果信号ＣＭＰが活性化されることによりローレベルに活性化され、マスク信号ＭＳＫがハイレベルになっている期間においてはハイレベルに非活性化される。このように、マスク信号ＭＳＫによって比較結果信号ＣＭＰがマスクされて、比較結果サンプル信号ＣＳＰが生成される。

延長回路４２は、比較結果サンプル信号ＣＳＰが活性化されることによりローレベルに活性化され、比較結果サンプル信号ＣＳＰが活性化されてから所定の期間Ｔ１が経過した後にハイレベルに非活性化される延長信号ＤＬＹを生成する。延長信号ＤＬＹがローレベルに活性化されると、オペアンプ１０のバイアス電流が増加して、シリーズレギュレーター回路の出力電位ＶＯＵＴに基づいて生成されるフィードバック電位ＶＦＢの低下及びリンギングが改善される（実線）。

＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。
図１５は、本発明の第６の実施形態に係るシリーズレギュレーター回路の構成例を示す回路図である。第６の実施形態においては、図１５に示すように、コンパレーター４１及び波形整形回路４３と共にマスク回路４４を含む制御回路４０ｅが用いられる。その他の点に関しては、第６の実施形態は、第３の実施形態と同様である。

波形整形回路４３は、マスク回路４４から出力される比較結果サンプル信号ＣＳＰが活性化されることにより活性化され、比較結果サンプル信号ＣＳＰが非活性化された後に徐々に非活性化される波形整形信号ＳＯＦＴを生成する。制御回路４０ｅは、この波形整形信号ＳＯＦＴを、制御信号ＣＮＴとしてオペアンプ１０のバイアス電流供給回路に出力する。

＜第７の実施形態＞
次に、本発明の第７の実施形態について説明する。
図１６は、本発明の第７の実施形態に係るシリーズレギュレーター回路の構成例を示す回路図である。第７の実施形態においては、図１６に示すように、コンパレーター４１、延長回路４２、及び、波形整形回路４３と共にマスク回路４４を含む制御回路４０ｆが用いられる。その他の点に関しては、第７の実施形態は、第４の実施形態と同様である。

延長回路４２は、マスク回路４４から出力される比較結果サンプル信号ＣＳＰが活性化されることにより活性化され、比較結果サンプル信号ＣＳＰが活性化されてから所定の期間経過後に非活性化される延長信号ＤＬＹを生成する。波形整形回路４３は、延長信号ＤＬＹが活性化されることにより活性化され、延長信号ＤＬＹが非活性化された後に徐々に非活性化される波形整形信号ＳＯＦＴを生成する。制御回路４０ｆは、この波形整形信号ＳＯＦＴを、制御信号ＣＮＴとしてオペアンプ１０のバイアス電流供給回路に出力する。

以上説明したように、本発明の第５〜第７の実施形態によれば、比較結果信号ＣＭＰが活性化された後の第２の所定の期間において比較結果信号ＣＭＰがマスクされるので、オペアンプ１０のバイアス電流を増加させる期間が必要以上に延長されることを防止して、消費電力を削減できる。

＜第８の実施形態＞
次に、本発明の第８の実施形態について説明する。
図１７は、本発明の第８の実施形態に係るシリーズレギュレーター回路の構成例を示す回路図である。第８の実施形態においては、図１０に示す第４の実施形態に係るシリーズレギュレーター回路において、参照電位生成回路５０の替りに参照電位生成回路５０ａが用いられ、参照電位変更回路１００が追加されている。その他の点に関しては、第８の実施形態は、第４の実施形態と同様である。なお、図４に示す第２の実施形態と同様に波形整形回路４３を省略しても良いし、図７に示す第３の実施形態と同様に延長回路４２を省略しても良い。

参照電位生成回路５０ａは、電源電位ＶＤＤ及びＶＳＳに基づいて、第１の参照電位Ｖ１及び複数の第２の参照電位（図１７においては、２種類の第２の参照電位Ｖ２ａ及びＶ２ｂを示す）を生成する。あるいは、外部回路からシリーズレギュレーター回路に、それらの参照電位を供給するようにしても良い。参照電位Ｖ２ｂの絶対値は、参照電位Ｖ２ａの絶対値よりも小さくなるように設定される。

参照電位変更回路１００は、延長回路４２から出力される延長信号ＤＬＹによって、第２の参照電位Ｖ２を変更するように制御される。あるいは、波形整形回路４３から出力される波形整形信号ＳＯＦＴによって、第２の参照電位Ｖ２を変更するように参照電位変更回路１００を制御しても良い。

例えば、参照電位変更回路１００は、延長信号ＤＬＹが非活性化されているときに参照電位Ｖ２ａを選択し、延長信号ＤＬＹが活性化されているときに参照電位Ｖ２ｂを選択する。軽負荷状態においては、延長信号ＤＬＹが非活性化されているので、参照電位変更回路１００が参照電位Ｖ２ａを選択する。

コンパレーター４１は、フィードバック電位ＶＦＢの絶対値が参照電位Ｖ２の絶対値よりも小さいときに活性化される比較結果信号ＣＭＰを生成する。延長回路４２は、コンパレーター４１から出力される比較結果信号ＣＭＰが活性化されることにより活性化され、比較結果信号ＣＭＰが活性化されてから所定の期間経過後に非活性化される延長信号ＤＬＹを生成する。

波形整形回路４３は、延長信号ＤＬＹが活性化されることにより活性化され、延長信号ＤＬＹが非活性化された後に徐々に非活性化される波形整形信号ＳＯＦＴを生成する。制御回路４０ｃは、この波形整形信号ＳＯＦＴを、制御信号ＣＮＴとしてオペアンプ１０のバイアス電流供給回路に出力する。

参照電位変更回路１００は、延長回路４２によって生成される延長信号ＤＬＹが活性化されたときに、参照電位Ｖ１と参照電位Ｖ２との差が拡大するように参照電位Ｖ２を変更する。例えば、延長信号ＤＬＹが活性化されると、参照電位変更回路１００が参照電位Ｖ２ｂを選択する。

図１８は、図１７に示すシリーズレギュレーター回路の動作を説明するための波形図である。図１８に示すように、負荷変動によって負荷が重くなって負荷電流が増加すると、オペアンプ１０の動作が負荷変動に追いつかなくなり、シリーズレギュレーター回路の出力電位ＶＯＵＴに基づいて生成されるフィードバック電位ＶＦＢも過渡的に低下する（破線）。その後、フィードバック電位ＶＦＢは、リンギングを伴いながら一定値（参照電位Ｖ１）に近付く。

波形整形回路４３は、延長信号ＤＬＹが活性化されることによりローレベルに活性化され、延長信号ＤＬＹが非活性化された後に徐々にハイレベルに非活性化される波形整形信号ＳＯＦＴを生成する。図１８においては、波形整形信号ＳＯＦＴがローレベルからハイレベルに遷移するまでの期間が、Ｔ２として示されている。

参照電位変更回路１００は、延長信号ＤＬＹがハイレベルに非活性化されているときに参照電位Ｖ２ａを選択し、延長信号ＤＬＹがローレベルに活性化されると参照電位Ｖ２ｂを選択する。これにより、参照電位Ｖ１と参照電位Ｖ２との差が拡大するように参照電位Ｖ２が変更されるので、比較結果信号ＣＭＰが活性化され難くなる。このように、本発明の第８の実施形態によれば、オペアンプ１０のバイアス電流を増加させる期間が必要以上に延長されることを防止して、消費電力を削減できる。

本発明の一実施形態に係る電子機器は、上記いずれかの実施形態に係るシリーズレギュレーター回路を備えている。これにより、定常的に消費電力を増加させることなく、負荷変動に対する応答特性が改善されたシリーズレギュレーター回路を備える各種の電子機器を提供することができる。

本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１０…オペアンプ、１１…増幅回路、１２…バイアス電流供給回路、２０…出力回路、３０…フィードバック電位生成回路、４０、４０ａ〜４０ｆ…制御回路、４１…コンパレーター、４２…延長回路、４３…波形整形回路、４４…マスク回路、５０、５０ａ…参照電位生成回路、６０…負荷、７１、７２、８１、９２…インバーター、７３…ＮＯＲ回路、９１…延長回路、９３…ＯＲ回路、１００…参照電位変更回路、ＱＰ２〜ＱＰ１８…ＰチャネルＭＯＳトランジスター、ＱＮ７〜ＱＮ１４…ＮチャネルＭＯＳトランジスター、Ｃ１〜Ｃ８…キャパシター、Ｒ１〜Ｒ８…抵抗

Claims

第１の参照電位とフィードバック電位との差を増幅して、増幅された電位差を誤差信号として出力する演算増幅器と、
前記演算増幅器から出力される誤差信号に従って出力電位を生成する出力回路と、
前記出力回路の出力電位に基づいて、前記フィードバック電位を生成するフィードバック電位生成回路と、
前記フィードバック電位の絶対値が第２の参照電位の絶対値よりも小さいときに活性化される比較結果信号を生成するコンパレーターと、
前記比較結果信号が活性化されたタイミングで活性化され、前記比較結果信号が活性化されたタイミングから所定期間経過後の第２の所定期間において非活性化状態に維持する比較結果サンプル信号を生成するマスク回路と、
比較結果サンプル信号が活性化されることにより活性化され、前記比較結果サンプル信号が活性化されてから所定の期間経過後に非活性化される延長信号を生成する延長回路と、
を含み、
前記延長信号が活性化されたときに前記演算増幅器のバイアス電流を増加させる、シリーズレギュレーター回路。
第１の参照電位とフィードバック電位との差を増幅して、増幅された電位差を誤差信号として出力する演算増幅器と、
前記演算増幅器から出力される誤差信号に従って出力電位を生成する出力回路と、
前記出力回路の出力電位に基づいて、前記フィードバック電位を生成するフィードバック電位生成回路と、
前記フィードバック電位の絶対値が第２の参照電位の絶対値よりも小さいときに活性化される比較結果信号を生成するコンパレーターと、
前記比較結果信号が活性化されたタイミングで活性化され、前記比較結果信号が活性化されたタイミングから所定期間経過後の第２の所定期間において非活性化状態に維持する比較結果サンプル信号を生成するマスク回路と、
前記比較結果サンプル信号が活性化されることにより活性化され、前記比較結果サンプル信号が非活性化された後に徐々に非活性化される波形整形信号を生成する波形整形回路と、を含み、
前記波形整形信号が活性化されたときに前記演算増幅器のバイアス電流を増加させる、シリーズレギュレーター回路。
第１の参照電位とフィードバック電位との差を増幅して、増幅された電位差を誤差信号として出力する演算増幅器と、
前記演算増幅器から出力される誤差信号に従って出力電位を生成する出力回路と、
前記出力回路の出力電位に基づいて、前記フィードバック電位を生成するフィードバック電位生成回路と、
前記フィードバック電位の絶対値が第２の参照電位の絶対値よりも小さいときに活性化される比較結果信号を生成するコンパレーターと、
前記比較結果信号が活性化されたタイミングで活性化され、前記比較結果信号が活性化されたタイミングから所定期間経過後の第２の所定期間において非活性化状態に維持する比較結果サンプル信号を生成するマスク回路と、
前記比較結果サンプル信号が活性化されることにより活性化され、前記比較結果サンプル信号が活性化されてから所定の期間経過後に非活性化される延長信号を生成する延長回路と、
前記延長信号が活性化されることにより活性化され、前記延長信号が非活性化された後に徐々に非活性化される波形整形信号を生成する波形整形回路と、
を含み、
前記波形整形信号が活性化されたときに前記演算増幅器のバイアス電流を増加させる、
シリーズレギュレーター回路。
前記マスク回路は、前記比較結果サンプル信号が活性化されている期間に、前記比較結果信号が再び活性化されると、前記比較結果サンプル信号の活性化期間を延長する、請求項１乃至３のいずれか１項に記載のシリーズレギュレーター回路。
前記延長回路によって生成される前記延長信号、又は、前記波形整形回路によって生成される前記波形整形信号が活性化されたときに、前記第１の参照電位と前記第２の参照電位との差が拡大するように前記第２の参照電位を変更する参照電位変更回路をさらに備える、請求項１〜４のいずれか１項記載のシリーズレギュレーター回路。
請求項１〜５のいずれか１項記載のシリーズレギュレーター回路を備える半導体集積回路装置。
請求項１〜５のいずれか１項記載のシリーズレギュレーター回路を備える電子機器。