WO2016190112A1 - レギュレータ回路、制御方法 - Google Patents

レギュレータ回路、制御方法 Download PDF

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大介 井手
鈴木　登志生
信彦 執行
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ソニー株式会社
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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
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    • G—PHYSICS
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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F5/00—Systems for regulating electric variables by detecting deviations in the electric input to the system and thereby controlling a device within the system to obtain a regulated output

Definitions

  • This technology relates to a regulator circuit and a control method. Specifically, the present invention relates to a regulator circuit that stabilizes and outputs an input voltage and a control method.
  • the power supply voltage required for each electronic circuit is not necessarily prepared in a device on which the electronic circuit is mounted.
  • a regulator circuit is widely used in order to easily and stably generate a power supply voltage required by the electronic circuit.
  • This regulator circuit generally includes a differential amplifier, an output transistor, and a feedback resistor.
  • the differential amplifier compares the output voltage fed back by the feedback resistor with a desired reference voltage, and controls the voltage at the control terminal of the output transistor so that the two voltages approach each other. Therefore, when the input voltage or the load changes, the voltage at the control terminal of the output transistor must be changed according to the change.
  • Patent Documents 1 to 3 describe techniques for dealing with such input voltage and load fluctuations.
  • the present technology has been made in view of such a situation, and makes it possible to supply a stable voltage against a sudden change in load.
  • a regulator circuit includes an output transistor provided between an input terminal and an output terminal, a differential amplifier that amplifies a difference between a reference voltage and a voltage fed back from the output transistor, and a voltage feedback path And a current feedback path, and the current feedback path includes a current source and a transistor.
  • the control terminal of the transistor included in the current feedback path may be connected to the output terminal from the differential amplifier.
  • the transistor included in the current feedback path is configured by NMOS, a gate is connected to an output terminal of the differential amplifier, a drain is connected to the current source, and a source is connected to the differential amplifier. It can be connected to the input terminal.
  • a buffer having an output terminal connected to the control terminal of the output transistor can be further provided.
  • the output transistor can be an NMOS.
  • An inverting buffer having an output terminal connected to the control terminal of the output transistor can be further provided.
  • inverting buffer having an output terminal connected to the control terminal of the output transistor, and a transistor for feeding back a current proportional to a load current to the bias current of the inverting buffer.
  • a replica circuit can be further provided in the voltage feedback path.
  • the replica circuit includes first to third transistors, a control terminal of the first transistor is connected to an output terminal of the differential amplifier, and the second transistor and the third transistor are: It can function as the current source.
  • a control method includes an output transistor provided between an input terminal and an output terminal, and a differential amplification unit that amplifies a difference between a reference voltage and a voltage fed back from the output transistor
  • the circuit control method includes a step of controlling voltage feedback by a voltage feedback path and controlling current feedback by a current feedback path, wherein the current feedback is performed by controlling a current source and a transistor included in the current feedback path. Done.
  • an output transistor is provided between the input terminal and the output terminal, and a differential amplifier that amplifies the difference between the reference voltage and the voltage fed back from the output transistor is provided. It has been.
  • the current feedback path includes a current source and a transistor.
  • FIG. 1 is a diagram illustrating a configuration of an example of a regulator circuit.
  • the input voltage VDD supplied via the input terminal 20 of the regulator circuit 10 is supplied to the source side of the PMOS transistor 24 and the differential amplifier 22.
  • the output voltage is supplied from the drain side of the transistor 24 to the load via the output terminal 23, and a voltage divided by the resistors R1 and R2 is supplied to the non-inverting input terminal of the differential amplifier 22.
  • the inverting input terminal and the non-inverting input terminal of the differential amplifier 22 operate so as to have the same potential.
  • the voltage generated by the reference voltage (Vref) and the feedback resistor is fed back to the differential amplifier 22, and the differential amplifier 22 compares these voltages, and these voltages are Control is performed such that the output voltage is stabilized by controlling the gate voltage of the output transistor 24 so as to approach.
  • the configuration of the regulator circuit 10 is required to respond to a rapid change in load current at a high speed.
  • the feedback path from the feedback resistor returns to the high impedance node, so the response speed is slow.
  • the load current varies only after the gate voltage of the transistor 31 (PMOS transistor) varies. That is, there is an effect of helping the feedback path from the feedback resistor to respond, but speeding up of the feedback path cannot be realized.
  • the gain (input / output characteristics) of a circuit that performs feedback with voltage such as the regulator circuit 10 shown in FIG. 1 and the regulator circuit 30 shown in FIG. 2, will be described.
  • the regulator circuit is a simplified voltage feedback amplifier as shown in FIG.
  • V1 represents an input voltage
  • V2 represents a feedback voltage
  • V0 represents an output voltage
  • the gain of the differential amplifier 22 is A.
  • the relationship between the output voltage V0, the input voltage V1, and the voltage V2 satisfies the following expression (1)
  • the voltage V2 satisfies the following expression (2).
  • the output voltage V0 can be expressed by the following equation (3).
  • the gain (V0 / V1) of the voltage feedback amplifier can be derived from the following equation (4).
  • the gain of the voltage feedback amplifier can be set by the feedback resistor R1 and the feedback resistor R2.
  • the voltage gain A of the differential amplifier 22 is a finite value and has a frequency characteristic
  • changing the gain setting changes the frequency characteristic of the voltage feedback amplifier. There is a possibility.
  • FIG. 4 is a diagram illustrating a configuration of an embodiment of a regulator circuit to which the present technology is applied.
  • the regulator circuit 100 shown in FIG. 4 has a configuration in which a transistor 101 and a current source I1 are added to the regulator circuit 10 shown in FIG.
  • the transistor 101 of the regulator circuit 100 shown in FIG. 4 is an NMOS, its gate (control terminal) is connected to the output terminal of the differential amplifier 22, and its drain is connected to the input voltage VDD from the input terminal 20.
  • the source is connected to the inverting input terminal of the differential amplifier 22.
  • the output transistor 102 composed of the PMOS of the regulator circuit 100 corresponds to the transistor 24 of the regulator circuit 10 of FIG. 1, but the gate is connected to the current source I1 and the drain side of the transistor 101.
  • the regulator circuit 100 is characterized by having not only a voltage feedback path but also a current feedback path.
  • the voltage feedback path and the current feedback path are respectively represented by arrows, and are illustrated as a voltage feedback path 131 and a current feedback path 132.
  • Vout Vref + R2 (I R1 -I 1 ) (5)
  • Vref is a reference voltage input to the differential amplifier 22
  • R2 is a resistance value of the resistor R2
  • I R1 is a current flowing through the resistor R1
  • I 1 is a current. Current from source I1.
  • the output voltage can be controlled by the current. That is, since the newly added current feedback path 132 becomes a main control loop, it becomes a current feedback regulator circuit.
  • the originally existing voltage feedback path 131 serves to reduce the DC offset voltage of the output voltage in order to increase the NMOS gate bias voltage generation and loop gain of the transistor 101.
  • the current feedback path 132 operates as a grounded gate circuit and has a small number of phases, so that, for example, a higher-speed response is possible than the regulator circuit 10 shown in FIG. .
  • resistor R1 of the regulator circuit 100 shown in FIG. 5 can be replaced with a current source.
  • the gain (input / output characteristics) of the regulator circuit 100 having the voltage feedback path and the current feedback path as in the regulator circuit 100 shown in FIG. 4 (FIG. 5) will be described.
  • the regulator circuit 100 is a simplified regulator circuit as shown in FIG.
  • V1 represents a reference voltage
  • V2 represents a feedback voltage
  • V0 represents an output voltage
  • the IV conversion gain is assumed to be IV conversion gain A.
  • I1 represents the current flowing through the resistor R1
  • I2 represents the current flowing through the resistor R2.
  • Ie represents the current output from the buffer having a gain of 1.
  • the voltage V1 the voltage V2 is established. From this relationship, the current I1 and the current I2 can be expressed by the following expressions (8) and (9).
  • FIG. 7 is a diagram illustrating a configuration of the regulator circuit 200 according to the second embodiment.
  • the regulator circuit 200 shown in FIG. 7 has a configuration in which a buffer 201 is added to the regulator circuit 100 shown in FIG.
  • the output terminal of the buffer 201 is connected to the gate side of the output transistor 102, and the input terminal is connected to the current source I1.
  • the regulator circuit may supply voltage to a circuit with a large load current.
  • the size of the output transistor 102 becomes large and a large parasitic capacitance exists. Therefore, by adding the buffer 201, a large parasitic capacitance can be easily driven, and an effective configuration can be obtained even when the size of the output transistor 102 is increased.
  • FIG. 8 is a diagram illustrating a configuration of the regulator circuit 300 according to the third embodiment.
  • the regulator circuit 300 shown in FIG. 8 has a configuration in which a PMOS transistor 301 is added to the regulator circuit 200 shown in FIG.
  • the gate of the transistor 301 is connected to the output terminal of the buffer 201, the source is connected to the input voltage VDD, and the drain is connected to the buffer 201.
  • the configuration of the regulator circuit 300 shown in FIG. 8 is a configuration in which a current proportional to the load current is added to the bias current of the buffer 201. By feeding back a current proportional to the load current, it is possible to achieve a higher speed than the regulator circuit 200 shown in FIG.
  • FIG. 9 is a diagram illustrating a configuration of the regulator circuit 400 according to the fourth embodiment.
  • the output transistor 102 in the first to third embodiments is a PMOS transistor, it can also be composed of an NMOS transistor.
  • the output transistor 401 of the regulator circuit 400 shown in FIG. 9 is an NMOS transistor, and an inverting buffer 402 is connected to the gate of the output transistor 401.
  • the output terminal of the inverting buffer 402 is connected to the gate side of the output transistor 401, and the input terminal is connected to the current source I1.
  • the output transistor 401 By configuring the output transistor 401 with an NMOS transistor, it is possible to drive the output transistor 401 with a voltage VDD2 smaller than the voltage VDD1, and it is possible to achieve lower power consumption than when the output transistor is configured with a PMOS transistor.
  • FIG. 10 is a diagram illustrating a configuration of the regulator circuit 500 according to the fifth embodiment.
  • the regulator circuit 500 shown in FIG. 10 has a configuration in which transistors 501 to 503 are added to the regulator circuit 400 shown in FIG.
  • the transistor 501 is an NMOS, and the transistor 502 and the transistor 503 are composed of PMOS.
  • the transistor 502 and the transistor 503 form a current mirror circuit, and the output current from the current mirror circuit is added to the bias current of the inverting buffer 402.
  • the input current of the current mirror circuit is connected so as to be supplied from the drain side of the transistor 501.
  • the gate of the transistor 501 is connected to the output terminal of the inverting buffer 402, and the source is connected to the output terminal 23 of the regulator circuit 500.
  • the configuration of the regulator circuit 500 shown in FIG. 10 is such that a current proportional to the load current is added to the bias current of the inverting buffer 402, similarly to the regulator circuit 300 shown in FIG. By feeding back a current proportional to the load current, it is possible to achieve a higher speed than the regulator circuit 400 shown in FIG.
  • FIG. 11 is a diagram illustrating a configuration of a regulator circuit 600 according to the sixth embodiment.
  • the regulator circuit 600 shown in FIG. 11 has a configuration in which a replica circuit is provided in the voltage feedback path 131 (FIG. 5) in the regulator circuit 100 (first embodiment) shown in FIG. Even in the configuration in which the replica circuit is provided, the basic operation is the same as that of the regulator circuit 100 because the voltage feedback path 131 is only separated.
  • the regulator circuit 600 shown in FIG. 11 has a configuration in which transistors 601 to 603 and a resistor R3 constituting a replica circuit are added to the regulator circuit 100 shown in FIG.
  • the PMOS transistor 602 and the transistor 603 form a current mirror circuit, and an output current from the current mirror circuit is connected to the drain side of the NMOS transistor 101.
  • the output current from the current mirror circuit is a current I1, which corresponds to the current I1 from the current source I1 in the regulator circuit 100 of FIG.
  • the input current of the transistor 602 constituting the current mirror circuit is connected so as to be supplied from the drain side of the NMOS transistor 601.
  • the gate of the transistor 601 is connected to the output terminal of the differential amplifier 22, and the source is connected to the inverting input terminal of the differential amplifier 22 and also to the resistor R3.
  • the regulator circuit 600 can be multi-staged by including a current mirror circuit, and a single differential amplifier 22 can have a plurality of output stages.
  • FIG. 12 shows a regulator circuit 700 having three output stages.
  • the first stage includes a transistor 603-1, a transistor 101-1, an output transistor 102-1, a resistor R1, and a resistor R2.
  • the transistor 603-1 forms a current mirror circuit with the transistor 602, and a current I1 flows through the transistor 603-1.
  • the voltage Vout1 is extracted from the first stage.
  • the second stage includes a transistor 603-2, a transistor 101-2, an output transistor 102-2, a resistor R1, and a resistor R2.
  • the transistor 603-2 forms a current mirror circuit with the transistor 602, and a current I1 flows through the transistor 603-2.
  • the voltage Vout2 is taken out from the second stage.
  • the third stage includes a transistor 603-3, a transistor 101-3, an output transistor 102-3, a resistor R1, and a resistor R2.
  • the transistor 603-3 forms a current mirror circuit with the transistor 602, and a current I1 flows through the transistor 603-3. From the third stage, the voltage Vout3 is taken out.
  • a plurality of output stages can be configured by one differential amplifier 22, and low power consumption can be realized.
  • the regulator circuit 600 according to the second embodiment shown in FIG. 7 can be applied to the regulator circuit 600 according to the sixth embodiment shown in FIG. 11, and a buffer 201 can be added.
  • the regulator circuit 300 of the third embodiment shown in FIG. 8 is applied to the regulator circuit 600 of the sixth embodiment shown in FIG. 11, and a buffer 201 and a transistor 301 are added. Can do.
  • the output transistor 102 of the regulator circuit 600 according to the sixth embodiment shown in FIG. 11 has been described by taking as an example the case of a PMOS, but may be configured by an NMOS.
  • the configuration of the regulator circuit 400 of the fourth embodiment shown in FIG. 9 or the regulator circuit 500 of the fifth embodiment shown in FIG. 10 is applied to the regulator circuit 600 of the sixth embodiment. can do.
  • the feedback path from the feedback resistor can be speeded up, the frequency characteristics do not depend on the gain setting, the circuit configuration is not complicated, and the speed is increased with a small dedicated area. In addition, it is possible to realize frequency characteristics that do not depend on the gain setting.
  • system represents the entire apparatus composed of a plurality of apparatuses.
  • this technique can also take the following structures.
  • An output transistor provided between the input terminal and the output terminal; A differential amplifier for amplifying a difference between a reference voltage and a voltage fed back from the output transistor; a voltage feedback path; A current feedback path and The current feedback path is a regulator circuit including a current source and a transistor.
  • the regulator circuit according to (1) wherein a control terminal of the transistor included in the current feedback path is connected to an output terminal from the differential amplifier.
  • the transistor included in the current feedback path is configured by NMOS, a gate is connected to an output terminal of the differential amplifier, a drain is connected to the current source, and a source is connected to the differential amplifier.
  • the regulator circuit according to (1) which is connected to an input terminal.
  • the regulator circuit according to any one of (1) to (3) further including a buffer having an output terminal connected to a control terminal of the output transistor.
  • a buffer having an output terminal connected to a control terminal of the output transistor;
  • the regulator circuit according to any one of (1) to (3) further including: a transistor for feeding back a current proportional to a load current to the bias current of the buffer.
  • An inverting buffer having an output terminal connected to the control terminal of the output transistor;
  • the regulator circuit according to (6) further including: a transistor for feeding back a current proportional to a load current to the bias current of the inverting buffer.
  • the regulator circuit according to any one of (1) to (8) further including a replica circuit in the voltage feedback path.
  • the replica circuit includes first to third transistors, A control terminal of the first transistor is connected to an output terminal of the differential amplifier;
  • a plurality of output stages are provided in one differential amplification unit, The regulator circuit according to (1), wherein each output stage includes a current feedback path, an output transistor, and a feedback resistor.
  • An output transistor provided between the input terminal and the output terminal;
  • a control method of a regulator circuit comprising: a differential amplifier that amplifies a difference between a reference voltage and a voltage fed back from the output transistor; Voltage feedback is controlled by the voltage feedback path, Including controlling the current feedback by a current feedback path, The current feedback is performed by controlling a current source and a transistor included in the current feedback path.

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Abstract

本技術は、負荷の急峻な変化にも対応できるようにするレギュレータ回路、制御方法に関する。 入力端子と出力端子の間に設けられた出力トランジスタと、参照電圧と出力トランジスタから帰還された電圧との差分を増幅する差動増幅部と電圧帰還経路と、電流帰還経路とを備え、電流帰還経路は、電流源とトランジスタを含む。電流帰還経路に含まれるトランジスタは、ＮＭＯＳで構成され、ゲートは、差動増幅部の出力端子に接続され、ドレインは、電流源に接続され、ソースは、差動増幅部の入力端子に接続されている。本技術は、レギュレータ回路に適用できる。

Description

レギュレータ回路、制御方法
　本技術は、レギュレータ回路、制御方法に関する。詳しくは、入力された電圧を安定化して出力するレギュレータ回路、制御方法に関する。
　電子回路を安定に動作させるために、その電源電圧を一定の値に安定化させたい場合がある。また、各電子回路が必要とする電源電圧は、必ずしも電子回路が搭載される機器に用意されているとは限らない。このような場合に、電子回路が必要とする電源電圧を簡易かつ安定に生成するために、レギュレータ回路が広く用いられている。
　このレギュレータ回路は一般的に、差動増幅器と出力トランジスタと帰還抵抗を備えている。差動増幅器は、帰還抵抗により帰還した出力電圧と所望の基準電圧とを比較し、２つの電圧が近づくように出力トランジスタの制御端子の電圧を制御する。従って、入力電圧や負荷が変動した場合には、その変動に応じて出力トランジスタの制御端子の電圧を変化させなければならない。このような入力電圧や負荷の変動に対応する手法について、特許文献１乃至３に記載がある。
特開２０１０－０７９６５３号公報 特開２００６－０６５８３６号公報 特開２００４－００５６７０号公報
　特許文献１乃至３に開示されている入力電圧や負荷の変動に対応する手法によると、出力トランジスタのゲート電圧が変動してからでないと対応できないため、急峻な変動に対応できない可能性がある。また、特許文献３によると、ソースとソースで帰還信号を受けているため、必ず制御経路に２以上のトランジスタが必要となり、回路構成が複雑になってしまう。
　入力電圧や負荷の急峻な変動に対しても安定した電圧を供給でき、回路構成が複雑とならないことが望まれている。
　本技術は、このような状況に鑑みてなされたものであり、負荷の急峻な変動に対して安定した電圧を供給できるようにするものである。
　本技術の一側面のレギュレータ回路は、入力端子と出力端子の間に設けられた出力トランジスタと、参照電圧と前記出力トランジスタから帰還された電圧との差分を増幅する差動増幅部と電圧帰還経路と、電流帰還経路とを備え、前記電流帰還経路は、電流源とトランジスタを含む。
　前記電流帰還経路に含まれる前記トランジスタの制御端子は、前記差動増幅部からの出力端子に接続されているようにすることができる。
　前記電流帰還経路に含まれる前記トランジスタは、ＮＭＯＳで構成され、ゲートは、前記差動増幅部の出力端子に接続され、ドレインは、前記電流源に接続され、ソースは、前記差動増幅部の入力端子に接続されているようにすることができる。
　前記出力トランジスタの制御端子に出力端子が接続されているバッファをさらに備えるようにすることができる。
　前記出力トランジスタの制御端子に出力端子が接続されているバッファと、前記バッファのバイアス電流に負荷電流に比例した電流を帰還するためのトランジスタとをさらに備えるようにすることができる。
　前記出力トランジスタは、ＮＭＯＳであるようにすることができる。
　前記出力トランジスタの制御端子に出力端子が接続されている反転バッファをさらに備えるようにすることができる。
　前記出力トランジスタの制御端子に出力端子が接続されている反転バッファと、前記反転バッファのバイアス電流に負荷電流に比例した電流を帰還するためのトランジスタとをさらに備えるようにすることができる。
　前記電圧帰還経路に、レプリカ回路をさらに備えるようにすることができる。
　前記レプリカ回路は、第１乃至第３のトランジスタを含み、前記第１のトランジスタの制御端子は、前記差動増幅部の出力端子に接続され、前記第２のトランジスタと前記第３のトランジスタは、前記電流源として機能するようにすることができる。
　１個の前記差動増幅部に複数の出力段を設け、前記出力段毎に電流帰還経路、出力トランジスタ、および帰還抵抗が含まれているようにすることができる。
　本技術の一側面の制御方法は、入力端子と出力端子の間に設けられた出力トランジスタと、参照電圧と前記出力トランジスタから帰還された電圧との差分を増幅する差動増幅部とを備えるレギュレータ回路の制御方法において、電圧帰還経路により電圧帰還を制御し、電流帰還経路により電流帰還を制御するステップを含み、前記電流帰還は、前記電流帰還経路に含まれる電流源とトランジスタを制御することで行われる。
　本技術の一側面のレギュレータ回路および制御方法においては、入力端子と出力端子の間に出力トランジスタが設けられ、参照電圧と出力トランジスタから帰還された電圧との差分を増幅する差動増幅部が設けられている。また電圧帰還経路と、電流帰還経路とがあり、電流帰還経路には、電流源とトランジスタが含まれる構成とされている。
　本技術の一側面によれば、負荷の急峻な変動に対して安定した電圧を供給できる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
レギュレータの構成の一例を示す図である。 レギュレータの構成の一例を示す図である。 レギュレータの構成を簡略化した構成を示す図である。 本技術を適用したレギュレータの一実施の形態の構成を示す図である。 電圧帰還と電流帰還について説明するための図である。 レギュレータの構成を簡略化した構成を示す図である。 本技術を適用したレギュレータの一実施の形態の他の構成を示す図である。 本技術を適用したレギュレータの一実施の形態の他の構成を示す図である。 本技術を適用したレギュレータの一実施の形態の他の構成を示す図である。 本技術を適用したレギュレータの一実施の形態の他の構成を示す図である。 本技術を適用したレギュレータの一実施の形態の他の構成を示す図である。 本技術を適用したレギュレータの一実施の形態の他の構成を示す図である。
　以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は、以下の順序で行う。
　１．レギュレータの構成（従来）
　２．レギュレータの構成（本実施の第１の形態）
　３．第２の実施の形態
　４．第３の実施の形態
　５．第４の実施の形態
　６．第５の実施の形態
　７．第６の実施の形態
　＜レギュレータの構成（従来）＞
　以下に説明する本技術は、電圧を安定させ、供給するレギュレータ回路に適用できる。ここでは、レギュレータ回路に本技術を適用した場合を例に挙げて説明する。
　本技術を適用したレギュレータ回路と、従来のレギュレータ回路との差異を明確にするために、図１乃至図３を参照して、従来のレギュレータ回路について説明し、図４以降を参照して、本技術を適用したレギュレータについて説明する。
　図１は、レギュレータ回路の一例の構成を示す図である。レギュレータ回路１０の入力端子２０を介して供給される入力電圧ＶDDは、ＰＭＯＳのトランジスタ２４のソース側と、差動増幅器２２に供給される。
　出力電圧は、トランジスタ２４のドレイン側から出力端子２３を介して負荷に供給されるとともに、抵抗Ｒ１と抵抗Ｒ２による分電圧を差動増幅器２２の非反転入力端子に供給している。このとき、差動増幅器２２の反転入力端子と非反転入力端子は、同電位になるように動作する。
　図１に示したレギュレータ回路１０においては、基準電圧(Vref)と帰還抵抗により発生する電圧が、差動増幅器２２に帰還され、差動増幅器２２が、それらの電圧を比較し、それらの電圧が近づくように出力トランジスタ２４のゲート電圧が制御されることで出力電圧が安定するような制御が行われる。
　レギュレータ回路１０の構成には、負荷電流の急峻な変動に対して高速に応答することが求められるが、帰還抵抗からの帰還経路は高インピーダンスノードへ帰還するため応答速度が遅い。応答速度を上げるために、新たに帰還経路を設けることが提案されている。例えば、図２に示すように、負荷電流に比例した電流を差動増幅器２２へバイアス電流として帰還させるためのトランジスタ３１を設け、高速な応答を実現する手法が提案されている。
　図２に示したレギュレータ回路３０によると、負荷電流の変動に対してはトランジスタ３１（PMOSトランジスタ）のゲート電圧が変動してからではないと効果がない。すなわち、帰還抵抗からの帰還経路が応答したのを助ける効果はあるが、帰還経路の高速化は実現できない。
　図１に示したレギュレータ回路１０、および図２に示したレギュレータ回路３０のように、電圧で帰還をかけている回路のゲイン(入出力特性)について説明する。説明のため、レギュレータ回路を図３に示すような簡素化した電圧帰還型増幅器とする。
　図３に示した電圧帰還型増幅器において、Ｖ１は入力電圧を表し、Ｖ２は帰還電圧を表し、Ｖ０は、出力電圧を表す。また差動増幅器２２のゲインをＡとする。このようにした場合、出力電圧Ｖ０と入力電圧Ｖ１、および電圧Ｖ２の関係は次式（１）を満たし、電圧Ｖ２は次式（２）を満たす。
Figure JPOXMLDOC01-appb-M000001
　この式（１）と式（２）から、出力電圧Ｖ０は、次式（３）で表すことができる。
Figure JPOXMLDOC01-appb-M000002
　式（３）から、電圧帰還型増幅器のゲイン（Ｖ０／Ｖ１）を次式（４）と導き出すことができる。
Figure JPOXMLDOC01-appb-M000003
　式（４）から、電圧帰還型増幅器のゲインは、帰還抵抗Ｒ１と帰還抵抗Ｒ２により設定できることが読み取れる。
　このように、電圧帰還型増幅器の場合、負荷電流の急峻な変動に対して高速に応答させるため、出力トランジスタのゲート電圧をモニタして帰還をかける方法があるが、この方法では、出力トランジスタのゲート電圧が変動してからではないと効果がない。よって、急峻な変動に高速で応答することができない可能性がある。
　差動増幅器２２の電圧ゲインＡは、有限の値であり、周波数特性を有しているため、ゲイン設定（帰還抵抗Ｒ１と帰還抵抗Ｒ２）を変えると、電圧帰還型増幅器の周波数特性が変わってしまう可能性がある。
　また、電圧帰還型増幅器では、ゲイン設定を変えると周波数特性が異なってしまう可能性がある。そこで、急峻な変動に高速で応答することができ、ゲイン設定を変えても周波数特性が異なることがないような本技術を適用したレギュレータ回路について、以下に説明する。
　＜レギュレータの構成（本実施の第１の形態）＞
　図４は、本技術を適用したレギュレータ回路の一実施の形態の構成を示す図である。
　図４に示したレギュレータ回路１００は、図１に示したレギュレータ回路１０に、トランジスタ１０１と電流源Ｉ１を追加した構成となっている。図４に示したレギュレータ回路１００において、図１に示したレギュレータ回路１０と同一の箇所には、同一の符号を付し、その説明は適宜省略する。
　図４に示したレギュレータ回路１００のトランジスタ１０１は、ＮＭＯＳであり、そのゲート（制御端子）は、差動増幅器２２の出力端子に接続され、ドレインは、入力端子２０からの入力電圧ＶDDに接続されている電流源Ｉ１に接続され、ソースは、差動増幅器２２の反転入力端子に接続されている。
　レギュレータ回路１００のＰＭＯＳで構成されている出力トランジスタ１０２は、図１のレギュレータ回路１０のトランジスタ２４に該当するが、ゲートは、電流源Ｉ１とトランジスタ１０１のドレイン側に接続されている。
　レギュレータ回路１００は、図５に示すように、電圧帰還経路だけでなく、電流帰還経路を有することを特徴とする。図５では、電圧帰還経路と電流帰還経路をそれぞれ矢印で表し、電圧帰還経路１３１、電流帰還経路１３２として図示してある。
　図４（図５）に示したレギュレータ回路１００において、出力電圧Ｖoutは次式（５）で表される。
　　Ｖout＝Ｖref＋Ｒ２・（ＩR1―Ｉ1）　　　・・・（５）
　式（５）において、Ｖrefは、差動増幅器２２に入力される参照電圧であり、Ｒ２は、抵抗Ｒ２の抵抗値であり、ＩR1は、抵抗Ｒ１を流れる電流であり、Ｉ1は、電流源Ｉ１からの電流である。
　式（５）より、電流で出力電圧を制御できていることが読み取れる。すなわち、新たに追加した電流帰還経路１３２が、メインの制御ループになるため、電流帰還型レギュレータ回路となる。もともと存在していた電圧帰還経路１３１は、トランジスタ１０１のＮＭＯＳゲートバイアス電圧生成およびループゲインを高めるため、出力電圧のＤＣオフセット電圧を低減する働きをしている。
　図５に示したレギュレータ回路１００においては、電流帰還経路１３２は、ゲート接地回路として動作し、位相のまわりが少ないため、例えば、図１に示したレギュレータ回路１０に比べ高速な応答が可能となる。
　なお、図５に示したレギュレータ回路１００の抵抗Ｒ１は、電流源に置き換えることができる。
　図４（図５）に示したレギュレータ回路１００のように、電圧帰還経路と電流帰還経路を有するレギュレータ回路１００のゲイン(入出力特性)について説明する。説明のため、レギュレータ回路１００を図６に示すような簡素化したレギュレータ回路とする。
　図６に示したレギュレータ回路において、以下の式において、Ｖ１は、参照電圧を表し、Ｖ２は、帰還電圧を表し、Ｖ０は、出力電圧を表す。またＩＶ変換ゲインをＩＶ変換ゲインＡとする。またＩ１は、抵抗Ｒ１を流れる電流を表し、Ｉ２は、抵抗Ｒ２を流れる電流を表す。Ｉｅは、ゲイン１倍のバッファから出力される電流を表す。
　電流Ｉｅ、電流Ｉ１、および電流Ｉ２の関係は、次式（６）で表され、出力電圧Ｖ０、入力電圧Ｖ１、および電圧Ｖ２の関係は、次式（７）で表される。
　Ｉｅ＝Ｉ１－Ｉ２　　　・・・（６）
　Ｖ０＝Ａ・Ｉｅ＝Ａ・（Ｉ１－Ｉ２）　　　・・・（７）
　非反転入力端子に入力される電圧Ｖ１は、ゲイン１倍のバッファを通って出力されるため、電圧Ｖ１＝電圧Ｖ２が成り立つ。この関係から、電流Ｉ１と電流Ｉ２は、次式（８）、次式（９）と表せる。
Figure JPOXMLDOC01-appb-M000004
　式（７）、式（８）、式（９）より、レギュレータ回路１００のゲイン（Ｖ０／Ｖ１）は、次式（１０）となる。
Figure JPOXMLDOC01-appb-M000005
　式（１０）から、ＩＶ変換ゲインＡは、抵抗Ｒ２に関わり、抵抗Ｒ１には関わっていないことが読み取れる。このことから、帰還抵抗Ｒ２を固定とし、帰還抵抗Ｒ１を変化させて使用することで、ゲイン設定によって、周波数特性が変わることなく、動作させることが可能となる。
　＜第２の実施の形態＞
　レギュレータ回路の第２の実施の形態について説明する。図７は、第２の実施の形態におけるレギュレータ回路２００の構成を示す図である。
　図７に示したレギュレータ回路２００は、図４に示したレギュレータ回路１００に、バッファ２０１を追加した構成とされている。バッファ２０１の出力端子は、出力トランジスタ１０２のゲート側に接続され、入力端子は、電流源Ｉ１に接続されている。
　レギュレータ回路は、負荷電流の多い回路へ電圧を供給することがある。このような場合、出力トランジスタ１０２のサイズが大きくなり、大きな寄生容量が存在する。そこで、バッファ２０１を追加することで、容易に大きな寄生容量を駆動することができるようになり、出力トランジスタ１０２のサイズが大きくなるような場合においても、効果的な構成とすることができる。
　＜第３の実施の形態＞
　レギュレータ回路の第３の実施の形態について説明する。図８は、第３の実施の形態におけるレギュレータ回路３００の構成を示す図である。
　図８に示したレギュレータ回路３００は、図７に示したレギュレータ回路２００に、ＰＭＯＳのトランジスタ３０１を追加した構成とされている。トランジスタ３０１のゲートは、バッファ２０１の出力端子に接続され、ソースは入力電圧ＶDDに接続され、ドレインはバッファ２０１に接続されている。
　図８に示したレギュレータ回路３００の構成は、負荷電流に比例した電流が、バッファ２０１のバイアス電流に加算される構成である。負荷電流に比例した電流を帰還することで、図７に示したレギュレータ回路２００よりも、より高速化を実現できる構成とすることができる。
　＜第４の実施の形態＞
　レギュレータ回路の第４の実施の形態について説明する。図９は、第４の実施の形態におけるレギュレータ回路４００の構成を示す図である。
　第１乃至第３の実施の形態における出力トランジスタ１０２は、ＰＭＯＳトランジスタであったが、ＮＭＯＳトランジスタで構成することも可能である。図９に示したレギュレータ回路４００の出力トランジスタ４０１は、ＮＭＯＳトランジスタであり、この出力トランジスタ４０１のゲートには、反転バッファ４０２が接続されている。
　反転バッファ４０２の出力端子は、出力トランジスタ４０１のゲート側に接続され、入力端子は、電流源Ｉ１に接続されている。
　出力トランジスタ４０１をＮＭＯＳトランジスタで構成することで、電圧ＶDD1よりも小さな電圧ＶDD2で駆動させることが可能となり、出力トランジスタをＰＭＯＳトランジスタで構成する場合と比べて低消費電力化を実現できる。
　＜第５の実施の形態＞
　レギュレータ回路の第５の実施の形態について説明する。図１０は、第５の実施の形態におけるレギュレータ回路５００の構成を示す図である。
　図１０に示したレギュレータ回路５００は、図９に示したレギュレータ回路４００に、トランジスタ５０１乃至５０３を追加した構成とされている。トランジスタ５０１は、ＮＭＯＳであり、トランジスタ５０２とトランジスタ５０３は、ＰＭＯＳで構成されている。トランジスタ５０２とトランジスタ５０３により、カレントミラー回路が構成され、カレントミラー回路からの出力電流が、反転バッファ４０２のバイアス電流に加算される構成とされている。
　また、カレントミラー回路の入力電流は、トランジスタ５０１のドレイン側から供給されるように接続されている。トランジスタ５０１のゲートは、反転バッファ４０２の出力端子に接続され、ソースは、レギュレータ回路５００の出力端子２３に接続されている。
　図１０に示したレギュレータ回路５００の構成は、図８に示したレギュレータ回路３００と同じく、負荷電流に比例した電流が、反転バッファ４０２のバイアス電流に加算される構成となっている。負荷電流に比例した電流を帰還することで、図９に示したレギュレータ回路４００よりも、より高速化を実現できる構成とすることができる。
　＜第６の実施の形態＞
　レギュレータ回路の第６の実施の形態について説明する。図１１は、第６の実施の形態におけるレギュレータ回路６００の構成を示す図である。
　図１１に示したレギュレータ回路６００は、図４に示したレギュレータ回路１００（第１の実施の形態）における電圧帰還経路１３１（図５）にレプリカ回路を設けた構成とされている。レプリカ回路を設けた構成とした場合も、電圧帰還経路１３１を分離しているだけなので、基本的な動作は、レギュレータ回路１００と同じである。
　図１１に示したレギュレータ回路６００は、図４に示したレギュレータ回路１００に、レプリカ回路を構成するトランジスタ６０１乃至６０３と、抵抗Ｒ３を追加した構成とされている。
　ＰＭＯＳのトランジスタ６０２とトランジスタ６０３により、カレントミラー回路が構成され、カレントミラー回路からの出力電流が、ＮＭＯＳのトランジスタ１０１のドレイン側に入力される接続とされている。カレントミラー回路からの出力電流は、電流Ｉ１であり、図４のレギュレータ回路１００における電流源Ｉ１からの電流Ｉ１に相当する。
　また、カレントミラー回路を構成するトランジスタ６０２の入力電流は、ＮＭＯＳのトランジスタ６０１のドレイン側から供給されるように接続されている。トランジスタ６０１のゲートは、差動増幅器２２の出力端子に接続され、ソースは、差動増幅器２２の反転入力端子と接続されるとともに、抵抗Ｒ３とも接続されている。
　レギュレータ回路６００は、カレントミラー回路を含むことで、多段にすることができ、１つの差動増幅器２２で、複数の出力段を有する構成とすることができる。図１２に、３段の出力段を有するレギュレータ回路７００を示す。
　１段目には、トランジスタ６０３－１、トランジスタ１０１－１、出力トランジスタ１０２－１、抵抗Ｒ１、抵抗Ｒ２が含まれる。トランジスタ６０３－１は、トランジスタ６０２とカレントミラー回路を構成し、トランジスタ６０３－１には、電流Ｉ１が流れる。１段目からは、電圧Ｖout1が取り出される。
　２段目には、トランジスタ６０３－２、トランジスタ１０１－２、出力トランジスタ１０２－２、抵抗Ｒ１、抵抗Ｒ２が含まれる。トランジスタ６０３－２は、トランジスタ６０２とカレントミラー回路を構成し、トランジスタ６０３－２には、電流Ｉ１が流れる。２段目からは、電圧Ｖout2が取り出される。
　３段目には、トランジスタ６０３－３、トランジスタ１０１－３、出力トランジスタ１０２－３、抵抗Ｒ１、抵抗Ｒ２が含まれる。トランジスタ６０３－３は、トランジスタ６０２とカレントミラー回路を構成し、トランジスタ６０３－３には、電流Ｉ１が流れる。３段目からは、電圧Ｖout3が取り出される。
　このように、複数の出力段に対して、１つの差動増幅器２２で構成することが可能となり、低消費電力化を実現できる。
　なお、図１１に示した第６の実施の形態のレギュレータ回路６００に、図７に示した第２の実施の形態のレギュレータ回路２００を適用し、バッファ２０１を追加した構成とすることができる。また、図１１に示した第６の実施の形態のレギュレータ回路６００に、図８に示した第３の実施の形態のレギュレータ回路３００を適用し、バッファ２０１とトランジスタ３０１を追加した構成とすることができる。
　また、図１１に示した第６の実施の形態のレギュレータ回路６００の出力トランジスタ１０２は、ＰＭＯＳである場合を例に挙げて説明したが、ＮＭＯＳで構成するようにすることができる。この場合、図９に示した第４の実施の形態のレギュレータ回路４００または図１０に示した第５の実施の形態のレギュレータ回路５００の構成を、第６の実施の形態のレギュレータ回路６００に適用することができる。
　このように、本技術によれば、帰還抵抗からの帰還経路の高速化を実現し、周波数特性がゲイン設定に依存しない構成を実現し、回路構成が複雑とならず、小さい専有面積で高速化およびゲイン設定に依存しない周波数特性を実現することが可能となる。
　本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　なお、本技術は以下のような構成も取ることができる。
（１）
　入力端子と出力端子の間に設けられた出力トランジスタと、
　参照電圧と前記出力トランジスタから帰還された電圧との差分を増幅する差動増幅部と
　電圧帰還経路と、
　電流帰還経路と
　を備え、
　前記電流帰還経路は、電流源とトランジスタを含む
　レギュレータ回路。
（２）
　前記電流帰還経路に含まれる前記トランジスタの制御端子は、前記差動増幅部からの出力端子に接続されている
　前記（１）に記載のレギュレータ回路。
（３）
　前記電流帰還経路に含まれる前記トランジスタは、ＮＭＯＳで構成され、ゲートは、前記差動増幅部の出力端子に接続され、ドレインは、前記電流源に接続され、ソースは、前記差動増幅部の入力端子に接続されている
　前記（１）に記載のレギュレータ回路。
（４）
　前記出力トランジスタの制御端子に出力端子が接続されているバッファをさらに備える
　前記（１）乃至（３）のいずれかに記載のレギュレータ回路。
（５）
　前記出力トランジスタの制御端子に出力端子が接続されているバッファと、
　前記バッファのバイアス電流に負荷電流に比例した電流を帰還するためのトランジスタと
　をさらに備える
　前記（１）乃至（３）のいずれかに記載のレギュレータ回路。
（６）
　前記出力トランジスタは、ＮＭＯＳである
　前記（１）乃至（５）のいずれかに記載のレギュレータ回路。
（７）
　前記出力トランジスタの制御端子に出力端子が接続されている反転バッファをさらに備える
　前記（６）に記載のレギュレータ回路。
（８）
　前記出力トランジスタの制御端子に出力端子が接続されている反転バッファと、
　前記反転バッファのバイアス電流に負荷電流に比例した電流を帰還するためのトランジスタと
　をさらに備える
　前記（６）に記載のレギュレータ回路。
（９）
　前記電圧帰還経路に、レプリカ回路をさらに備える
　前記（１）乃至（８）のいずれかに記載のレギュレータ回路。
（１０）
　前記レプリカ回路は、第１乃至第３のトランジスタを含み、
　前記第１のトランジスタの制御端子は、前記差動増幅部の出力端子に接続され、
　前記第２のトランジスタと前記第３のトランジスタは、前記電流源として機能する
　前記（９）に記載のレギュレータ回路。
（１１）
　１個の前記差動増幅部に複数の出力段を設け、
　前記出力段毎に電流帰還経路、出力トランジスタ、および帰還抵抗が含まれている
　前記（１）に記載のレギュレータ回路。
（１２）
　入力端子と出力端子の間に設けられた出力トランジスタと、
　参照電圧と前記出力トランジスタから帰還された電圧との差分を増幅する差動増幅部と
　を備えるレギュレータ回路の制御方法において、
　電圧帰還経路により電圧帰還を制御し、
　電流帰還経路により電流帰還を制御する
　ステップを含み、
　前記電流帰還は、前記電流帰還経路に含まれる電流源とトランジスタを制御することで行われる
　制御方法。
　２０　差動増幅器，　１００　レギュレータ回路，　１０１　トランジスタ，　１０２　出力トランジスタ，　２００　レギュレータ回路，　２０１　バッファ，　３００　レギュレータ回路，　３０１　トランジスタ，　４００　レギュレータ回路，　４０１　出力トランジスタ，　４０２　反転バッファ，　５００　レギュレータ回路，　５０１乃至５０３　トランジスタ，　６００　レギュレータ回路，　６０１乃至６０３　トランジスタ

Claims (12)

  1. 　入力端子と出力端子の間に設けられた出力トランジスタと、
    　参照電圧と前記出力トランジスタから帰還された電圧との差分を増幅する差動増幅部と
    　電圧帰還経路と、
    　電流帰還経路と
    　を備え、
    　前記電流帰還経路は、電流源とトランジスタを含む
    　レギュレータ回路。
  2. 　前記電流帰還経路に含まれる前記トランジスタの制御端子は、前記差動増幅部からの出力端子に接続されている
    　請求項１に記載のレギュレータ回路。
  3. 　前記電流帰還経路に含まれる前記トランジスタは、ＮＭＯＳで構成され、ゲートは、前記差動増幅部の出力端子に接続され、ドレインは、前記電流源に接続され、ソースは、前記差動増幅部の入力端子に接続されている
    　請求項１に記載のレギュレータ回路。
  4. 　前記出力トランジスタの制御端子に出力端子が接続されているバッファをさらに備える
    　請求項１に記載のレギュレータ回路。
  5. 　前記出力トランジスタの制御端子に出力端子が接続されているバッファと、
    　前記バッファのバイアス電流に負荷電流に比例した電流を帰還するためのトランジスタと
    　をさらに備える
    　請求項１に記載のレギュレータ回路。
  6. 　前記出力トランジスタは、ＮＭＯＳである
    　請求項１に記載のレギュレータ回路。
  7. 　前記出力トランジスタの制御端子に出力端子が接続されている反転バッファをさらに備える
    　請求項６に記載のレギュレータ回路。
  8. 　前記出力トランジスタの制御端子に出力端子が接続されている反転バッファと、
    　前記反転バッファのバイアス電流に負荷電流に比例した電流を帰還するためのトランジスタと
    　をさらに備える
    　請求項６に記載のレギュレータ回路。
  9. 　前記電圧帰還経路に、レプリカ回路をさらに備える
    　請求項１に記載のレギュレータ回路。
  10. 　前記レプリカ回路は、第１乃至第３のトランジスタを含み、
    　前記第１のトランジスタの制御端子は、前記差動増幅部の出力端子に接続され、
    　前記第２のトランジスタと前記第３のトランジスタは、前記電流源として機能する
    　請求項９に記載のレギュレータ回路。
  11. 　１個の前記差動増幅部に複数の出力段を設け、
    　前記出力段毎に電流帰還経路、出力トランジスタ、および帰還抵抗が含まれている
    　請求項１に記載のレギュレータ回路。
  12. 　入力端子と出力端子の間に設けられた出力トランジスタと、
    　参照電圧と前記出力トランジスタから帰還された電圧との差分を増幅する差動増幅部と
    　を備えるレギュレータ回路の制御方法において、
    　電圧帰還経路により電圧帰還を制御し、
    　電流帰還経路により電流帰還を制御する
    　ステップを含み、
    　前記電流帰還は、前記電流帰還経路に含まれる電流源とトランジスタを制御することで行われる
    　制御方法。
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