JP4583202B2 - レベルシフト回路 - Google Patents

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本発明は、低電圧の振幅信号を高電圧の振幅信号に変換するレベルシフト回路に関するものである。
図5に従来のレベルシフト回路を、図6にその動作波形図を示す。一般に低電圧動作のMOSトランジスタのしきい値は低く、高電圧動作のMOSトランジスタのしきい値は高い。図5において、M21〜MP23はPMOSトランジスタ、MN21〜MN23はNMOSトランジスタである。そのうち、MP21,MN21は低しきい値トランジスタ、MP22,MP23,MN22,MN23は高しきい値トランジスタである。LoVDD低電位電源電圧、HiVDDは高電位電源電圧、VSSは接地(0V)である。
いま、入力信号Vinがレベル(VSS)のときは、MN21,MN22がオフし、MP21がオンし、MN23がオンし、M22がオンするので、MP23はオフする。よって、出力信号Voutはレベル(VSS)となる。一方、入力信号Vinがレベル(LoVDD)のときは、M21がオフ、MN21,MN22がオンし、MN23がオフし、MP23がオンする。よって、出力信号Voutはレベル(HiVDD)となる。このようにして、LoVDDの振幅の入力信号Vinがより振幅の大きなHiVDDの振幅の出力信号Voutに変換されて出力する。
ところが、図5のレベルシフト回路では、トランジスタMP23を駆動する高しきい値トランジスタMN22のしきい値が低電位電源電圧LoVDDに近いとき、その電圧が変動して低下するとトランジスタMN22がオンしずらくなり、結果的に電圧LoVDDの変動に対してレベルシフト回路全体のスピードが大きな影響を受ける問題があった。
本発明の目的は、回路の動作スピードが低電位電源電圧の変動の影響を受けないようにして、上記問題を解決したレベルシフト回路を提供することである。
上記課題を解決するために、請求項1にかかる発明は、低電位電源と接地間に接続されるCMOS回路からなる低しきい値の第1のインバータ(MP1,MN1)と、高電位電源と接地間に接続されるCMOS回路からなる高しきい値の第2のインバータ(MP5,MN5)と、前記第1のインバータの出力がLレベルのとき前記第2のインバータのPMOSトランジスタ(MP5)をオンさせると共に前記第2のインバータのNMOSトランジスタ(MN5)をオフさせ、且つ前記第1のインバータの出力がHレベルのとき前記第2のインバータのPMOSトランジスタ(MP5)をオフさせると共に前記第2のインバータのNMOSトランジスタ(MN5)をオンさせる制御回路(MP2〜MP4,MN2〜MN)とを具備するレベルシフト回路において、前記制御回路の内の前記第2のインバータの前記PMOSトランジスタ(MP5)の駆動部を、前記第1のインバータの出力がHレベルのときオンして前記第2のインバータの前記PMOSトランジスタ(MP5)をオフさせる高しきい値の第1のPMOSトランジスタ(MP4)と、前記第1のインバータの入力がHレベルのときオンして前記第2のインバータの前記PMOSトランジスタ(MP5)をオンさせる低しきい値の第1のNMOSトランジスタ(MN7)と、該第1のPMOSトランジスタ(MP4)と前記第1のNMOSトランジスタ(MN7)の間に接続された第1の電圧分担回路(MN4,MN6)と、により構成したことを特徴とする。
請求項2にかかる発明は、請求項1に記載のレベルシフト回路において、前記第1の電圧分担回路は、ゲートが前記高電位電源に接続されドレインが前記第1のPMOSトランジスタ(MP4)側に接続された高しきい値の第2のNMOSトランジスタ(MN4)と、ゲートが前記低電位電源に接続されソースが前記第1のNMOSトランジスタ(MN7)側に接続された低しきい値の第3のNMOSトランジスタ(MN6)の直列回路からなることを特徴とする。
ここで、請求項2に記載のレベルシフト回路において、前記第1のインバータの入力がLレベルのときオンして、前記第1のNMOSトランジスタ(MN7)と前記第3のNMOSトランジスタ(MN6)との共通接続点に前記低電位電源の電圧を印加する第2のPMOSトランジスタ(MP6)を接続することが望ましい。
請求項3にかかる発明は、請求項1に記載のレベルシフト回路において、前記制御回路は、前記第1のインバータの入力端子にゲートが接続されソースが接地に接続されたしきい値の第4のNMOSトランジスタ(MN2)と、前記第1のインバータの出力端子にゲートが接続されソースが接地に接続されたしきい値の第5のNMOSトランジスタ(MN3)と、ソースが前記高電位電源に接続されドレインが前記第4のNMOSトランジスタ(MN2)のドレインに接続された高しきい値の第2のPMOSトランジスタ(MP2)と、ソースが前記高電位電源に接続されドレインが前記第5のNMOSトランジスタ(MN3)のドレインおよび前記第2のPMOSトランジスタ(MP2)のゲートに接続されゲートが前記2のPMOSトランジスタ(MP2)のドレインに接続された高しきい値の第3のPMOSトランジスタ(MP3)と、ソースが前記高電位電源に接続されゲートが前記第3のPMOSトランジスタ(MP3)のドレインに接続されドレインが前記第2のインバータの前記PMOSトランジスタのゲートに接続された前記第1のPMOSトランジスタ(MP4)と、ゲートが前記第1のインバータの前記入力端子に接続され、ソースが接地に接続された前記第1のNMOSトランジスタ(MN7)と、ゲートが前記高電位電源に接続されドレインが前記第1のPMOSトランジスタ(MP4)のドレインに接続された高しきい値の第2のNMOSトランジスタ(MN4)と、ゲートが前記低電位電源に接続されドレインが前記第2のNMOSトランジスタ(MN4)のソースに接続されソースが前記第1のNMOSトランジスタ(MN7)のドレインに接続された低しきい値の第3のNMOSトランジスタ(MN6)とを備え、前記第2のNMOSトランジスタ(MN4)と前記第3のNMOSトランジスタ(MN6)が前記第1の電圧分担回路として働くようにした、ことを特徴とする。
本発明によれば、高電位電源に接続される高しきい値のPMOSトランジスタを駆動するために、低電位電源電圧の範囲内で変化する信号を入力するNMOSトランジスタとして、低しきい値トランジスタを使用するので、低電位電源電圧の変動によってそのNMOSトランジスタが大きな影響を受けることはなく、回路の動作スピードが影響受けることは無くなる。また、この低しきい値のNMOSトランジスタには直列に電圧分担回路が接続されるので、その低しきい値NMOSトランジスタが高電位電源側に接続されていても、耐圧上で問題になることはない。
以下、本発明のレベルシフト回路の実施例を説明する。
図1は実施例1のレベルシフト回路の回路図である。MP1〜MP5はPMOSトランジスタであり、そのうちMP1は低しきい値、MP2〜MP5は高しきい値である。MN1〜MN7はNMOSトランジスタであり、そのうちMN1,MN6,MN7は低しきい値、MN2〜MN5は高しきい値である。LoVDDは低電位電源電圧(例えば、1.2V)、HiVDDは高電位電源電圧(例えば、3.3V)、VSSは接地(0V)である。
請求項との関係では、トランジスタMP1,MN1はCMOS回路からなる第1のインバータを、トランジスタMP5,MN5はCMOS回路からなる第2のインバータを、トランジスタMP2〜MP4,MN2〜MN4,MN6,MN7は制御回路を、それぞれ構成する。また、制御回路中のトランジスタMN4,MN6は第1の電圧分担回路を構成し、常時オンしている。
入力電圧VinがLレベル(VSS)のとき、トランジスタMP1,MN3,MP4,MN5がオンし、トランジスタMN1,MN2,MN7,MP3,MP5がオフする。よって、出力電圧VoutはLレベル(VSS)となる。このとき、トランジスタMN4,MN6はオンしているが、電流は流れない。また、直列のトランジスタMP4,MN4,MN6、MN7はそれぞれが電圧HiVDDの一部を分担するので、低しきい値のトランジスタMN7に印加する電圧はトランジスタMN4,MN6(第1の電圧分担回路)が無い場合と比較して低い電圧となり、定格を超えないようにすることができる。
入力電圧VinがHレベル(LoVDD)のとき、トランジスタMP1,MN3,MP4,MN5がオフし、トランジスタMN1,MN2,MN7,MP3,MP5がオンする。よって、出力電圧VoutはHレベル(HiVDD)となる。このとき、トランジスタMN7のオン動作によりトランジスタMP5が駆動されるが、そのトランジスタMN7のしきい値は低しきい値であり、入力電圧Vinである電圧LoVDDよりも低い電圧値に設定されるので、入力電圧Vinである電圧LoVDDが多少変動しても、そのオン動作が影響を受けることはない。
図2は図1のレベルシフト回路を一部改良したレベルシフト回路の回路図である。図1のレベルシフト回路では、トランジスタMN7がオフしているとき、電圧HiVDDと各トランジスタの特性が既知であれば、トランジスタMP4とMN4の共通接続点の電位は既知となる。しかし、トランジスタMN6とMN7の共通接続点はフローティングになってその電位が不確定であるので、場合によっては、トランジスタMN7のソース・ドレイン間に印加する電圧が定格を超える可能性がある。
そこで、図2のレベルシフト回路では、トランジスタMN7がオフのときにオンする低しきい値のトランジスタMP6を新たに追加して、トランジスタMN7がオフのときにトランジスタMN6とMN7の共通接続点の電位をLoVDDに固定して、トランジスタMN7のソース・ドレイン間に定格を超えた過大な電圧が印加しないようにした。
図3は実施例2のレベルシフト回路の回路図である。MP11〜MP13はPMOSトランジスタであり、そのうちMP11は低しきい値、MP12,MP13は高しきい値である。MN11〜MN17はNMOSトランジスタであり、そのうちMN11,MN14〜MN17は低しきい値、MN12,MN13は高しきい値である。
請求項との関係では、トランジスタMP11,MN11が前段回路を、トランジスタMP12,MP13,MN12〜MN17が後段回路を構成する。また、トランジスタMN14は第2の電圧分担回路を、トランジスタMN16は第3の電圧分担回路をそれぞれ構成し、常時オンしている。また、トランジスタMN12はトランジスタMN14と同様の機能を果たす。また、トランジスタMN13もトランジスタMN16と同様の機能を果たす。
入力電圧VinがLレベル(VSS)のとき、トランジスタMP11,MN17,MP12がオンし、トランジスタMN11,MN15,MP13がオフする。よって、出力電圧VoutはLレベル(VSS)となる。このとき、トランジスタMN12,MN14はオンしているが電流は流れない。また、直列のトランジスタMN12,MN14、MN15はそれぞれが電圧HiVDDの一部を分担するので、低しきい値のトランジスタMN15に印加する電圧はトランジスタMN12,MN14(第2の電圧分担回路)が無い場合と比較して低い電圧となり、定格を超えないようにすることができる。
入力電圧VinがHレベル(LoVDD)のとき、トランジスタMP11,MN17,MP12がオフし、トランジスタMN11,MN15,MP13がオンする。よって、出力電圧VoutはHレベル(HiVDD)となる。このとき、トランジスタMN13,MN16はオンしているが電流は流れない。また、直列のトランジスタMN13,MN16、MN17はそれぞれが電圧HiVDDの一部を分担するので、低しきい値のトランジスタMN17に印加する電圧はトランジスタMN13,MN16(第3の電圧分担回路)が無い場合と比較して低い電圧となり、定格を超えないようにすることができる。
図4は図3のレベルシフト回路を一部改良したレベルシフト回路の回路図である。図3のレベルシフト回路では、トランジスタMN15がオフしているとき、電圧HiVDDと各トランジスタの特性が既知であれば、トランジスタMN12とMN14の共通接続点の電位は既知である。しかし、トランジスタMN14とMN15の共通接続点はフローティングになってその電位が不確定であるので、場合によっては、トランジスタMN17のソース・ドレイン間に印加する電圧が定格を超える可能性がある。同様に、トランジスタMN17がオフしているとき、電圧HiVDDと各トランジスタの特性が既知であれば、トランジスタMN12とMN14の共通接続点の電位は既知である。しかし、トランジスタMN16とMN17の共通接続点はフローティングになってその電位が不確定であるので、場合によっては、トランジスタMN17のソース・ドレイン間に印加する電圧が定格を超える可能性がある。
そこで、図4のレベルシフト回路では、トランジスタMN15がオフのときにオンする低しきい値のトランジスタMP14を新たに追加して、トランジスタMN15がオフのときにトランジスタMN14とMN15の共通接続点の電位をLoVDDに固定して、トランジスタMN15のソース・ドレイン間に定格を超えた過大な電圧が印加しないようにした。また、トランジスタMN17がオフのときにオンする低しきい値のトランジスタMP15も新たに追加して、トランジスタMN17がオフのときにトランジスタMN16とMN17の共通接続点の電位をLoVDDに固定して、トランジスタMN17のソース・ドレイン間に定格を超えた過大な電圧が印加しないようにした。
本発明の実施例1のレベルシフト回路の回路図である。 実施例1の変形例のレベルシフト回路の回路図である。 本発明の実施例2のレベルシフト回路の回路図である。 実施例2の変形例のレベルシフト回路の回路図である。 従来のレベルシフト回路の回路図である。 図5のレベルシフト回路の動作波形図である。

Claims (3)

  1. 低電位電源と接地間に接続されるCMOS回路からなる低しきい値の第1のインバータと、高電位電源と接地間に接続されるCMOS回路からなる高しきい値の第2のインバータと、前記第1のインバータの出力がLレベルのとき前記第2のインバータのPMOSトランジスタをオンさせると共に前記第2のインバータのNMOSトランジスタをオフさせ、且つ前記第1のインバータの出力がHレベルのとき前記第2のインバータのPMOSトランジスタをオフさせると共に前記第2のインバータのNMOSトランジスタをオンさせる制御回路とを具備するレベルシフト回路において、
    前記制御回路の内の前記第2のインバータの前記PMOSトランジスタの駆動部を、前記第1のインバータの出力がHレベルのときオンして前記第2のインバータの前記PMOSトランジスタをオフさせる高しきい値の第1のPMOSトランジスタと、前記第1のインバータの入力がHレベルのときオンして前記第2のインバータの前記PMOSトランジスタをオンさせる低しきい値の第1のNMOSトランジスタと、該第1のPMOSトランジスタと前記第1のNMOSトランジスタの間に接続された第1の電圧分担回路と、により構成したことを特徴とするレベルシフト回路。
  2. 請求項1に記載のレベルシフト回路において、
    前記第1の電圧分担回路は、ゲートが前記高電位電源に接続されドレインが前記第1のPMOSトランジスタ側に接続された高しきい値の第2のNMOSトランジスタと、ゲートが前記低電位電源に接続されソースが前記第1のNMOSトランジスタ側に接続された低しきい値の第3のNMOSトランジスタの直列回路からなることを特徴とするレベルシフト回路。
  3. 請求項1に記載のレベルシフト回路において、
    前記制御回路は、
    前記第1のインバータの入力端子にゲートが接続されソースが接地に接続されたしきい値の第4のNMOSトランジスタ(MN2)と、
    前記第1のインバータの出力端子にゲートが接続されソースが接地に接続されたしきい値の第5のNMOSトランジスタ(MN3)と、
    ソースが前記高電位電源に接続されドレインが前記第4のNMOSトランジスタ(MN2)のドレインに接続された高しきい値の第2のPMOSトランジスタ(MP2)と、
    ソースが前記高電位電源に接続されドレインが前記第5のNMOSトランジスタ(MN3)のドレインおよび前記第2のPMOSトランジスタ(MP2)のゲートに接続されゲートが前記2のPMOSトランジスタ(MP2)のドレインに接続された高しきい値の第3のPMOSトランジスタ(MP3)と、
    ソースが前記高電位電源に接続されゲートが前記第3のPMOSトランジスタ(MP3)のドレインに接続されドレインが前記第2のインバータの前記PMOSトランジスタのゲートに接続された前記第1のPMOSトランジスタ(MP4)と、
    ゲートが前記第1のインバータの前記入力端子に接続され、ソースが接地に接続された前記第1のNMOSトランジスタ(MN7)と、
    ゲートが前記高電位電源に接続されドレインが前記第1のPMOSトランジスタ(MP4)のドレインに接続された高しきい値の第2のNMOSトランジスタ(MN4)と、
    ゲートが前記低電位電源に接続されドレインが前記第2のNMOSトランジスタ(MN4)のソースに接続されソースが前記第1のNMOSトランジスタ(MN7)のドレインに接続された低しきい値の第3のNMOSトランジスタ(MN6)とを備え
    前記第2のNMOSトランジスタ(MN4)と前記第3のNMOSトランジスタ(MN6)が前記第1の電圧分担回路として働くようにした、
    ことを特徴とするレベルシフト回路。
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