JP4583202B2

JP4583202B2 - レベルシフト回路

Info

Publication number: JP4583202B2
Application number: JP2005040097A
Authority: JP
Inventors: 武嶋谷
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2005-02-17
Filing date: 2005-02-17
Publication date: 2010-11-17
Anticipated expiration: 2025-02-17
Also published as: JP2006229526A

Description

本発明は、低電圧の振幅信号を高電圧の振幅信号に変換するレベルシフト回路に関するものである。

図５に従来のレベルシフト回路を、図６にその動作波形図を示す。一般に低電圧動作のＭＯＳトランジスタのしきい値は低く、高電圧動作のＭＯＳトランジスタのしきい値は高い。図５において、ＭＰ２１〜ＭＰ２３はＰＭＯＳトランジスタ、ＭＮ２１〜ＭＮ２３はＮＭＯＳトランジスタである。そのうち、ＭＰ２１，ＭＮ２１は低しきい値トランジスタ、ＭＰ２２，ＭＰ２３，ＭＮ２２，ＭＮ２３は高しきい値トランジスタである。LoVDDは低電位電源電圧、HiVDDは高電位電源電圧、VSSは接地（０V）である。

いま、入力信号ＶinがＬレベル（VSS）のときは、ＭＮ２１，ＭＮ２２がオフし、ＭＰ２１がオンし、ＭＮ２３がオンし、ＭＰ２２がオンするので、ＭＰ２３はオフする。よって、出力信号ＶoutはＬレベル（VSS）となる。一方、入力信号ＶinがＨレベル（LoVDD）のときは、ＭＰ２１がオフ、ＭＮ２１，ＭＮ２２がオンし、ＭＮ２３がオフし、ＭＰ２３がオンする。よって、出力信号ＶoutはＨレベル（HiVDD）となる。このようにして、LoVDDの振幅の入力信号Ｖinがより振幅の大きなHiVDDの振幅の出力信号Ｖoutに変換されて出力する。

ところが、図５のレベルシフト回路では、トランジスタＭＰ２３を駆動する高しきい値トランジスタＭＮ２２のしきい値が低電位電源電圧LoVDDに近いとき、その電圧が変動して低下するとトランジスタＭＮ２２がオンしずらくなり、結果的に電圧LoVDDの変動に対してレベルシフト回路全体のスピードが大きな影響を受ける問題があった。

本発明の目的は、回路の動作スピードが低電位電源電圧の変動の影響を受けないようにして、上記問題を解決したレベルシフト回路を提供することである。

上記課題を解決するために、請求項１にかかる発明は、低電位電源と接地間に接続されるＣＭＯＳ回路からなる低しきい値の第１のインバータ（ＭＰ１，ＭＮ１）と、高電位電源と接地間に接続されるＣＭＯＳ回路からなる高しきい値の第２のインバータ（ＭＰ５，ＭＮ５）と、前記第１のインバータの出力がＬレベルのとき前記第２のインバータのＰＭＯＳトランジスタ（ＭＰ５）をオンさせると共に前記第２のインバータのＮＭＯＳトランジスタ（ＭＮ５）をオフさせ、且つ前記第１のインバータの出力がＨレベルのとき前記第２のインバータのＰＭＯＳトランジスタ（ＭＰ５）をオフさせると共に前記第２のインバータのＮＭＯＳトランジスタ（ＭＮ５）をオンさせる制御回路（ＭＰ２〜ＭＰ４，ＭＮ２〜ＭＮ７）とを具備するレベルシフト回路において、前記制御回路の内の前記第２のインバータの前記ＰＭＯＳトランジスタ（ＭＰ５）の駆動部を、前記第１のインバータの出力がＨレベルのときオンして前記第２のインバータの前記ＰＭＯＳトランジスタ（ＭＰ５）をオフさせる高しきい値の第１のＰＭＯＳトランジスタ（ＭＰ４）と、前記第１のインバータの入力がＨレベルのときオンして前記第２のインバータの前記ＰＭＯＳトランジスタ（ＭＰ５）をオンさせる低しきい値の第１のＮＭＯＳトランジスタ（ＭＮ７）と、該第１のＰＭＯＳトランジスタ（ＭＰ４）と前記第１のＮＭＯＳトランジスタ（ＭＮ７）の間に接続された第１の電圧分担回路（ＭＮ４，ＭＮ６）と、により構成したことを特徴とする。

請求項２にかかる発明は、請求項１に記載のレベルシフト回路において、前記第１の電圧分担回路は、ゲートが前記高電位電源に接続されドレインが前記第１のＰＭＯＳトランジスタ（ＭＰ４）側に接続された高しきい値の第２のＮＭＯＳトランジスタ（ＭＮ４）と、ゲートが前記低電位電源に接続されソースが前記第１のＮＭＯＳトランジスタ（ＭＮ７）側に接続された低しきい値の第３のＮＭＯＳトランジスタ（ＭＮ６）の直列回路からなることを特徴とする。

ここで、請求項２に記載のレベルシフト回路において、前記第１のインバータの入力がＬレベルのときオンして、前記第１のＮＭＯＳトランジスタ（ＭＮ７）と前記第３のＮＭＯＳトランジスタ（ＭＮ６）との共通接続点に前記低電位電源の電圧を印加する第２のＰＭＯＳトランジスタ（ＭＰ６）を接続することが望ましい。

請求項３にかかる発明は、請求項１に記載のレベルシフト回路において、前記制御回路は、前記第１のインバータの入力端子にゲートが接続されソースが接地に接続された高しきい値の第４のＮＭＯＳトランジスタ（ＭＮ２）と、前記第１のインバータの出力端子にゲートが接続されソースが接地に接続された高しきい値の第５のＮＭＯＳトランジスタ（ＭＮ３）と、ソースが前記高電位電源に接続されドレインが前記第４のＮＭＯＳトランジスタ（ＭＮ２）のドレインに接続された高しきい値の第２のＰＭＯＳトランジスタ（ＭＰ２）と、ソースが前記高電位電源に接続されドレインが前記第５のＮＭＯＳトランジスタ（ＭＮ３）のドレインおよび前記第２のＰＭＯＳトランジスタ（ＭＰ２）のゲートに接続されゲートが前記２のＰＭＯＳトランジスタ（ＭＰ２）のドレインに接続された高しきい値の第３のＰＭＯＳトランジスタ（ＭＰ３）と、ソースが前記高電位電源に接続されゲートが前記第３のＰＭＯＳトランジスタ（ＭＰ３）のドレインに接続されドレインが前記第２のインバータの前記ＰＭＯＳトランジスタのゲートに接続された前記第１のＰＭＯＳトランジスタ（ＭＰ４）と、ゲートが前記第１のインバータの前記入力端子に接続され、ソースが接地に接続された前記第１のＮＭＯＳトランジスタ（ＭＮ７）と、ゲートが前記高電位電源に接続されドレインが前記第１のＰＭＯＳトランジスタ（ＭＰ４）のドレインに接続された高しきい値の第２のＮＭＯＳトランジスタ（ＭＮ４）と、ゲートが前記低電位電源に接続されドレインが前記第２のＮＭＯＳトランジスタ（ＭＮ４）のソースに接続されソースが前記第１のＮＭＯＳトランジスタ（ＭＮ７）のドレインに接続された低しきい値の第３のＮＭＯＳトランジスタ（ＭＮ６）とを備え、前記第２のＮＭＯＳトランジスタ（ＭＮ４）と前記第３のＮＭＯＳトランジスタ（ＭＮ６）が前記第１の電圧分担回路として働くようにした、ことを特徴とする。

本発明によれば、高電位電源に接続される高しきい値のＰＭＯＳトランジスタを駆動するために、低電位電源電圧の範囲内で変化する信号を入力するＮＭＯＳトランジスタとして、低しきい値トランジスタを使用するので、低電位電源電圧の変動によってそのＮＭＯＳトランジスタが大きな影響を受けることはなく、回路の動作スピードが影響受けることは無くなる。また、この低しきい値のＮＭＯＳトランジスタには直列に電圧分担回路が接続されるので、その低しきい値ＮＭＯＳトランジスタが高電位電源側に接続されていても、耐圧上で問題になることはない。

以下、本発明のレベルシフト回路の実施例を説明する。

図１は実施例１のレベルシフト回路の回路図である。ＭＰ１〜ＭＰ５はＰＭＯＳトランジスタであり、そのうちＭＰ１は低しきい値、ＭＰ２〜ＭＰ５は高しきい値である。ＭＮ１〜ＭＮ７はＮＭＯＳトランジスタであり、そのうちＭＮ１，ＭＮ６，ＭＮ７は低しきい値、ＭＮ２〜ＭＮ５は高しきい値である。LoVDDは低電位電源電圧（例えば、１．２Ｖ）、HiVDDは高電位電源電圧（例えば、３．３Ｖ）、VSSは接地（０Ｖ）である。

請求項との関係では、トランジスタＭＰ１，ＭＮ１はＣＭＯＳ回路からなる第１のインバータを、トランジスタＭＰ５，ＭＮ５はＣＭＯＳ回路からなる第２のインバータを、トランジスタＭＰ２〜ＭＰ４，ＭＮ２〜ＭＮ４，ＭＮ６，ＭＮ７は制御回路を、それぞれ構成する。また、制御回路中のトランジスタＭＮ４，ＭＮ６は第１の電圧分担回路を構成し、常時オンしている。

入力電圧ＶinがＬレベル(VSS)のとき、トランジスタＭＰ１，ＭＮ３，ＭＰ４，ＭＮ５がオンし、トランジスタＭＮ１，ＭＮ２，ＭＮ７，ＭＰ３，ＭＰ５がオフする。よって、出力電圧ＶoutはＬレベル(VSS)となる。このとき、トランジスタＭＮ４，ＭＮ６はオンしているが、電流は流れない。また、直列のトランジスタＭＰ４，ＭＮ４，ＭＮ６、ＭＮ７はそれぞれが電圧HiVDDの一部を分担するので、低しきい値のトランジスタＭＮ７に印加する電圧はトランジスタＭＮ４，ＭＮ６（第１の電圧分担回路）が無い場合と比較して低い電圧となり、定格を超えないようにすることができる。

入力電圧ＶinがＨレベル(LoVDD)のとき、トランジスタＭＰ１，ＭＮ３，ＭＰ４，ＭＮ５がオフし、トランジスタＭＮ１，ＭＮ２，ＭＮ７，ＭＰ３，ＭＰ５がオンする。よって、出力電圧ＶoutはＨレベル(HiVDD)となる。このとき、トランジスタＭＮ７のオン動作によりトランジスタＭＰ５が駆動されるが、そのトランジスタＭＮ７のしきい値は低しきい値であり、入力電圧Ｖinである電圧LoVDDよりも低い電圧値に設定されるので、入力電圧Ｖinである電圧LoVDDが多少変動しても、そのオン動作が影響を受けることはない。

図２は図１のレベルシフト回路を一部改良したレベルシフト回路の回路図である。図１のレベルシフト回路では、トランジスタＭＮ７がオフしているとき、電圧HiVDDと各トランジスタの特性が既知であれば、トランジスタＭＰ４とＭＮ４の共通接続点の電位は既知となる。しかし、トランジスタＭＮ６とＭＮ７の共通接続点はフローティングになってその電位が不確定であるので、場合によっては、トランジスタＭＮ７のソース・ドレイン間に印加する電圧が定格を超える可能性がある。

そこで、図２のレベルシフト回路では、トランジスタＭＮ７がオフのときにオンする低しきい値のトランジスタＭＰ６を新たに追加して、トランジスタＭＮ７がオフのときにトランジスタＭＮ６とＭＮ７の共通接続点の電位をLoVDDに固定して、トランジスタＭＮ７のソース・ドレイン間に定格を超えた過大な電圧が印加しないようにした。

図３は実施例２のレベルシフト回路の回路図である。ＭＰ１１〜ＭＰ１３はＰＭＯＳトランジスタであり、そのうちＭＰ１１は低しきい値、ＭＰ１２，ＭＰ１３は高しきい値である。ＭＮ１１〜ＭＮ１７はＮＭＯＳトランジスタであり、そのうちＭＮ１１，ＭＮ１４〜ＭＮ１７は低しきい値、ＭＮ１２，ＭＮ１３は高しきい値である。

請求項との関係では、トランジスタＭＰ１１，ＭＮ１１が前段回路を、トランジスタＭＰ１２，ＭＰ１３，ＭＮ１２〜ＭＮ１７が後段回路を構成する。また、トランジスタＭＮ１４は第２の電圧分担回路を、トランジスタＭＮ１６は第３の電圧分担回路をそれぞれ構成し、常時オンしている。また、トランジスタＭＮ１２はトランジスタＭＮ１４と同様の機能を果たす。また、トランジスタＭＮ１３もトランジスタＭＮ１６と同様の機能を果たす。

入力電圧ＶinがＬレベル(VSS)のとき、トランジスタＭＰ１１，ＭＮ１７，ＭＰ１２がオンし、トランジスタＭＮ１１，ＭＮ１５，ＭＰ１３がオフする。よって、出力電圧ＶoutはＬレベル(VSS)となる。このとき、トランジスタＭＮ１２，ＭＮ１４はオンしているが電流は流れない。また、直列のトランジスタＭＮ１２，ＭＮ１４、ＭＮ１５はそれぞれが電圧HiVDDの一部を分担するので、低しきい値のトランジスタＭＮ１５に印加する電圧はトランジスタＭＮ１２，ＭＮ１４（第２の電圧分担回路）が無い場合と比較して低い電圧となり、定格を超えないようにすることができる。

入力電圧ＶinがＨレベル(LoVDD)のとき、トランジスタＭＰ１１，ＭＮ１７，ＭＰ１２がオフし、トランジスタＭＮ１１，ＭＮ１５，ＭＰ１３がオンする。よって、出力電圧ＶoutはＨレベル(HiVDD)となる。このとき、トランジスタＭＮ１３，ＭＮ１６はオンしているが電流は流れない。また、直列のトランジスタＭＮ１３，ＭＮ１６、ＭＮ１７はそれぞれが電圧HiVDDの一部を分担するので、低しきい値のトランジスタＭＮ１７に印加する電圧はトランジスタＭＮ１３，ＭＮ１６（第３の電圧分担回路）が無い場合と比較して低い電圧となり、定格を超えないようにすることができる。

図４は図３のレベルシフト回路を一部改良したレベルシフト回路の回路図である。図３のレベルシフト回路では、トランジスタＭＮ１５がオフしているとき、電圧HiVDDと各トランジスタの特性が既知であれば、トランジスタＭＮ１２とＭＮ１４の共通接続点の電位は既知である。しかし、トランジスタＭＮ１４とＭＮ１５の共通接続点はフローティングになってその電位が不確定であるので、場合によっては、トランジスタＭＮ１７のソース・ドレイン間に印加する電圧が定格を超える可能性がある。同様に、トランジスタＭＮ１７がオフしているとき、電圧HiVDDと各トランジスタの特性が既知であれば、トランジスタＭＮ１２とＭＮ１４の共通接続点の電位は既知である。しかし、トランジスタＭＮ１６とＭＮ１７の共通接続点はフローティングになってその電位が不確定であるので、場合によっては、トランジスタＭＮ１７のソース・ドレイン間に印加する電圧が定格を超える可能性がある。

そこで、図４のレベルシフト回路では、トランジスタＭＮ１５がオフのときにオンする低しきい値のトランジスタＭＰ１４を新たに追加して、トランジスタＭＮ１５がオフのときにトランジスタＭＮ１４とＭＮ１５の共通接続点の電位をLoVDDに固定して、トランジスタＭＮ１５のソース・ドレイン間に定格を超えた過大な電圧が印加しないようにした。また、トランジスタＭＮ１７がオフのときにオンする低しきい値のトランジスタＭＰ１５も新たに追加して、トランジスタＭＮ１７がオフのときにトランジスタＭＮ１６とＭＮ１７の共通接続点の電位をLoVDDに固定して、トランジスタＭＮ１７のソース・ドレイン間に定格を超えた過大な電圧が印加しないようにした。

本発明の実施例１のレベルシフト回路の回路図である。実施例１の変形例のレベルシフト回路の回路図である。本発明の実施例２のレベルシフト回路の回路図である。実施例２の変形例のレベルシフト回路の回路図である。従来のレベルシフト回路の回路図である。図５のレベルシフト回路の動作波形図である。

Claims

低電位電源と接地間に接続されるＣＭＯＳ回路からなる低しきい値の第１のインバータと、高電位電源と接地間に接続されるＣＭＯＳ回路からなる高しきい値の第２のインバータと、前記第１のインバータの出力がＬレベルのとき前記第２のインバータのＰＭＯＳトランジスタをオンさせると共に前記第２のインバータのＮＭＯＳトランジスタをオフさせ、且つ前記第１のインバータの出力がＨレベルのとき前記第２のインバータのＰＭＯＳトランジスタをオフさせると共に前記第２のインバータのＮＭＯＳトランジスタをオンさせる制御回路とを具備するレベルシフト回路において、
前記制御回路の内の前記第２のインバータの前記ＰＭＯＳトランジスタの駆動部を、前記第１のインバータの出力がＨレベルのときオンして前記第２のインバータの前記ＰＭＯＳトランジスタをオフさせる高しきい値の第１のＰＭＯＳトランジスタと、前記第１のインバータの入力がＨレベルのときオンして前記第２のインバータの前記ＰＭＯＳトランジスタをオンさせる低しきい値の第１のＮＭＯＳトランジスタと、該第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの間に接続された第１の電圧分担回路と、により構成したことを特徴とするレベルシフト回路。
請求項１に記載のレベルシフト回路において、
前記第１の電圧分担回路は、ゲートが前記高電位電源に接続されドレインが前記第１のＰＭＯＳトランジスタ側に接続された高しきい値の第２のＮＭＯＳトランジスタと、ゲートが前記低電位電源に接続されソースが前記第１のＮＭＯＳトランジスタ側に接続された低しきい値の第３のＮＭＯＳトランジスタの直列回路からなることを特徴とするレベルシフト回路。
請求項１に記載のレベルシフト回路において、
前記制御回路は、
前記第１のインバータの入力端子にゲートが接続されソースが接地に接続された高しきい値の第４のＮＭＯＳトランジスタ（ＭＮ２）と、
前記第１のインバータの出力端子にゲートが接続されソースが接地に接続された高しきい値の第５のＮＭＯＳトランジスタ（ＭＮ３）と、
ソースが前記高電位電源に接続されドレインが前記第４のＮＭＯＳトランジスタ（ＭＮ２）のドレインに接続された高しきい値の第２のＰＭＯＳトランジスタ（ＭＰ２）と、
ソースが前記高電位電源に接続されドレインが前記第５のＮＭＯＳトランジスタ（ＭＮ３）のドレインおよび前記第２のＰＭＯＳトランジスタ（ＭＰ２）のゲートに接続されゲートが前記２のＰＭＯＳトランジスタ（ＭＰ２）のドレインに接続された高しきい値の第３のＰＭＯＳトランジスタ（ＭＰ３）と、
ソースが前記高電位電源に接続されゲートが前記第３のＰＭＯＳトランジスタ（ＭＰ３）のドレインに接続されドレインが前記第２のインバータの前記ＰＭＯＳトランジスタのゲートに接続された前記第１のＰＭＯＳトランジスタ（ＭＰ４）と、
ゲートが前記第１のインバータの前記入力端子に接続され、ソースが接地に接続された前記第１のＮＭＯＳトランジスタ（ＭＮ７）と、
ゲートが前記高電位電源に接続されドレインが前記第１のＰＭＯＳトランジスタ（ＭＰ４）のドレインに接続された高しきい値の第２のＮＭＯＳトランジスタ（ＭＮ４）と、
ゲートが前記低電位電源に接続されドレインが前記第２のＮＭＯＳトランジスタ（ＭＮ４）のソースに接続されソースが前記第１のＮＭＯＳトランジスタ（ＭＮ７）のドレインに接続された低しきい値の第３のＮＭＯＳトランジスタ（ＭＮ６）とを備え、
前記第２のＮＭＯＳトランジスタ（ＭＮ４）と前記第３のＮＭＯＳトランジスタ（ＭＮ６）が前記第１の電圧分担回路として働くようにした、
ことを特徴とするレベルシフト回路。