JP4583202B2 - レベルシフト回路 - Google Patents
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- 低電位電源と接地間に接続されるCMOS回路からなる低しきい値の第1のインバータと、高電位電源と接地間に接続されるCMOS回路からなる高しきい値の第2のインバータと、前記第1のインバータの出力がLレベルのとき前記第2のインバータのPMOSトランジスタをオンさせると共に前記第2のインバータのNMOSトランジスタをオフさせ、且つ前記第1のインバータの出力がHレベルのとき前記第2のインバータのPMOSトランジスタをオフさせると共に前記第2のインバータのNMOSトランジスタをオンさせる制御回路とを具備するレベルシフト回路において、
前記制御回路の内の前記第2のインバータの前記PMOSトランジスタの駆動部を、前記第1のインバータの出力がHレベルのときオンして前記第2のインバータの前記PMOSトランジスタをオフさせる高しきい値の第1のPMOSトランジスタと、前記第1のインバータの入力がHレベルのときオンして前記第2のインバータの前記PMOSトランジスタをオンさせる低しきい値の第1のNMOSトランジスタと、該第1のPMOSトランジスタと前記第1のNMOSトランジスタの間に接続された第1の電圧分担回路と、により構成したことを特徴とするレベルシフト回路。 - 請求項1に記載のレベルシフト回路において、
前記第1の電圧分担回路は、ゲートが前記高電位電源に接続されドレインが前記第1のPMOSトランジスタ側に接続された高しきい値の第2のNMOSトランジスタと、ゲートが前記低電位電源に接続されソースが前記第1のNMOSトランジスタ側に接続された低しきい値の第3のNMOSトランジスタの直列回路からなることを特徴とするレベルシフト回路。 - 請求項1に記載のレベルシフト回路において、
前記制御回路は、
前記第1のインバータの入力端子にゲートが接続されソースが接地に接続された高しきい値の第4のNMOSトランジスタ(MN2)と、
前記第1のインバータの出力端子にゲートが接続されソースが接地に接続された高しきい値の第5のNMOSトランジスタ(MN3)と、
ソースが前記高電位電源に接続されドレインが前記第4のNMOSトランジスタ(MN2)のドレインに接続された高しきい値の第2のPMOSトランジスタ(MP2)と、
ソースが前記高電位電源に接続されドレインが前記第5のNMOSトランジスタ(MN3)のドレインおよび前記第2のPMOSトランジスタ(MP2)のゲートに接続されゲートが前記2のPMOSトランジスタ(MP2)のドレインに接続された高しきい値の第3のPMOSトランジスタ(MP3)と、
ソースが前記高電位電源に接続されゲートが前記第3のPMOSトランジスタ(MP3)のドレインに接続されドレインが前記第2のインバータの前記PMOSトランジスタのゲートに接続された前記第1のPMOSトランジスタ(MP4)と、
ゲートが前記第1のインバータの前記入力端子に接続され、ソースが接地に接続された前記第1のNMOSトランジスタ(MN7)と、
ゲートが前記高電位電源に接続されドレインが前記第1のPMOSトランジスタ(MP4)のドレインに接続された高しきい値の第2のNMOSトランジスタ(MN4)と、
ゲートが前記低電位電源に接続されドレインが前記第2のNMOSトランジスタ(MN4)のソースに接続されソースが前記第1のNMOSトランジスタ(MN7)のドレインに接続された低しきい値の第3のNMOSトランジスタ(MN6)とを備え、
前記第2のNMOSトランジスタ(MN4)と前記第3のNMOSトランジスタ(MN6)が前記第1の電圧分担回路として働くようにした、
ことを特徴とするレベルシフト回路。
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