JP4420518B2 - 高電圧出力インバーター - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 7
- 230000015556 catabolic process Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】
本発明は、低電圧ＣＭＯＳトランジスタを用いて高電圧を出力するインバーターに関するもので、特に、別途のシールド電圧を供給せずに高電圧を出力するインバーターに関する。
【０００２】
【従来の技術】
高電圧出力インバーター回路は、狭い電圧範囲を変動する入力信号を広い電圧範囲を変動する出力信号に変換して出力する回路である。かかる回路において、高電圧に耐えるトランジスタを使用すれば問題ないが、低電圧用トランジスタを用いて前記高電圧出力インバーター回路を構成することは難しい。半導体回路は、低電圧で動作する、即ち、回路の出力電圧である高電圧には耐えられない耐圧を有するトランジスタ（以下、低電圧トランジスタという）を用いて高電圧を出力するために、後述するシールド電圧を用いて低電圧トランジスタに当該低電圧トランジスタの耐圧を超える高電圧が印加されないようにする方式を用いて高電圧用インバーター回路を構成していた。
【０００３】
米国特許５，４６５，０５４、米国特許５，６０４，４９９、米国特許５，５３９，３３４に、かかる技術が記載されている。
図３は、従来の高電圧出力インバーター回路の一例である。
【０００４】
図３において、前記高電圧出力インバーター回路は、シールド電圧Ｖｓｈｉｅｌｄがゲートに印加され、ドレーンが出力端子ＯＵＴと連結された第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２と、電源電圧ＶＤＤとシールド電圧Ｖｓｈｉｅｌｄとの間の電圧値を有するハイレベルの入力電圧ＩＮＨがゲートに印加され、ソースが電源電圧ＶＤＤを印加する電源端子に、ドレーンが第２ＰＭＯＳトランジスタＰ２のソースに連結された第１ＰＭＯＳトランジスタＰ１と、シールド電圧Ｖｓｈｉｅｌｄと接地電圧ＶＳＳとの間の電圧値を有するローレベルの入力電圧ＩＮＬがゲートに印加され、ソースが接地電圧を印加する接地端子に、ドレーンが第２ＮＭＯＳトランジスタＮ２のソースに連結された第１ＮＭＯＳトランジスタＮ１と、から構成される。ここで、シールド電圧Ｖｓｈｉｅｌｄは電源電圧ＶＤＤと接地電圧ＶＳＳとの和のほぼ半分の値を有する。
【０００５】
従来の高電圧出力インバーターの動作を説明するために、ＶＤＤ＝１０Ｖ、ＶＳＳ＝０Ｖ、Ｖｓｈｉｅｌｄ＝５Ｖとし、ハイレベルの入力電圧ＩＮＨを１０〜５Ｖ、ローレベルの入力電圧ＩＮＬを５〜０Ｖとする。また、ハイレベルの入力電圧ＩＮＨとローレベルの入力電圧ＩＮＬは同位相である。そして、前記各ＮＭＯＳトランジスタ及び前記各ＰＭＯＳトランジスタのスレショルド電圧は１Ｖと仮定する。
【０００６】
図３において、ハイレベルの入力電圧ＩＮＨが１０Ｖ、ローレベルの入力電圧ＩＮＬが５Ｖであれば、第１ＮＭＯＳトランジスタＮ１はターンオンし、第１ＰＭＯＳトランジスタＰ１はターンオフする。従って、点ｂにかかる電圧は、０Ｖ（＝ＶＳＳ）となり、出力端子ＯＵＴにかかる電圧は、０Ｖ（＝ＶＳＳ）となる。また、第１ＰＭＯＳトランジスタＰ１がターンオフしているので、点ａにかかる電圧は６Ｖ、即ちシールド電圧Ｖｓｈｉｅｌｄに第２ＰＭＯＳトランジスタＰ２のスレショルド電圧を加えた電圧となる。
【０００７】
このようにして図３の各点にかかる電圧は、点ａで６Ｖ、出力端子ＯＵＴで０Ｖ、点ｂで０Ｖであるので、各低電圧ＣＭＯＳトランジスタにかかる電圧は、当該低電圧ＣＭＯＳトランジスタの耐圧を超えることなく、出力端子ＯＵＴに０Ｖの電圧を出力する。
【０００８】
一方、ハイレベルの入力電圧ＩＮＨが５Ｖ、ローレベルの入力電圧ＩＮＬが０Ｖであれば、第１ＮＭＯＳトランジスタＮ１はターンオフし、第１ＰＭＯＳトランジスタＰ１はターンオンする。従って点ａにかかる電圧は、１０Ｖ（＝ＶＤＤ）となり、出力端子ＯＵＴにかかる電圧は、１０Ｖ（＝ＶＤＤ）となる。また、第１ＮＭＯＳトランジスタＮ１がターンオフしているので、点ｂにかかる電圧は４Ｖ、即ちシールド電圧Ｖｓｈｉｅｌｄに第２ＮＭＯＳトランジスタＮ２のスレショルド電圧を引いた電圧がかかる。
【０００９】
このようにして図３の各点にかかる電圧は、点ａで１０Ｖ、出力端子ＯＵＴで１０Ｖ、点ｂで４Ｖとなり、従来の高電圧出力インバーターは、狭い電圧変動範囲の入力電圧（ＶＤＤ〜Ｖｓｈｉｅｌｄ、Ｖｓｈｉｅｌｄ〜ＶＳＳ）から広い電圧変動範囲の出力電圧（ＶＤＤ〜ＶＳＳ）を発生する。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来の高電圧出力インバーターは、図３に示したように、（ＶＤＤ＋ＶＳＳ）／２程度の電圧値を有するＤＣ電圧、即ちシールド電圧Ｖｓｈｅｉｌｄを必要とする。従って、シールド電圧Ｖｓｈｉｅｌｄを供給するために外部からＤＣ電圧を入力するか、シールド電圧発生用ジェネレータが必要となる。さらに、第２ＮＭＯＳトランジスタＮ２及び第２ＰＭＯＳトランジスタＰ２のゲートには、連続的にＤＣ電圧が印加されるので、高電圧出力インバーターの信頼性が低下するという問題点があった。
【００１１】
本発明は、上記の事情に鑑みてなされたもので、従来の高電圧出力インバーターの問題点を改善して、シールド電圧を必要としない高電圧出力インバーターを提供することを目的とする。
【００１２】
【課題を解決するための手段】
このため、請求項１に係る発明は、低電圧用トランジスタを用いて高電圧を出力する高電圧出力インバーターにおいて、ゲートが第１入力端子に連結され、ソースが電源端子に連結された第１ＰＭＯＳトランジスタと、ソースが前記第１ＰＭＯＳトランジスタのドレーンに連結され、ドレーンが出力端子に連結された第２ＰＭＯＳトランジスタと、ゲートが第２入力端子に連結され、ソースが接地端子に連結された第１ＮＭＯＳトランジスタと、ソースが前記第１ＮＭＯＳトランジスタのドレーンに連結され、ドレーンが出力端子に連結された第２ＮＭＯＳトランジスタと、ゲートとソースとが前記第１入力端子に連結され、ドレーンが前記第２ＰＭＯＳトランジスタのゲートに連結された第３ＰＭＯＳトランジスタと、ゲートとソースとが前記第２入力端子に連結され、ドレーンが前記第２ＮＭＯＳトランジスタのゲートと前記第３ＰＭＯＳトランジスタのドレーンに連結された第３ＮＭＯＳトランジスタと、を含んでなり、前記第１入力端子にハイレベルの入力電圧を印加し、前記第２入力端子に前記ハイレベルの入力電圧と同位相のローレベルの入力電圧を印加する構成とした。
【００１３】
かかる構成では、第３ＰＭＯＳトランジスタにハイレベルの入力電圧を、第３ＮＭＯＳトランジスタに前記ハイレベルの入力電圧と同位相のローレベルの入力電圧を、それぞれ入力すると、当該ハイレベル及びローレベルの入力電圧の値に応じて第３ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタがターンオンまたはターンオフして、第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタのゲートにゲート電圧が印加され、前記ハイレベル及び前記ローレベルの入力電圧を反転した出力電圧を出力する。
【００１４】
また、請求項２に係る発明では、前記各ＮＭＯＳトランジスタ及び各ＰＭＯＳトランジスタは、出力電圧の半分よりは高く、出力電圧よりは低い耐圧を有するトランジスタであることを特徴とした。
【００１５】
また、請求項３に係る発明では、前記ハイレベルの入力電圧の電圧変動範囲が、前記電源端子に印加する電源電圧値と前記接地端子に印加する接地電圧値との和の半分の値から前記電源電圧値の間であることを特徴とした。
【００１６】
また、請求項４に係る発明では、前記ローレベルの入力電圧の電圧変動範囲が、前記電源端子に印加する電源電圧値と前記接地端子に印加する接地電圧値との和の半分の値から前記接地電圧値の間であることを特徴とした。
【００１７】
また、請求項５に係る発明では、前記第３ＰＭＯＳトランジスタと前記第３ＮＭＯＳトランジスタのドレーン接続点と前記接地端子との間にキャパシタを接続したことを特徴とする。
【００１８】
【発明の実施の形態】
本発明の実施形態を図面に基づいて説明する。
図１は、本発明の高電圧出力インバーターの一実施例を示した回路図である。
【００１９】
尚、上述の図３と同じ機能を有する図１中の回路素子は、図３と同じ符号で表す。
図１において、高電圧出力インバーターは、ドレーンが出力端子ＯＵＴとそれぞれ連結された第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２と、ハイレベルの入力電圧ＩＮＨが第１入力端子を介してゲートに、電源電圧ＶＤＤがソースにそれぞれ印加され、ドレーンを第２ＰＭＯＳトランジスタＰ２のソースと連結した第１ＰＭＯＳトランジスタＰ１と、ローレベルの入力電圧ＩＮＬが第２入力端子を介してゲートに、接地電圧ＶＳＳがソースにそれぞれ印加され、ドレーンを第２ＮＭＯＳトランジスタＮ２のソースと連結した第１ＮＭＯＳトランジスタＮ１と、から構成される図３のインバータ回路に、第３ＰＭＯＳトランジスタＰ３と第３ＮＭＯＳトランジスタＮ３とから構成されたブロックＸを追加して構成した。
【００２０】
ブロックＸは、第２ＰＭＯＳトランジスタＰ２と第２ＮＭＯＳトランジスタＮ２のゲートが第３ＰＭＯＳトランジスタＰ３と第３ＮＭＯＳトランジスタＮ３のドレーンと連結され、第３ＰＭＯＳトランジスタＰ３と第３ＮＭＯＳトランジスタＮ３のソースは、それぞれ第１ＰＭＯＳトランジスタＰ１と第１ＮＭＯＳトランジスタＮ１のゲートと連結され、ハイレベルの入力電圧ＩＮＨが第３ＰＭＯＳトランジスタＰ３のゲートとソースに印加され、ローレベルの入力電圧ＩＮＬが第３ＮＭＯＳトランジスタＮ３のゲートとソースに印加される構成である。即ち、図１における高電圧出力インバーターは、図３のインバーター回路でシールド電圧Ｖｓｈｉｅｌｄを印加する代わりにブロックＸを備えた構成となる。
【００２１】
そして、ハイレベルの入力電圧ＩＮＨの電圧変動範囲は、ＶＤＤから（ＶＤＤ＋ＶＳＳ）／２までの間で、一方、ローレベルの入力電圧ＩＮＬの電圧変動範囲は、（ＶＤＤ＋ＶＳＳ）／２からＶＳＳまでの間である。
【００２２】
また、ハイレベルの入力電圧ＩＮＨとローレベルの入力電圧ＩＮＬは、同位相である。
また、第３ＰＭＯＳトランジスタＰ３と第３ＮＭＯＳトランジスタＮ３のドレーン接続点と接地端子との間にキャパシタＣ１を連結する。
【００２３】
第１ＰＭＯＳトランジスタＰ１、第２ＰＭＯＳトランジスタＰ２、第１ＮＭＯＳトランジスタＮ１のバルクは、それぞれ自身のソースに連結され、第２ＮＭＯＳトランジスタＮ２のバルクは第１ＮＭＯＳトランジスタＮ１のバルクと連結され、さらに、第３ＰＭＯＳトランジスタＰ３のバルクは電源端子に、第３ＮＭＯＳトランジスタＮ３のバルクは接地端子にそれぞれ連結される。
【００２４】
以下、図１及び図２を用いて、本実施形態の高電圧出力インバータの動作について説明する。
尚、本実施形態では、電源電圧ＶＤＤを１０Ｖ、接地電圧ＶＳＳを０Ｖとする。また、ハイレベルの入力電圧ＩＮＨの電圧入力範囲を１０〜５Ｖ、前記ローレベルの入力電圧ＩＮＬの電圧入力範囲を５〜０Ｖとし、各ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのスレショルド電圧は１Ｖとする。
【００２５】
図２（ａ）〜図２（ｄ）は、本実施形態の高電圧出力インバーターの各点における電圧波形である。
図２（ａ）において、ハイレベルの入力電圧ＩＮＨが１０Ｖ、ローレベルの入力電圧ＩＮＬが５Ｖであれば、第１ＰＭＯＳトランジスタＰ１と第３ＰＭＯＳトランジスタＰ３はターンオフし、第１ＮＭＯＳトランジスタＮ１はターンオンする。第３ＮＭＯＳトランジスタＮ３のドレーン側の点Ｎ６７にかかる電圧Ｖ（ｎ６７）は図２（ｄ）に示すように約４Ｖ、即ち、第３ＮＭＯＳトランジスタＮ３はダイオード形態となって、ローレベルの入力電圧ＩＮＬから第３ＮＭＯＳトランジスタＮ３のスレショルド電圧を引いた値程度の電圧がかかる。また、点Ｎ１３にかかる電圧Ｖ（ｎ１３）は図２（ｂ）に示すように０Ｖ（＝ＶＳＳ）となる。そして、Ｖ（ｎ６７）が４Ｖであるので、第２ＮＭＯＳトランジスタＮ２もターンオンし、出力端子ＯＵＴにおける出力電圧Ｖ（ｏｕｔ３）は図２（ｅ）に示すように０Ｖ（＝ＶＳＳ）となる。
【００２６】
そして、ハイレベルの入力電圧ＩＮＨが１０Ｖであるので、第１ＰＭＯＳトランジスタＰ１がターンオフし、点Ｎ６７に４Ｖの電圧がかかっているので、点Ｎ１８にかかる電圧Ｖ（ｎ１８）は、図２（ｃ）に示すように、Ｖ（ｎ６７）に第２ＰＭＯＳトランジスタＰ２のスレショルド電圧を加えた値程度の約５Ｖの電圧となる。
【００２７】
このように、出力端子ＯＵＴに０Ｖ（＝ＶＳＳ）を出力するときの各点にかかる電圧は、点Ｎ６７で４Ｖ、点Ｎ１８で５Ｖ、点Ｎ１３で０Ｖである。従って、図１における各ＮＭＯＳトランジスタ及び各ＰＭＯＳトランジスタの耐圧を超えることなく動作する。
【００２８】
一方、図２（ａ）において、ハイレベルの入力電圧ＩＮＨが５Ｖ、ローレベルの入力電圧ＩＮＬが０Ｖであれば、図２（ｂ）に示すように、第１ＮＭＯＳトランジスタＮ１はターンオフして、点Ｎ１３にかかる電圧Ｖ（ｎ１３）が増加する。その結果、図２（ｄ）に示すように、チャージポンピング（ｃｈａｒｇｅ ｐｕｍｐｉｎｇ）によって点Ｎ６７にかかる電圧Ｖ（ｎ６７）が増加する。そして、Ｖ（ｎ６７）の値は、図２（ｄ）に示すように、第３ＰＭＯＳトランジスタＰ３のゲート電圧に相当するハイレベルの入力電圧ＩＮＨに第３ＰＭＯＳトランジスタＰ３のスレショルド電圧を加えた値程度の約６Ｖとなる。また、点Ｎ１８にかかる電圧Ｖ（ｎ１８）は、図２（ｃ）に示すように、第１ＰＭＯＳトランジスタＰ１がターンオンし１０Ｖとなる。さらに、第２ＰＭＯＳトランジスタＰ２がＶ（ｎ６７）によってターンオンするので、出力端子ＯＵＴにかかる出力電圧Ｖ（ｏｕｔ３）は、図２（ｅ）に示すように、１０Ｖ（＝ＶＤＤ）になる。ローレベルの入力電圧ＩＮＬは０Ｖであるので、第１ＮＭＯＳトランジスタＮ１がターンオフし、一方、第２ＮＭＯＳトランジスタＮ２のゲートには６Ｖの電圧がかかるので、点Ｎ１３にかかる電圧Ｖ（ｎ１３）は、図２（ｂ）に示すように、Ｖ（ｎ６７）から第２ＮＭＯＳトランジスタＮ２のスレショルド電圧を引いた値程度の約５Ｖとなる。
【００２９】
このように、出力端子ＯＵＴに１０Ｖを出力するときの各点にかかる電圧は、点Ｎ６７で６Ｖ、点Ｎ１８で１０Ｖ、点Ｎ１３で５Ｖである。従って、図１における各ＮＭＯＳトランジスタ及び各ＰＭＯＳトランジスタの耐圧を超えることなく動作する。
【００３０】
以上のように、第３ＰＭＯＳトランジスタＰ３と第３ＮＭＯＳトランジスタＮ３とを設け、ハイレベルの入力電圧ＩＮＨ及びローレベルの入力電圧ＩＮＬによって、第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２にゲート電圧が入力される構成としたので、第２ＰＭＯＳトランジスタＰ２と第２ＮＭＯＳトランジスタＮ２のゲートに従来のシールド電圧を連続的に入力する必要がなくなる。したがって、高電圧出力インバーターの信頼性を向上できる。
【００３１】
さらに、シールド電圧を供給するための回路が不要となるため、チップサイズを小さくできる。
また、キャパシタＣ１を設けたことによって、点Ｎ６７における電圧変動時のオーバーシュートするのを防止でき、高電圧出力インバーターの信頼性を更に向上できる。
【００３２】
尚、キャパシタＣ１は、省略してもよい。
【００３３】
【発明の効果】
以上説明したように本発明によれば、従来のシールド電圧を用いた高電圧出力インバーターに比べ、回路の信頼性を向上でき、チップサイズを小さくできる。
【００３４】
また、第３ＰＭＯＳトランジスタと第３ＮＭＯＳトランジスタのドレーン接続点と接地端子の間にキャパシタを設ければ、第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタのゲート入力電圧の電圧変動時におけるオーバーシュートを防止でき、高電圧出力インバーターの信頼性を更に向上できる。
【図面の簡単な説明】
【図１】本発明の高電圧出力インバーターの一実施形態の回路図
【図２】同上実施形態の高電圧出力インバーターの各点における電圧波形図
【図３】従来の高電圧出力インバーターの回路図
【符号の説明】
Ｐ１〜Ｐ３ 第１〜第３ＰＭＯＳトランジスタ
Ｎ１〜Ｎ３ 第１〜第３ＮＭＯＳトランジスタ
１０ 第１入力端子
２０ 第２入力端子
Ｃ１ キャパシタ
【発明の属する技術分野】
本発明は、低電圧ＣＭＯＳトランジスタを用いて高電圧を出力するインバーターに関するもので、特に、別途のシールド電圧を供給せずに高電圧を出力するインバーターに関する。
【０００２】
【従来の技術】
高電圧出力インバーター回路は、狭い電圧範囲を変動する入力信号を広い電圧範囲を変動する出力信号に変換して出力する回路である。かかる回路において、高電圧に耐えるトランジスタを使用すれば問題ないが、低電圧用トランジスタを用いて前記高電圧出力インバーター回路を構成することは難しい。半導体回路は、低電圧で動作する、即ち、回路の出力電圧である高電圧には耐えられない耐圧を有するトランジスタ（以下、低電圧トランジスタという）を用いて高電圧を出力するために、後述するシールド電圧を用いて低電圧トランジスタに当該低電圧トランジスタの耐圧を超える高電圧が印加されないようにする方式を用いて高電圧用インバーター回路を構成していた。
【０００３】
米国特許５，４６５，０５４、米国特許５，６０４，４９９、米国特許５，５３９，３３４に、かかる技術が記載されている。
図３は、従来の高電圧出力インバーター回路の一例である。
【０００４】
図３において、前記高電圧出力インバーター回路は、シールド電圧Ｖｓｈｉｅｌｄがゲートに印加され、ドレーンが出力端子ＯＵＴと連結された第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２と、電源電圧ＶＤＤとシールド電圧Ｖｓｈｉｅｌｄとの間の電圧値を有するハイレベルの入力電圧ＩＮＨがゲートに印加され、ソースが電源電圧ＶＤＤを印加する電源端子に、ドレーンが第２ＰＭＯＳトランジスタＰ２のソースに連結された第１ＰＭＯＳトランジスタＰ１と、シールド電圧Ｖｓｈｉｅｌｄと接地電圧ＶＳＳとの間の電圧値を有するローレベルの入力電圧ＩＮＬがゲートに印加され、ソースが接地電圧を印加する接地端子に、ドレーンが第２ＮＭＯＳトランジスタＮ２のソースに連結された第１ＮＭＯＳトランジスタＮ１と、から構成される。ここで、シールド電圧Ｖｓｈｉｅｌｄは電源電圧ＶＤＤと接地電圧ＶＳＳとの和のほぼ半分の値を有する。
【０００５】
従来の高電圧出力インバーターの動作を説明するために、ＶＤＤ＝１０Ｖ、ＶＳＳ＝０Ｖ、Ｖｓｈｉｅｌｄ＝５Ｖとし、ハイレベルの入力電圧ＩＮＨを１０〜５Ｖ、ローレベルの入力電圧ＩＮＬを５〜０Ｖとする。また、ハイレベルの入力電圧ＩＮＨとローレベルの入力電圧ＩＮＬは同位相である。そして、前記各ＮＭＯＳトランジスタ及び前記各ＰＭＯＳトランジスタのスレショルド電圧は１Ｖと仮定する。
【０００６】
図３において、ハイレベルの入力電圧ＩＮＨが１０Ｖ、ローレベルの入力電圧ＩＮＬが５Ｖであれば、第１ＮＭＯＳトランジスタＮ１はターンオンし、第１ＰＭＯＳトランジスタＰ１はターンオフする。従って、点ｂにかかる電圧は、０Ｖ（＝ＶＳＳ）となり、出力端子ＯＵＴにかかる電圧は、０Ｖ（＝ＶＳＳ）となる。また、第１ＰＭＯＳトランジスタＰ１がターンオフしているので、点ａにかかる電圧は６Ｖ、即ちシールド電圧Ｖｓｈｉｅｌｄに第２ＰＭＯＳトランジスタＰ２のスレショルド電圧を加えた電圧となる。
【０００７】
このようにして図３の各点にかかる電圧は、点ａで６Ｖ、出力端子ＯＵＴで０Ｖ、点ｂで０Ｖであるので、各低電圧ＣＭＯＳトランジスタにかかる電圧は、当該低電圧ＣＭＯＳトランジスタの耐圧を超えることなく、出力端子ＯＵＴに０Ｖの電圧を出力する。
【０００８】
一方、ハイレベルの入力電圧ＩＮＨが５Ｖ、ローレベルの入力電圧ＩＮＬが０Ｖであれば、第１ＮＭＯＳトランジスタＮ１はターンオフし、第１ＰＭＯＳトランジスタＰ１はターンオンする。従って点ａにかかる電圧は、１０Ｖ（＝ＶＤＤ）となり、出力端子ＯＵＴにかかる電圧は、１０Ｖ（＝ＶＤＤ）となる。また、第１ＮＭＯＳトランジスタＮ１がターンオフしているので、点ｂにかかる電圧は４Ｖ、即ちシールド電圧Ｖｓｈｉｅｌｄに第２ＮＭＯＳトランジスタＮ２のスレショルド電圧を引いた電圧がかかる。
【０００９】
このようにして図３の各点にかかる電圧は、点ａで１０Ｖ、出力端子ＯＵＴで１０Ｖ、点ｂで４Ｖとなり、従来の高電圧出力インバーターは、狭い電圧変動範囲の入力電圧（ＶＤＤ〜Ｖｓｈｉｅｌｄ、Ｖｓｈｉｅｌｄ〜ＶＳＳ）から広い電圧変動範囲の出力電圧（ＶＤＤ〜ＶＳＳ）を発生する。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来の高電圧出力インバーターは、図３に示したように、（ＶＤＤ＋ＶＳＳ）／２程度の電圧値を有するＤＣ電圧、即ちシールド電圧Ｖｓｈｅｉｌｄを必要とする。従って、シールド電圧Ｖｓｈｉｅｌｄを供給するために外部からＤＣ電圧を入力するか、シールド電圧発生用ジェネレータが必要となる。さらに、第２ＮＭＯＳトランジスタＮ２及び第２ＰＭＯＳトランジスタＰ２のゲートには、連続的にＤＣ電圧が印加されるので、高電圧出力インバーターの信頼性が低下するという問題点があった。
【００１１】
本発明は、上記の事情に鑑みてなされたもので、従来の高電圧出力インバーターの問題点を改善して、シールド電圧を必要としない高電圧出力インバーターを提供することを目的とする。
【００１２】
【課題を解決するための手段】
このため、請求項１に係る発明は、低電圧用トランジスタを用いて高電圧を出力する高電圧出力インバーターにおいて、ゲートが第１入力端子に連結され、ソースが電源端子に連結された第１ＰＭＯＳトランジスタと、ソースが前記第１ＰＭＯＳトランジスタのドレーンに連結され、ドレーンが出力端子に連結された第２ＰＭＯＳトランジスタと、ゲートが第２入力端子に連結され、ソースが接地端子に連結された第１ＮＭＯＳトランジスタと、ソースが前記第１ＮＭＯＳトランジスタのドレーンに連結され、ドレーンが出力端子に連結された第２ＮＭＯＳトランジスタと、ゲートとソースとが前記第１入力端子に連結され、ドレーンが前記第２ＰＭＯＳトランジスタのゲートに連結された第３ＰＭＯＳトランジスタと、ゲートとソースとが前記第２入力端子に連結され、ドレーンが前記第２ＮＭＯＳトランジスタのゲートと前記第３ＰＭＯＳトランジスタのドレーンに連結された第３ＮＭＯＳトランジスタと、を含んでなり、前記第１入力端子にハイレベルの入力電圧を印加し、前記第２入力端子に前記ハイレベルの入力電圧と同位相のローレベルの入力電圧を印加する構成とした。
【００１３】
かかる構成では、第３ＰＭＯＳトランジスタにハイレベルの入力電圧を、第３ＮＭＯＳトランジスタに前記ハイレベルの入力電圧と同位相のローレベルの入力電圧を、それぞれ入力すると、当該ハイレベル及びローレベルの入力電圧の値に応じて第３ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタがターンオンまたはターンオフして、第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタのゲートにゲート電圧が印加され、前記ハイレベル及び前記ローレベルの入力電圧を反転した出力電圧を出力する。
【００１４】
また、請求項２に係る発明では、前記各ＮＭＯＳトランジスタ及び各ＰＭＯＳトランジスタは、出力電圧の半分よりは高く、出力電圧よりは低い耐圧を有するトランジスタであることを特徴とした。
【００１５】
また、請求項３に係る発明では、前記ハイレベルの入力電圧の電圧変動範囲が、前記電源端子に印加する電源電圧値と前記接地端子に印加する接地電圧値との和の半分の値から前記電源電圧値の間であることを特徴とした。
【００１６】
また、請求項４に係る発明では、前記ローレベルの入力電圧の電圧変動範囲が、前記電源端子に印加する電源電圧値と前記接地端子に印加する接地電圧値との和の半分の値から前記接地電圧値の間であることを特徴とした。
【００１７】
また、請求項５に係る発明では、前記第３ＰＭＯＳトランジスタと前記第３ＮＭＯＳトランジスタのドレーン接続点と前記接地端子との間にキャパシタを接続したことを特徴とする。
【００１８】
【発明の実施の形態】
本発明の実施形態を図面に基づいて説明する。
図１は、本発明の高電圧出力インバーターの一実施例を示した回路図である。
【００１９】
尚、上述の図３と同じ機能を有する図１中の回路素子は、図３と同じ符号で表す。
図１において、高電圧出力インバーターは、ドレーンが出力端子ＯＵＴとそれぞれ連結された第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２と、ハイレベルの入力電圧ＩＮＨが第１入力端子を介してゲートに、電源電圧ＶＤＤがソースにそれぞれ印加され、ドレーンを第２ＰＭＯＳトランジスタＰ２のソースと連結した第１ＰＭＯＳトランジスタＰ１と、ローレベルの入力電圧ＩＮＬが第２入力端子を介してゲートに、接地電圧ＶＳＳがソースにそれぞれ印加され、ドレーンを第２ＮＭＯＳトランジスタＮ２のソースと連結した第１ＮＭＯＳトランジスタＮ１と、から構成される図３のインバータ回路に、第３ＰＭＯＳトランジスタＰ３と第３ＮＭＯＳトランジスタＮ３とから構成されたブロックＸを追加して構成した。
【００２０】
ブロックＸは、第２ＰＭＯＳトランジスタＰ２と第２ＮＭＯＳトランジスタＮ２のゲートが第３ＰＭＯＳトランジスタＰ３と第３ＮＭＯＳトランジスタＮ３のドレーンと連結され、第３ＰＭＯＳトランジスタＰ３と第３ＮＭＯＳトランジスタＮ３のソースは、それぞれ第１ＰＭＯＳトランジスタＰ１と第１ＮＭＯＳトランジスタＮ１のゲートと連結され、ハイレベルの入力電圧ＩＮＨが第３ＰＭＯＳトランジスタＰ３のゲートとソースに印加され、ローレベルの入力電圧ＩＮＬが第３ＮＭＯＳトランジスタＮ３のゲートとソースに印加される構成である。即ち、図１における高電圧出力インバーターは、図３のインバーター回路でシールド電圧Ｖｓｈｉｅｌｄを印加する代わりにブロックＸを備えた構成となる。
【００２１】
そして、ハイレベルの入力電圧ＩＮＨの電圧変動範囲は、ＶＤＤから（ＶＤＤ＋ＶＳＳ）／２までの間で、一方、ローレベルの入力電圧ＩＮＬの電圧変動範囲は、（ＶＤＤ＋ＶＳＳ）／２からＶＳＳまでの間である。
【００２２】
また、ハイレベルの入力電圧ＩＮＨとローレベルの入力電圧ＩＮＬは、同位相である。
また、第３ＰＭＯＳトランジスタＰ３と第３ＮＭＯＳトランジスタＮ３のドレーン接続点と接地端子との間にキャパシタＣ１を連結する。
【００２３】
第１ＰＭＯＳトランジスタＰ１、第２ＰＭＯＳトランジスタＰ２、第１ＮＭＯＳトランジスタＮ１のバルクは、それぞれ自身のソースに連結され、第２ＮＭＯＳトランジスタＮ２のバルクは第１ＮＭＯＳトランジスタＮ１のバルクと連結され、さらに、第３ＰＭＯＳトランジスタＰ３のバルクは電源端子に、第３ＮＭＯＳトランジスタＮ３のバルクは接地端子にそれぞれ連結される。
【００２４】
以下、図１及び図２を用いて、本実施形態の高電圧出力インバータの動作について説明する。
尚、本実施形態では、電源電圧ＶＤＤを１０Ｖ、接地電圧ＶＳＳを０Ｖとする。また、ハイレベルの入力電圧ＩＮＨの電圧入力範囲を１０〜５Ｖ、前記ローレベルの入力電圧ＩＮＬの電圧入力範囲を５〜０Ｖとし、各ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのスレショルド電圧は１Ｖとする。
【００２５】
図２（ａ）〜図２（ｄ）は、本実施形態の高電圧出力インバーターの各点における電圧波形である。
図２（ａ）において、ハイレベルの入力電圧ＩＮＨが１０Ｖ、ローレベルの入力電圧ＩＮＬが５Ｖであれば、第１ＰＭＯＳトランジスタＰ１と第３ＰＭＯＳトランジスタＰ３はターンオフし、第１ＮＭＯＳトランジスタＮ１はターンオンする。第３ＮＭＯＳトランジスタＮ３のドレーン側の点Ｎ６７にかかる電圧Ｖ（ｎ６７）は図２（ｄ）に示すように約４Ｖ、即ち、第３ＮＭＯＳトランジスタＮ３はダイオード形態となって、ローレベルの入力電圧ＩＮＬから第３ＮＭＯＳトランジスタＮ３のスレショルド電圧を引いた値程度の電圧がかかる。また、点Ｎ１３にかかる電圧Ｖ（ｎ１３）は図２（ｂ）に示すように０Ｖ（＝ＶＳＳ）となる。そして、Ｖ（ｎ６７）が４Ｖであるので、第２ＮＭＯＳトランジスタＮ２もターンオンし、出力端子ＯＵＴにおける出力電圧Ｖ（ｏｕｔ３）は図２（ｅ）に示すように０Ｖ（＝ＶＳＳ）となる。
【００２６】
そして、ハイレベルの入力電圧ＩＮＨが１０Ｖであるので、第１ＰＭＯＳトランジスタＰ１がターンオフし、点Ｎ６７に４Ｖの電圧がかかっているので、点Ｎ１８にかかる電圧Ｖ（ｎ１８）は、図２（ｃ）に示すように、Ｖ（ｎ６７）に第２ＰＭＯＳトランジスタＰ２のスレショルド電圧を加えた値程度の約５Ｖの電圧となる。
【００２７】
このように、出力端子ＯＵＴに０Ｖ（＝ＶＳＳ）を出力するときの各点にかかる電圧は、点Ｎ６７で４Ｖ、点Ｎ１８で５Ｖ、点Ｎ１３で０Ｖである。従って、図１における各ＮＭＯＳトランジスタ及び各ＰＭＯＳトランジスタの耐圧を超えることなく動作する。
【００２８】
一方、図２（ａ）において、ハイレベルの入力電圧ＩＮＨが５Ｖ、ローレベルの入力電圧ＩＮＬが０Ｖであれば、図２（ｂ）に示すように、第１ＮＭＯＳトランジスタＮ１はターンオフして、点Ｎ１３にかかる電圧Ｖ（ｎ１３）が増加する。その結果、図２（ｄ）に示すように、チャージポンピング（ｃｈａｒｇｅ ｐｕｍｐｉｎｇ）によって点Ｎ６７にかかる電圧Ｖ（ｎ６７）が増加する。そして、Ｖ（ｎ６７）の値は、図２（ｄ）に示すように、第３ＰＭＯＳトランジスタＰ３のゲート電圧に相当するハイレベルの入力電圧ＩＮＨに第３ＰＭＯＳトランジスタＰ３のスレショルド電圧を加えた値程度の約６Ｖとなる。また、点Ｎ１８にかかる電圧Ｖ（ｎ１８）は、図２（ｃ）に示すように、第１ＰＭＯＳトランジスタＰ１がターンオンし１０Ｖとなる。さらに、第２ＰＭＯＳトランジスタＰ２がＶ（ｎ６７）によってターンオンするので、出力端子ＯＵＴにかかる出力電圧Ｖ（ｏｕｔ３）は、図２（ｅ）に示すように、１０Ｖ（＝ＶＤＤ）になる。ローレベルの入力電圧ＩＮＬは０Ｖであるので、第１ＮＭＯＳトランジスタＮ１がターンオフし、一方、第２ＮＭＯＳトランジスタＮ２のゲートには６Ｖの電圧がかかるので、点Ｎ１３にかかる電圧Ｖ（ｎ１３）は、図２（ｂ）に示すように、Ｖ（ｎ６７）から第２ＮＭＯＳトランジスタＮ２のスレショルド電圧を引いた値程度の約５Ｖとなる。
【００２９】
このように、出力端子ＯＵＴに１０Ｖを出力するときの各点にかかる電圧は、点Ｎ６７で６Ｖ、点Ｎ１８で１０Ｖ、点Ｎ１３で５Ｖである。従って、図１における各ＮＭＯＳトランジスタ及び各ＰＭＯＳトランジスタの耐圧を超えることなく動作する。
【００３０】
以上のように、第３ＰＭＯＳトランジスタＰ３と第３ＮＭＯＳトランジスタＮ３とを設け、ハイレベルの入力電圧ＩＮＨ及びローレベルの入力電圧ＩＮＬによって、第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２にゲート電圧が入力される構成としたので、第２ＰＭＯＳトランジスタＰ２と第２ＮＭＯＳトランジスタＮ２のゲートに従来のシールド電圧を連続的に入力する必要がなくなる。したがって、高電圧出力インバーターの信頼性を向上できる。
【００３１】
さらに、シールド電圧を供給するための回路が不要となるため、チップサイズを小さくできる。
また、キャパシタＣ１を設けたことによって、点Ｎ６７における電圧変動時のオーバーシュートするのを防止でき、高電圧出力インバーターの信頼性を更に向上できる。
【００３２】
尚、キャパシタＣ１は、省略してもよい。
【００３３】
【発明の効果】
以上説明したように本発明によれば、従来のシールド電圧を用いた高電圧出力インバーターに比べ、回路の信頼性を向上でき、チップサイズを小さくできる。
【００３４】
また、第３ＰＭＯＳトランジスタと第３ＮＭＯＳトランジスタのドレーン接続点と接地端子の間にキャパシタを設ければ、第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタのゲート入力電圧の電圧変動時におけるオーバーシュートを防止でき、高電圧出力インバーターの信頼性を更に向上できる。
【図面の簡単な説明】
【図１】本発明の高電圧出力インバーターの一実施形態の回路図
【図２】同上実施形態の高電圧出力インバーターの各点における電圧波形図
【図３】従来の高電圧出力インバーターの回路図
【符号の説明】
Ｐ１〜Ｐ３ 第１〜第３ＰＭＯＳトランジスタ
Ｎ１〜Ｎ３ 第１〜第３ＮＭＯＳトランジスタ
１０ 第１入力端子
２０ 第２入力端子
Ｃ１ キャパシタ
Claims (5)
- 低電圧用トランジスタを用いて高電圧を出力する高電圧出力インバーターにおいて、
ゲートが第１入力端子に連結され、ソースが電源端子に連結された第１ＰＭＯＳトランジスタと、
ソースが前記第１ＰＭＯＳトランジスタのドレーンに連結され、ドレーンが出力端子に連結された第２ＰＭＯＳトランジスタと、
ゲートが第２入力端子に連結され、ソースが接地端子に連結された第１ＮＭＯＳトランジスタと、
ソースが前記第１ＮＭＯＳトランジスタのドレーンに連結され、ドレーンが出力端子に連結された第２ＮＭＯＳトランジスタと、
ゲートとソースとが前記第１入力端子にそれぞれ連結され、ドレーンが前記第２ＰＭＯＳトランジスタのゲートに連結された第３ＰＭＯＳトランジスタと、
ゲートとソースとが前記第２入力端子に連結され、ドレーンが前記第２ＮＭＯＳトランジスタのゲートと前記第３ＰＭＯＳトランジスタのドレーンに連結された第３ＮＭＯＳトランジスタと、
を含んでなり、前記第１入力端子にハイレベルの入力電圧を印加し、前記第２入力端子に前記ハイレベルの入力電圧と同位相のローレベルの入力電圧を印加する構成としたことを特徴とする高電圧出力インバーター。 - 前記各ＮＭＯＳトランジスタ及び各ＰＭＯＳトランジスタは、出力電圧の半分よりは高く、出力電圧よりは低い耐圧を有するトランジスタであることを特徴とする請求項１に記載の高電圧出力インバーター。
- 前記ハイレベルの入力電圧の電圧変動範囲が、前記電源端子に印加する電源電圧値と前記接地端子に印加する接地電圧値との和の半分の値から前記電源電圧値の間であることを特徴とする請求項１または２に記載の高電圧出力インバーター。
- 前記ローレベルの入力電圧の電圧変動範囲が、前記電源端子に印加する電源電圧値と前記接地端子に印加する接地電圧値との和の半分の値から前記接地電圧値の間であることを特徴とする請求項１〜３のいずれか１つに記載の高電圧出力インバーター。
- 前記第３ＰＭＯＳトランジスタと前記第３ＮＭＯＳトランジスタのドレーン接続点と前記接地端子との間にキャパシタを接続したことを特徴とする請求項１〜４のいずれか１つに記載の高電圧出力インバーター。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025117A KR20010004448A (ko) | 1999-06-29 | 1999-06-29 | 고전압 출력 인버터 |
| KR99-25117 | 1999-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044819A JP2001044819A (ja) | 2001-02-16 |
| JP4420518B2 true JP4420518B2 (ja) | 2010-02-24 |
Family
ID=19596648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000066629A Expired - Lifetime JP4420518B2 (ja) | 1999-06-29 | 2000-03-10 | 高電圧出力インバーター |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6249151B1 (ja) |
| JP (1) | JP4420518B2 (ja) |
| KR (1) | KR20010004448A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101231125B1 (ko) * | 2005-04-04 | 2013-02-07 | (주)제퍼로직 | Cmos 트랜지스터의 pmos 트랜지스터 게이트 전압 제어 회로 |
| KR100812062B1 (ko) * | 2006-06-09 | 2008-03-07 | 삼성에스디아이 주식회사 | 인버터 및 이를 구비한 표시장치 |
| JP4991436B2 (ja) * | 2007-08-02 | 2012-08-01 | キヤノン株式会社 | 撮像装置及び撮像システム |
| JP5324115B2 (ja) * | 2008-03-27 | 2013-10-23 | 株式会社Ｇｅｎｕｓｉｏｎ | レベル変換回路、高電圧ドライバ回路及び不揮発性半導体記憶装置 |
| CN105991126B (zh) * | 2015-02-06 | 2019-02-01 | 中国科学院微电子研究所 | 一种反相器 |
| JP6732413B2 (ja) * | 2015-07-09 | 2020-07-29 | シチズン時計株式会社 | 液晶表示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539334A (en) | 1992-12-16 | 1996-07-23 | Texas Instruments Incorporated | Method and apparatus for high voltage level shifting |
| US5465054A (en) | 1994-04-08 | 1995-11-07 | Vivid Semiconductor, Inc. | High voltage CMOS logic using low voltage CMOS process |
| US5604449A (en) | 1996-01-29 | 1997-02-18 | Vivid Semiconductor, Inc. | Dual I/O logic for high voltage CMOS circuit using low voltage CMOS processes |
| KR100226486B1 (ko) * | 1996-12-21 | 1999-10-15 | 김영환 | 고출력 전압 생성용 반도체 회로 |
-
1999
- 1999-06-29 KR KR1019990025117A patent/KR20010004448A/ko not_active Application Discontinuation
- 1999-12-29 US US09/473,719 patent/US6249151B1/en not_active Expired - Lifetime
-
2000
- 2000-03-10 JP JP2000066629A patent/JP4420518B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001044819A (ja) | 2001-02-16 |
| KR20010004448A (ko) | 2001-01-15 |
| US6249151B1 (en) | 2001-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060201 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20061211 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070305 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091023 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
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