JP2848282B2 - 昇圧回路 - Google Patents
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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Description
【０００１】
【産業上の利用分野】この発明は、大規模半導体集積回
路（ＬＳＩ）等に用いられる昇圧回路に関する。
路（ＬＳＩ）等に用いられる昇圧回路に関する。
【０００２】
【従来の技術】ＬＳＩは近年、素子の微細化、高集積化
が進み、それにともなって電源電圧を従来の５Ｖから３
Ｖに下げたものも作られている。３Ｖ／５Ｖ混載ＬＳＩ
では、３Ｖ−５Ｖインターフェース回路が必要である。
しかしこの様なインターフェース回路を実現するため
に、基板レイアウトの関係で外部電源５Ｖを供給するこ
とができない場合には、内部に昇圧回路を作って５Ｖを
発生させることが必要になる。
が進み、それにともなって電源電圧を従来の５Ｖから３
Ｖに下げたものも作られている。３Ｖ／５Ｖ混載ＬＳＩ
では、３Ｖ−５Ｖインターフェース回路が必要である。
しかしこの様なインターフェース回路を実現するため
に、基板レイアウトの関係で外部電源５Ｖを供給するこ
とができない場合には、内部に昇圧回路を作って５Ｖを
発生させることが必要になる。
【０００３】従来より知られている基本昇圧回路は、図
５に示すように、キャパシタＣとダイオード接続された
二つのｎチャネルＭＯＳトランジスタＭ１，Ｍ２から構
成される。キャパシタＣの一端にクロックが供給される
と、クロックが“Ｌ”のとき電源ＶDDからＭＯＳトラン
ジスタＭ１を介してキャパシタＣに充電がなされ、クロ
ックが“Ｈ”になると、ＭＯＳトランジスタＭ１はオフ
になって、ＶCC＝２ＶDDなる昇圧電圧がＭＯＳトランジ
スタＭ２を介して出力される。
５に示すように、キャパシタＣとダイオード接続された
二つのｎチャネルＭＯＳトランジスタＭ１，Ｍ２から構
成される。キャパシタＣの一端にクロックが供給される
と、クロックが“Ｌ”のとき電源ＶDDからＭＯＳトラン
ジスタＭ１を介してキャパシタＣに充電がなされ、クロ
ックが“Ｈ”になると、ＭＯＳトランジスタＭ１はオフ
になって、ＶCC＝２ＶDDなる昇圧電圧がＭＯＳトランジ
スタＭ２を介して出力される。
【０００４】図５の昇圧回路を基本として、これを例え
ば図６に示すように多段に構成すると、２倍電圧に限ら
れず必要な昇圧倍率を得ることができる。但し図６にお
いて、クロックφ１とφ２は互いに逆相である。
ば図６に示すように多段に構成すると、２倍電圧に限ら
れず必要な昇圧倍率を得ることができる。但し図６にお
いて、クロックφ１とφ２は互いに逆相である。
【０００５】図５の基本昇圧回路は、キャパシタの充電
電圧及び出力昇圧電圧にはＭＯＳトランジスタのしきい
値Ｖth分の低下が存在するため、電源電圧ＶDDに対して
完全な倍電圧２ＶDDを得ることができない。このしきい
値分の低下による損失がないようにした昇圧回路とし
て、図７に示す回路が考えられる。この昇圧回路の構成
原理は、特開昭５２−３９１１９号公報に示されてい
る。
電圧及び出力昇圧電圧にはＭＯＳトランジスタのしきい
値Ｖth分の低下が存在するため、電源電圧ＶDDに対して
完全な倍電圧２ＶDDを得ることができない。このしきい
値分の低下による損失がないようにした昇圧回路とし
て、図７に示す回路が考えられる。この昇圧回路の構成
原理は、特開昭５２−３９１１９号公報に示されてい
る。
【０００６】図７において、ｐチャネルＭＯＳトランジ
スタ（以下、ＰＭＯＳトランジスタという）ＭＰ０とｎ
チャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジ
スタという）ＭＮ０からなるインバータにより、入力ク
ロックＣＫ０からこれと逆相のクロックＣＫ１が作られ
る。クロックＣＫ１はキャパシタＣ１の第１の端子に供
給される。キャパシタＣ１の第２の端子はＰＭＯＳトラ
ンジスタＭＰ１を介して電源ＶDDに接続される。ＰＭＯ
ＳトランジスタＭＰ１は電源ＶDD側がドレインであり、
ソース及びバルクがキャパシタＣ１側に接続される。
スタ（以下、ＰＭＯＳトランジスタという）ＭＰ０とｎ
チャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジ
スタという）ＭＮ０からなるインバータにより、入力ク
ロックＣＫ０からこれと逆相のクロックＣＫ１が作られ
る。クロックＣＫ１はキャパシタＣ１の第１の端子に供
給される。キャパシタＣ１の第２の端子はＰＭＯＳトラ
ンジスタＭＰ１を介して電源ＶDDに接続される。ＰＭＯ
ＳトランジスタＭＰ１は電源ＶDD側がドレインであり、
ソース及びバルクがキャパシタＣ１側に接続される。
【０００７】一方、ソースが接地ＶSSに接続され、ゲー
トにクロックＣＫ０が供給されるＮＭＯＳトランジスタ
ＭＮ１が用意され、そのドレインはＰＭＯＳトランジス
タＭＰ１のゲートに接続される。また、ＮＭＯＳトラン
ジスタＭＮ１のドレインとキャパシタＣ１の第２の端子
に間にＰＭＯＳトランジスタＭＰ２が介挿される。ＰＭ
ＯＳトランジスタＭＰ２は、ＮＭＯＳトランジスタＭＮ
１側がドレインであり、ゲートは電源ＶDDに接続され
る。
トにクロックＣＫ０が供給されるＮＭＯＳトランジスタ
ＭＮ１が用意され、そのドレインはＰＭＯＳトランジス
タＭＰ１のゲートに接続される。また、ＮＭＯＳトラン
ジスタＭＮ１のドレインとキャパシタＣ１の第２の端子
に間にＰＭＯＳトランジスタＭＰ２が介挿される。ＰＭ
ＯＳトランジスタＭＰ２は、ＮＭＯＳトランジスタＭＮ
１側がドレインであり、ゲートは電源ＶDDに接続され
る。
【０００８】キャパシタＣ１の第２の端子と昇圧電圧の
出力端子の間に、昇圧電圧を取り出す為に、キャパシタ
Ｃ１側をドレインとしたＰＭＯＳトランジスタＭＰ３が
設けられる。このＰＭＯＳトランジスタＭＰ３を選択的
に駆動するため、ＮＭＯＳトランジスタＭＮ１，ＰＭＯ
ＳトランジスタＭＰ２と対応させて、ＮＭＯＳトランジ
スタＭＮ２，ＰＭＯＳトランジスタＭＰ４が設けられ
る。ＮＭＯＳトランジスタＭＮ２は、ＮＭＯＳトランジ
スタＭＮ１とは逆相のクロックＣＫ１によりゲートが駆
動される。昇圧電圧出力端にはキャパシタＣ２が設けら
れる。
出力端子の間に、昇圧電圧を取り出す為に、キャパシタ
Ｃ１側をドレインとしたＰＭＯＳトランジスタＭＰ３が
設けられる。このＰＭＯＳトランジスタＭＰ３を選択的
に駆動するため、ＮＭＯＳトランジスタＭＮ１，ＰＭＯ
ＳトランジスタＭＰ２と対応させて、ＮＭＯＳトランジ
スタＭＮ２，ＰＭＯＳトランジスタＭＰ４が設けられ
る。ＮＭＯＳトランジスタＭＮ２は、ＮＭＯＳトランジ
スタＭＮ１とは逆相のクロックＣＫ１によりゲートが駆
動される。昇圧電圧出力端にはキャパシタＣ２が設けら
れる。
【０００９】この昇圧回路の動作は、次の通りである。
クロックがＣＫ０＝“Ｈ”、ＣＫ１＝“Ｌ”のとき、Ｎ
ＭＯＳトランジスタＭＮ１がオンしてそのドレイン電圧
が低下し、これによりＰＭＯＳトランジスタＭＰ１がオ
ンして、キャパシタＣ１にＶDDから充電される。このと
きＰＭＯＳトランジスタＭＰ１ではしきい値による電圧
低下はないから、ＶDDまで充電電圧が得られる。その
間、ＮＭＯＳトランジスタＭＮ２がオフ、従ってＰＭＯ
ＳトランジスタＭＰ３はオフである。
クロックがＣＫ０＝“Ｈ”、ＣＫ１＝“Ｌ”のとき、Ｎ
ＭＯＳトランジスタＭＮ１がオンしてそのドレイン電圧
が低下し、これによりＰＭＯＳトランジスタＭＰ１がオ
ンして、キャパシタＣ１にＶDDから充電される。このと
きＰＭＯＳトランジスタＭＰ１ではしきい値による電圧
低下はないから、ＶDDまで充電電圧が得られる。その
間、ＮＭＯＳトランジスタＭＮ２がオフ、従ってＰＭＯ
ＳトランジスタＭＰ３はオフである。
【００１０】ＣＫ０＝“Ｌ”、ＣＫ１＝“Ｈ”になる
と、キャパシタＣ１の第２の端子は瞬間的に、２ＶDDま
で上昇する。同時に、ＮＭＯＳトランジスタＭＮ１がオ
フになり、ＰＭＯＳトランジスタＭＰ２がオンになっ
て、ＰＭＯＳトランジスタＭＰ１はゲートに２ＶDDが与
えられてオフする。このとき、ＮＭＯＳトランジスタＭ
Ｎ２がオン、従ってＰＭＯＳトランジスタＭＰ３がオン
になって、キャパシタＣ１の電荷がキャパシタＣ２に転
送される。このときも、ＰＭＯＳトランジスタＭＰ３で
のしきい値による低下はない。以下、同様の動作が繰り
返されて、一定の昇圧電圧ＶCC＝２ＶDDが得られること
になる。
と、キャパシタＣ１の第２の端子は瞬間的に、２ＶDDま
で上昇する。同時に、ＮＭＯＳトランジスタＭＮ１がオ
フになり、ＰＭＯＳトランジスタＭＰ２がオンになっ
て、ＰＭＯＳトランジスタＭＰ１はゲートに２ＶDDが与
えられてオフする。このとき、ＮＭＯＳトランジスタＭ
Ｎ２がオン、従ってＰＭＯＳトランジスタＭＰ３がオン
になって、キャパシタＣ１の電荷がキャパシタＣ２に転
送される。このときも、ＰＭＯＳトランジスタＭＰ３で
のしきい値による低下はない。以下、同様の動作が繰り
返されて、一定の昇圧電圧ＶCC＝２ＶDDが得られること
になる。
【００１１】図８に示す昇圧回路は、図７を僅かに変形
して、ＰＭＯＳトランジスタＭＰ２のゲート駆動をクロ
ックＣＫ０により行い、ＰＭＯＳトランジスタＭＰ４の
ゲート駆動を前段のＮＭＯＳトランジスタＭＮ１のドレ
イン出力により行うようにしたものである。この昇圧回
路の構成原理は、特開昭５１−９０４１６号公報に示さ
れている。
して、ＰＭＯＳトランジスタＭＰ２のゲート駆動をクロ
ックＣＫ０により行い、ＰＭＯＳトランジスタＭＰ４の
ゲート駆動を前段のＮＭＯＳトランジスタＭＮ１のドレ
イン出力により行うようにしたものである。この昇圧回
路の構成原理は、特開昭５１−９０４１６号公報に示さ
れている。
【００１２】
【発明が解決しようとする課題】図７及び図８の昇圧回
路においては、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の
ゲートがＶSSのとき、これらのゲート・ドレイン間に
は、２ＶDDなる電圧がかかる。また、ＰＭＯＳトランジ
スタＭＰ３がオンしてキャパシタＣ１の電荷をキャパシ
タＣ２に転送する際には、このＰＭＯＳトランジスタＭ
Ｐ３のドレイン・ゲート間にやはり２ＶDDなる電圧がか
かる。例えばＶDD＝３ＶのＬＳＩでは、素子は極めて微
細化されて、ゲート酸化膜は薄く、ゲート耐圧が５Ｖ程
度となるから、ゲート・ドレイン間に２ＶDD＝６Ｖがか
かると、これらのトランジスタの耐圧が保たれなくな
る。これらの高電圧が印加されるトランジスタのみゲー
ト酸化膜を厚くすることは、コスト高の原因となる。
路においては、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の
ゲートがＶSSのとき、これらのゲート・ドレイン間に
は、２ＶDDなる電圧がかかる。また、ＰＭＯＳトランジ
スタＭＰ３がオンしてキャパシタＣ１の電荷をキャパシ
タＣ２に転送する際には、このＰＭＯＳトランジスタＭ
Ｐ３のドレイン・ゲート間にやはり２ＶDDなる電圧がか
かる。例えばＶDD＝３ＶのＬＳＩでは、素子は極めて微
細化されて、ゲート酸化膜は薄く、ゲート耐圧が５Ｖ程
度となるから、ゲート・ドレイン間に２ＶDD＝６Ｖがか
かると、これらのトランジスタの耐圧が保たれなくな
る。これらの高電圧が印加されるトランジスタのみゲー
ト酸化膜を厚くすることは、コスト高の原因となる。
【００１３】この発明は、上記事情を考慮してなされた
もので、しきい値分の電圧低下をもたらすことなく昇圧
電圧を得ることができ、しかもコスト高をもたらすこと
なく高い信頼性を実現した昇圧回路を提供することを目
的としている。
もので、しきい値分の電圧低下をもたらすことなく昇圧
電圧を得ることができ、しかもコスト高をもたらすこと
なく高い信頼性を実現した昇圧回路を提供することを目
的としている。
【００１４】
【課題を解決するための手段】この発明に係る昇圧回路
は、第１に、（ａ）第１，第２の端子を有し、第１の端
子に第１のクロックが供給されるキャパシタと、ソース
が前記キャパシタの第２の端子に接続され、ドレインが
電源の高電位側端子に接続された第１のｐチャネルＭＯ
Ｓトランジスタと、ソースが前記キャパシタの第２の端
子に接続され、ゲートが前記電源の高電位側端子に接続
され、ドレインが前記第１のｐチャネルＭＯＳトランジ
スタのゲートに接続された第２のｐチャネルＭＯＳトラ
ンジスタと、前記第１のクロックとは位相反転された第
２のクロックがゲートに供給され、ソースが前記電源の
低電位側端子に接続された第１のｎチャネルＭＯＳトラ
ンジスタと、ゲートが前記電源の高電位側端子に接続さ
れ、ドレインが前記第２のｐチャネルＭＯＳトランジス
タのドレインに接続され、ソースが前記第１のｎチャネ
ルＭＯＳトランジスタのドレインに接続された第２のｎ
チャネルＭＯＳトランジスタとを有し、前記キャパシタ
の第２の端子に前記第１のクロックをレベルシフトした
第１の昇圧クロックを得る第１の昇圧クロック生成回路
と、（ｂ）前記第１の昇圧クロック生成回路と同様の構
成を有し、前記第１の昇圧クロックとは位相反転した第
２の昇圧クロックを得る第２の昇圧クロック生成回路
と、（ｃ）前記第１の昇圧クロックが得られる前記キャ
パシタの第２の端子にドレインが接続され、ソースが昇
圧電圧出力端子に接続され、ゲートに前記第２の昇圧ク
ロック生成回路から得られる第２の昇圧クロックが与え
られる第３のｐチャネルＭＯＳトランジスタとを備えた
ことを特徴としている。
は、第１に、（ａ）第１，第２の端子を有し、第１の端
子に第１のクロックが供給されるキャパシタと、ソース
が前記キャパシタの第２の端子に接続され、ドレインが
電源の高電位側端子に接続された第１のｐチャネルＭＯ
Ｓトランジスタと、ソースが前記キャパシタの第２の端
子に接続され、ゲートが前記電源の高電位側端子に接続
され、ドレインが前記第１のｐチャネルＭＯＳトランジ
スタのゲートに接続された第２のｐチャネルＭＯＳトラ
ンジスタと、前記第１のクロックとは位相反転された第
２のクロックがゲートに供給され、ソースが前記電源の
低電位側端子に接続された第１のｎチャネルＭＯＳトラ
ンジスタと、ゲートが前記電源の高電位側端子に接続さ
れ、ドレインが前記第２のｐチャネルＭＯＳトランジス
タのドレインに接続され、ソースが前記第１のｎチャネ
ルＭＯＳトランジスタのドレインに接続された第２のｎ
チャネルＭＯＳトランジスタとを有し、前記キャパシタ
の第２の端子に前記第１のクロックをレベルシフトした
第１の昇圧クロックを得る第１の昇圧クロック生成回路
と、（ｂ）前記第１の昇圧クロック生成回路と同様の構
成を有し、前記第１の昇圧クロックとは位相反転した第
２の昇圧クロックを得る第２の昇圧クロック生成回路
と、（ｃ）前記第１の昇圧クロックが得られる前記キャ
パシタの第２の端子にドレインが接続され、ソースが昇
圧電圧出力端子に接続され、ゲートに前記第２の昇圧ク
ロック生成回路から得られる第２の昇圧クロックが与え
られる第３のｐチャネルＭＯＳトランジスタとを備えた
ことを特徴としている。
【００１５】この発明に係る昇圧回路は、第２に、
（ａ）第１，第２の端子を有し、第１の端子に第１のク
ロックが供給されるキャパシタと、ソースが前記キャパ
シタの第２の端子に接続され、ドレインが電源の低電位
側端子に接続された第１のｎチャネルＭＯＳトランジス
タと、ソースが前記キャパシタの第２の端子に接続さ
れ、ゲートが前記電源の高電位側端子に接続され、ドレ
インが前記第１のｎチャネルＭＯＳトランジスタのゲー
トに接続された第２のｎチャネルＭＯＳトランジスタ
と、前記第１のクロックとは位相反転された第２のクロ
ックがゲートに供給され、ソースが前記電源の高電位側
端子に接続された第１のｐチャネルＭＯＳトランジスタ
と、ゲートが前記電源の低電位側端子に接続され、ドレ
インが前記第２のｎチャネルＭＯＳトランジスタのドレ
インに接続され、ソースが前記第１のｐチャネルＭＯＳ
トランジスタのドレインに接続された第２のｐチャネル
ＭＯＳトランジスタとを有し、前記キャパシタの第２の
端子に前記第１のクロックをレベルシフトした第１の昇
圧クロックを得る第１の昇圧クロック生成回路と、
（ｂ）前記第１の昇圧クロック生成回路と同様の構成を
有し、前記第１の昇圧クロックとは位相反転した第２の
昇圧クロックを得る第２の昇圧クロック生成回路と、
（ｃ）前記第１の昇圧クロックが得られる前記キャパシ
タの第２の端子にドレインが接続され、ソースが昇圧電
圧出力端子に接続され、ゲートに前記第２の昇圧クロッ
ク生成回路から得られる第２の昇圧クロックが与えられ
る第３のｎチャネルＭＯＳトランジスタとを備えたこと
を特徴としている。
（ａ）第１，第２の端子を有し、第１の端子に第１のク
ロックが供給されるキャパシタと、ソースが前記キャパ
シタの第２の端子に接続され、ドレインが電源の低電位
側端子に接続された第１のｎチャネルＭＯＳトランジス
タと、ソースが前記キャパシタの第２の端子に接続さ
れ、ゲートが前記電源の高電位側端子に接続され、ドレ
インが前記第１のｎチャネルＭＯＳトランジスタのゲー
トに接続された第２のｎチャネルＭＯＳトランジスタ
と、前記第１のクロックとは位相反転された第２のクロ
ックがゲートに供給され、ソースが前記電源の高電位側
端子に接続された第１のｐチャネルＭＯＳトランジスタ
と、ゲートが前記電源の低電位側端子に接続され、ドレ
インが前記第２のｎチャネルＭＯＳトランジスタのドレ
インに接続され、ソースが前記第１のｐチャネルＭＯＳ
トランジスタのドレインに接続された第２のｐチャネル
ＭＯＳトランジスタとを有し、前記キャパシタの第２の
端子に前記第１のクロックをレベルシフトした第１の昇
圧クロックを得る第１の昇圧クロック生成回路と、
（ｂ）前記第１の昇圧クロック生成回路と同様の構成を
有し、前記第１の昇圧クロックとは位相反転した第２の
昇圧クロックを得る第２の昇圧クロック生成回路と、
（ｃ）前記第１の昇圧クロックが得られる前記キャパシ
タの第２の端子にドレインが接続され、ソースが昇圧電
圧出力端子に接続され、ゲートに前記第２の昇圧クロッ
ク生成回路から得られる第２の昇圧クロックが与えられ
る第３のｎチャネルＭＯＳトランジスタとを備えたこと
を特徴としている。
【００１６】
【作用】第１の発明の昇圧回路は、先の図７の昇圧回路
と同様に、第１の昇圧クロック生成回路では、クロック
制御されるキャパシタに対して電源の高電位側端子（以
下、ＶDD側端子という）から、第１のＰＭＯＳトランジ
スタを利用して充電を行い、キャパシタの第２の端子に
第１の昇圧クロックを得る。この昇圧クロックから第３
のＰＭＯＳトランジスタを利用して２ＶDDなる昇圧電圧
を得ることができる。これら第１，第３のＰＭＯＳトラ
ンジスタが通常のＥタイプ、即ちしきい値が負（または
零）であれば、これらのトランジスタによる正電圧転送
には、しきい値による電圧低下はない。また、第１のＰ
ＭＯＳトランジスタのゲート制御を行う第１のＮＭＯＳ
トランジスタと第２のＰＭＯＳトランジスタの間には、
ゲートにＶDDが与えられた第２のＮＭＯＳトランジスタ
を介在させている。これにより、第１のＮＭＯＳトラン
ジスタがオフになるときにそのドレイン・ゲート間には
ＶDD以上の電圧がかからないようにしている。
と同様に、第１の昇圧クロック生成回路では、クロック
制御されるキャパシタに対して電源の高電位側端子（以
下、ＶDD側端子という）から、第１のＰＭＯＳトランジ
スタを利用して充電を行い、キャパシタの第２の端子に
第１の昇圧クロックを得る。この昇圧クロックから第３
のＰＭＯＳトランジスタを利用して２ＶDDなる昇圧電圧
を得ることができる。これら第１，第３のＰＭＯＳトラ
ンジスタが通常のＥタイプ、即ちしきい値が負（または
零）であれば、これらのトランジスタによる正電圧転送
には、しきい値による電圧低下はない。また、第１のＰ
ＭＯＳトランジスタのゲート制御を行う第１のＮＭＯＳ
トランジスタと第２のＰＭＯＳトランジスタの間には、
ゲートにＶDDが与えられた第２のＮＭＯＳトランジスタ
を介在させている。これにより、第１のＮＭＯＳトラン
ジスタがオフになるときにそのドレイン・ゲート間には
ＶDD以上の電圧がかからないようにしている。
【００１７】一方、昇圧電圧を取り出す第３のＰＭＯＳ
トランジスタのゲートを駆動するために、第１の昇圧ク
ロック生成回路とは逆相の第２の昇圧クロックを生成す
る、第１の昇圧クロック生成回路と同様の構成の第２の
昇圧クロック生成回路を用いて、その第２の昇圧クロッ
クを第３のＰＭＯＳトランジスタのゲートに与えてい
る。これにより、この第３のＰＭＯＳトランジスタのド
レイン・ゲート間にも、ＶDDを越える電圧がかからない
ようにすることができる。以上により、使用トランジス
タの一部にゲート酸化膜の厚いものを用いることなく、
十分な信頼性を得ることができる。
トランジスタのゲートを駆動するために、第１の昇圧ク
ロック生成回路とは逆相の第２の昇圧クロックを生成す
る、第１の昇圧クロック生成回路と同様の構成の第２の
昇圧クロック生成回路を用いて、その第２の昇圧クロッ
クを第３のＰＭＯＳトランジスタのゲートに与えてい
る。これにより、この第３のＰＭＯＳトランジスタのド
レイン・ゲート間にも、ＶDDを越える電圧がかからない
ようにすることができる。以上により、使用トランジス
タの一部にゲート酸化膜の厚いものを用いることなく、
十分な信頼性を得ることができる。
【００１８】第２の発明にかかる昇圧回路は、第１の発
明にかかる昇圧回路と逆に、電源の低電位側端子（以
下、ＶSS側端子という）によるキャパシタ充電を利用し
て、負方向に倍加した昇圧電圧を得るもの、即ち、ＶSS
＝０Ｖの場合には、−ＶDDなる電圧を得るものであり、
第１の発明の昇圧回路とは各部のトランジスタを逆導電
型とし、且つ電源関係を逆にした完全にコンプリメンタ
リーな構成としている。この場合も同様に、しきい値分
の降下がない昇圧電圧を得ることができ、またコスト高
をもたらすことなく高い信頼性を得ることができる。
明にかかる昇圧回路と逆に、電源の低電位側端子（以
下、ＶSS側端子という）によるキャパシタ充電を利用し
て、負方向に倍加した昇圧電圧を得るもの、即ち、ＶSS
＝０Ｖの場合には、−ＶDDなる電圧を得るものであり、
第１の発明の昇圧回路とは各部のトランジスタを逆導電
型とし、且つ電源関係を逆にした完全にコンプリメンタ
リーな構成としている。この場合も同様に、しきい値分
の降下がない昇圧電圧を得ることができ、またコスト高
をもたらすことなく高い信頼性を得ることができる。
【００１９】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例にかかる昇圧回
路である。ＥタイプのＰＭＯＳトランジスタＭＰ10とＥ
タイプのＮＭＯＳトランジスタＭＮ10からなるＣＭＯＳ
インバータ１は、入力クロックＣＫ０から補のクロック
ＣＫ１を作るために設けられている。これらのクロック
ＣＫ０，ＣＫ１を用いてこれらを正方向にレベルシフト
した昇圧クロックを得るために、第１，第２の昇圧クロ
ック生成回路２，３が設けられている。
説明する。図１は、この発明の一実施例にかかる昇圧回
路である。ＥタイプのＰＭＯＳトランジスタＭＰ10とＥ
タイプのＮＭＯＳトランジスタＭＮ10からなるＣＭＯＳ
インバータ１は、入力クロックＣＫ０から補のクロック
ＣＫ１を作るために設けられている。これらのクロック
ＣＫ０，ＣＫ１を用いてこれらを正方向にレベルシフト
した昇圧クロックを得るために、第１，第２の昇圧クロ
ック生成回路２，３が設けられている。
【００２０】第１の昇圧クロック生成回路２は、第１の
クロックＣＫ１をレベルシフトした第１の昇圧クロック
を得るもので、第１のクロックＣＫ１が第１の端子Ｎ１
に入力されるキャパシタＣ１を有し、キャパシタＣ１の
第２の端子Ｎ２はキャパシタ充電用のＥタイプの第１の
ＰＭＯＳトランジスタＭＰ11を介してＶDD端子に接続さ
れている。ＰＭＯＳトランジスタＭＰ11はＶDD側がドレ
インであり、ソースとバルクが共通に第２の端子側Ｎ２
に接続される。キャパシタＣ１の第２の端子Ｎ２にはま
た、Ｅタイプの第２のＰＭＯＳトランジスタＭＰ12のソ
ースとバルクが接続され、このＰＭＯＳトランジスタＭ
Ｐ12のゲートはＶDD端子に接続されている。
クロックＣＫ１をレベルシフトした第１の昇圧クロック
を得るもので、第１のクロックＣＫ１が第１の端子Ｎ１
に入力されるキャパシタＣ１を有し、キャパシタＣ１の
第２の端子Ｎ２はキャパシタ充電用のＥタイプの第１の
ＰＭＯＳトランジスタＭＰ11を介してＶDD端子に接続さ
れている。ＰＭＯＳトランジスタＭＰ11はＶDD側がドレ
インであり、ソースとバルクが共通に第２の端子側Ｎ２
に接続される。キャパシタＣ１の第２の端子Ｎ２にはま
た、Ｅタイプの第２のＰＭＯＳトランジスタＭＰ12のソ
ースとバルクが接続され、このＰＭＯＳトランジスタＭ
Ｐ12のゲートはＶDD端子に接続されている。
【００２１】キャパシタ充電用の第１のＰＭＯＳトラン
ジスタＭＰ11のゲート制御を行う為に、第２のクロック
ＣＫ０がゲートに入力され、ソースがＶSS端子に接続さ
れたＥタイプの第１のＮＭＯＳトランジスタＭＮ11が設
けられている。このＮＭＯＳトランジスタＭＮ11のドレ
インと第２のＰＭＯＳトランジスタＭＰ12のドレインと
の間には、Ｅタイプの第２のＮＭＯＳトランジスタＭＮ
12を介在させている。このＮＭＯＳトランジスタＭＮ12
のゲートはＶDD端子に接続されている。これらＮＭＯＳ
トランジスタＭＮ11，ＭＮ12のバルクは共通にＶSSに接
続される。
ジスタＭＰ11のゲート制御を行う為に、第２のクロック
ＣＫ０がゲートに入力され、ソースがＶSS端子に接続さ
れたＥタイプの第１のＮＭＯＳトランジスタＭＮ11が設
けられている。このＮＭＯＳトランジスタＭＮ11のドレ
インと第２のＰＭＯＳトランジスタＭＰ12のドレインと
の間には、Ｅタイプの第２のＮＭＯＳトランジスタＭＮ
12を介在させている。このＮＭＯＳトランジスタＭＮ12
のゲートはＶDD端子に接続されている。これらＮＭＯＳ
トランジスタＭＮ11，ＭＮ12のバルクは共通にＶSSに接
続される。
【００２２】第２の昇圧クロック生成回路３は、第１の
昇圧クロック生成回路２と同様の構成を有する。即ち、
キャパシタＣ１に対応してキャパシタＣ３が、ＰＭＯＳ
トランジスタＭＰ11，ＭＰ12にそれぞれ対応してＰＭＯ
ＳトランジスタＭＰ14，ＭＰ15が設けられ、ＮＭＯＳト
ランジスタＭＮ11，ＭＮ12にそれぞれ対応してＮＭＯＳ
トランジスタＭＮ13，ＭＮ14が設けられている。この第
２の昇圧クロック生成回路３には、第１の昇圧クロック
生成回路２とは互いに逆相となるようにクロックＣＫ
０，ＣＫ１が与えられる。これにより、第１の昇圧クロ
ック生成回路２の端子Ｎ２に得られる第１の昇圧クロッ
クに対して、対応する端子Ｎ６に逆相の第２の昇圧クロ
ックが得られるようになっている。
昇圧クロック生成回路２と同様の構成を有する。即ち、
キャパシタＣ１に対応してキャパシタＣ３が、ＰＭＯＳ
トランジスタＭＰ11，ＭＰ12にそれぞれ対応してＰＭＯ
ＳトランジスタＭＰ14，ＭＰ15が設けられ、ＮＭＯＳト
ランジスタＭＮ11，ＭＮ12にそれぞれ対応してＮＭＯＳ
トランジスタＭＮ13，ＭＮ14が設けられている。この第
２の昇圧クロック生成回路３には、第１の昇圧クロック
生成回路２とは互いに逆相となるようにクロックＣＫ
０，ＣＫ１が与えられる。これにより、第１の昇圧クロ
ック生成回路２の端子Ｎ２に得られる第１の昇圧クロッ
クに対して、対応する端子Ｎ６に逆相の第２の昇圧クロ
ックが得られるようになっている。
【００２３】第１の昇圧クロック生成回路２に得られる
第１の昇圧クロックから一定の昇圧電圧出力を取り出す
ために、キャパシタＣ１の第２の端子Ｎ２と出力端子Ｎ
３の間に、Ｅタイプの第３のＰＭＯＳトランジスタＭＰ
13が介挿されている。このＰＭＯＳトランジスタＭＰ13
はキャパシタＣ１の第２の端子Ｎ２側がドレインであ
り、ソースとバルクが共通に出力端子Ｎ３に接続され
る。このＰＭＯＳトランジスタＭＰ13のゲートには、第
２の昇圧クロック生成回路３の端子Ｎ６に得られる第２
の昇圧クロックが与えられる。出力端子には昇圧電圧保
持用のキャパシタＣ２が設けられている。
第１の昇圧クロックから一定の昇圧電圧出力を取り出す
ために、キャパシタＣ１の第２の端子Ｎ２と出力端子Ｎ
３の間に、Ｅタイプの第３のＰＭＯＳトランジスタＭＰ
13が介挿されている。このＰＭＯＳトランジスタＭＰ13
はキャパシタＣ１の第２の端子Ｎ２側がドレインであ
り、ソースとバルクが共通に出力端子Ｎ３に接続され
る。このＰＭＯＳトランジスタＭＰ13のゲートには、第
２の昇圧クロック生成回路３の端子Ｎ６に得られる第２
の昇圧クロックが与えられる。出力端子には昇圧電圧保
持用のキャパシタＣ２が設けられている。
【００２４】この様に構成された昇圧回路の動作を、次
に説明する。クロックＣＫ０が“Ｈ”の時に第１のＰＭ
ＯＳトランジスタＭＰ11を介してキャパシタＣ１にＶDD
の充電がなされ、クロックＣＫ０が“Ｌ”になると、キ
ャパシタＣ１の第２の端子Ｎ２に２ＶDDが得られると同
時に、第３のＰＭＯＳトランジスタＭＰ13がオンして、
キャパシタＣ１から出力端のキャパシタＣ２に電荷転送
がなされる。その基本動作は、先の図６の昇圧回路と同
じである。
に説明する。クロックＣＫ０が“Ｈ”の時に第１のＰＭ
ＯＳトランジスタＭＰ11を介してキャパシタＣ１にＶDD
の充電がなされ、クロックＣＫ０が“Ｌ”になると、キ
ャパシタＣ１の第２の端子Ｎ２に２ＶDDが得られると同
時に、第３のＰＭＯＳトランジスタＭＰ13がオンして、
キャパシタＣ１から出力端のキャパシタＣ２に電荷転送
がなされる。その基本動作は、先の図６の昇圧回路と同
じである。
【００２５】図２は、回路の定常状態での各部電圧波形
を、ＶDD＝３Ｖの場合について示している。その定常状
態での動作を具体的に説明すると次のようになる。第１
の昇圧クロック生成回路２側に着目すると、クロックＣ
Ｋ０が“Ｈ”、従ってクロックＣＫ１が“Ｌ”のとき、
第１のＮＭＯＳトランジスタＭＮ11がオンとなり、第２
のＮＭＯＳトランジスタＭＮ12はゲートにＶDDが与えら
れて常時オンであるから、端子Ｎ４が“Ｌ”となる。こ
れにより第１のＰＭＯＳトランジスタＭＰ11がオン、第
２のＰＭＯＳトランジスタＭＰ12がオフとなる。
を、ＶDD＝３Ｖの場合について示している。その定常状
態での動作を具体的に説明すると次のようになる。第１
の昇圧クロック生成回路２側に着目すると、クロックＣ
Ｋ０が“Ｈ”、従ってクロックＣＫ１が“Ｌ”のとき、
第１のＮＭＯＳトランジスタＭＮ11がオンとなり、第２
のＮＭＯＳトランジスタＭＮ12はゲートにＶDDが与えら
れて常時オンであるから、端子Ｎ４が“Ｌ”となる。こ
れにより第１のＰＭＯＳトランジスタＭＰ11がオン、第
２のＰＭＯＳトランジスタＭＰ12がオフとなる。
【００２６】このとき、キャパシタＣ１の第１の端子Ｎ
１は“Ｌ”（＝ＶSS）であるため、第１のＰＭＯＳトラ
ンジスタＭＰ11を介してキャパシタＣ１にＶDDの充電が
なされる。この第１のＰＭＯＳトランジスタＭＰ11によ
る充電動作では、しきい値が負であるため、従来のよう
にダイオード接続したＮＭＯＳトランジスタを用いた場
合と異なり、しきい値分の電圧降下は生じない。
１は“Ｌ”（＝ＶSS）であるため、第１のＰＭＯＳトラ
ンジスタＭＰ11を介してキャパシタＣ１にＶDDの充電が
なされる。この第１のＰＭＯＳトランジスタＭＰ11によ
る充電動作では、しきい値が負であるため、従来のよう
にダイオード接続したＮＭＯＳトランジスタを用いた場
合と異なり、しきい値分の電圧降下は生じない。
【００２７】一方、第２の昇圧クロック生成回路３側で
は、クロックの半サイクル前に、上述した第１の昇圧ク
ロック生成回路２と同様の動作でキャパシタＣ３にＶDD
の充電がなされ、クロックＣＫ０が“Ｈ”の間、端子Ｎ
６には昇圧クロック２ＶDDが得られ、これが第３のＰＭ
ＯＳトランジスタＭＰ13のゲートに与えられる。従っ
て、クロックＣＫ０が“Ｌ”の間、第３のＰＭＯＳトラ
ンジスタＭＰ13はオフである。
は、クロックの半サイクル前に、上述した第１の昇圧ク
ロック生成回路２と同様の動作でキャパシタＣ３にＶDD
の充電がなされ、クロックＣＫ０が“Ｈ”の間、端子Ｎ
６には昇圧クロック２ＶDDが得られ、これが第３のＰＭ
ＯＳトランジスタＭＰ13のゲートに与えられる。従っ
て、クロックＣＫ０が“Ｌ”の間、第３のＰＭＯＳトラ
ンジスタＭＰ13はオフである。
【００２８】そして、クロックＣＫ０が“Ｌ”になる
と、クロックＣＫ１が“Ｈ”、即ちキャパシタＣ１の第
１の端子Ｎ１にＶDDが与えられるから、第２の端子Ｎ２
は２ＶDDまで昇圧される。このとき第１の昇圧クロック
生成回路２側では第１のＮＭＯＳトランジスタＭＮ11が
オフになり、従って端子Ｎ４が“Ｈ”になって、第２の
ＰＭＯＳトランジスタＭＰ12がオン、第１のＰＭＯＳト
ランジスタＭＰ11がオフとなり、ＶDD端子に電荷が流れ
ることはない。
と、クロックＣＫ１が“Ｈ”、即ちキャパシタＣ１の第
１の端子Ｎ１にＶDDが与えられるから、第２の端子Ｎ２
は２ＶDDまで昇圧される。このとき第１の昇圧クロック
生成回路２側では第１のＮＭＯＳトランジスタＭＮ11が
オフになり、従って端子Ｎ４が“Ｈ”になって、第２の
ＰＭＯＳトランジスタＭＰ12がオン、第１のＰＭＯＳト
ランジスタＭＰ11がオフとなり、ＶDD端子に電荷が流れ
ることはない。
【００２９】またこのとき、第２の昇圧クロック生成回
路３側の端子Ｎ６は、充電サイクルであってＶDDであ
り、これが第３のＰＭＯＳトランジスタＭＰ13のゲート
に与えられる。定常状態では既に出力キャパシタＣ２に
は２ＶDDが充電されているから、第３のＰＭＯＳトラン
ジスタＭＰ13はオンになり、キャパシタＣ１からこのＰ
ＭＯＳトランジスタＭＰ13を介してキャパシタＣ２に電
荷が転送される。以上の動作の繰り返しによって、キャ
パシタＣ２には一定の昇圧電圧２ＶDDが得られる。この
第３のＰＭＯＳトランジスタＭＰ13による電荷転送動作
においても、しきい値分の電圧低下が生じることはな
い。
路３側の端子Ｎ６は、充電サイクルであってＶDDであ
り、これが第３のＰＭＯＳトランジスタＭＰ13のゲート
に与えられる。定常状態では既に出力キャパシタＣ２に
は２ＶDDが充電されているから、第３のＰＭＯＳトラン
ジスタＭＰ13はオンになり、キャパシタＣ１からこのＰ
ＭＯＳトランジスタＭＰ13を介してキャパシタＣ２に電
荷が転送される。以上の動作の繰り返しによって、キャ
パシタＣ２には一定の昇圧電圧２ＶDDが得られる。この
第３のＰＭＯＳトランジスタＭＰ13による電荷転送動作
においても、しきい値分の電圧低下が生じることはな
い。
【００３０】以上の動作において、第１のＰＭＯＳトラ
ンジスタＭＰ11のオンオフ制御用の第１のＮＭＯＳトラ
ンジスタＭＮ11、及び昇圧電圧取り出し用の第３のＰＭ
ＯＳトランジスタＭＰ13には、従来のような高電圧はか
からない。このことを次に説明する。図２に示すよう
に、端子Ｎ２には、ＶSS〜ＶDDのクロックに対して、Ｖ
DD〜２ＶDDにレベルシフトされた昇圧クロックが得られ
る。クロックＣＫ０が“Ｌ”であって第１のＮＭＯＳト
ランジスタＭＮ11がオフになるとき、第２のＰＭＯＳト
ランジスタＭＰ12がオンして、そのドレイン側の端子Ｎ
４は図２に示すように、２ＶDDまで上がる。
ンジスタＭＰ11のオンオフ制御用の第１のＮＭＯＳトラ
ンジスタＭＮ11、及び昇圧電圧取り出し用の第３のＰＭ
ＯＳトランジスタＭＰ13には、従来のような高電圧はか
からない。このことを次に説明する。図２に示すよう
に、端子Ｎ２には、ＶSS〜ＶDDのクロックに対して、Ｖ
DD〜２ＶDDにレベルシフトされた昇圧クロックが得られ
る。クロックＣＫ０が“Ｌ”であって第１のＮＭＯＳト
ランジスタＭＮ11がオフになるとき、第２のＰＭＯＳト
ランジスタＭＰ12がオンして、そのドレイン側の端子Ｎ
４は図２に示すように、２ＶDDまで上がる。
【００３１】しかし、第２のＮＭＯＳトランジスタＭＮ
12はゲートにＶDDが与えられていて、そのソース側の端
子Ｎ５は、第２のＮＭＯＳトランジスタＭＮ12のしきい
値をＶthとすれば、ＶDD−Ｖthまでしか上昇できない。
従って、第１のＮＭＯＳトランジスタＭＮ11のゲート・
ドレイン間には、ＶDD−Ｖth以上の電圧はかからないこ
とになる。
12はゲートにＶDDが与えられていて、そのソース側の端
子Ｎ５は、第２のＮＭＯＳトランジスタＭＮ12のしきい
値をＶthとすれば、ＶDD−Ｖthまでしか上昇できない。
従って、第１のＮＭＯＳトランジスタＭＮ11のゲート・
ドレイン間には、ＶDD−Ｖth以上の電圧はかからないこ
とになる。
【００３２】次に、昇圧電圧取り出し用の第３のＰＭＯ
ＳトランジスタＭＰ13について見ると、図２に示すよう
に、端子Ｎ２に得られるＶDD〜２ＶDDの第１の昇圧クロ
ックがドレインに与えられ、ゲートには端子Ｎ６に得ら
れる第１の昇圧クロックとは逆相の、ＶDD〜２ＶDDの間
で変化する第２の昇圧クロックが与えられる。従って、
この第３のＰＭＯＳトランジスタＭＰ13のドレイン・ゲ
ート間にはＶDDを越える電圧がかかることはない。これ
ら以外のトランジスタについても、ＶDDを越える電圧は
ゲート酸化膜にかからない。
ＳトランジスタＭＰ13について見ると、図２に示すよう
に、端子Ｎ２に得られるＶDD〜２ＶDDの第１の昇圧クロ
ックがドレインに与えられ、ゲートには端子Ｎ６に得ら
れる第１の昇圧クロックとは逆相の、ＶDD〜２ＶDDの間
で変化する第２の昇圧クロックが与えられる。従って、
この第３のＰＭＯＳトランジスタＭＰ13のドレイン・ゲ
ート間にはＶDDを越える電圧がかかることはない。これ
ら以外のトランジスタについても、ＶDDを越える電圧は
ゲート酸化膜にかからない。
【００３３】以上にようにこの実施例によると、トラン
ジスタのしきい値分の電圧降下のない昇圧電圧を得るこ
とができる。しかも使用トランジスタのゲート酸化膜に
ＶDD以上の電圧がかかることはないから、格別にゲート
酸化膜の厚い素子を作るといったことを要せず、従って
コスト高をもたらすことなく、十分高い信頼性を得るこ
とができる。図１に示す回路を基本として、これを複数
段配置すれば、３倍、４倍等の任意昇圧倍率の電圧を得
ることが可能である。
ジスタのしきい値分の電圧降下のない昇圧電圧を得るこ
とができる。しかも使用トランジスタのゲート酸化膜に
ＶDD以上の電圧がかかることはないから、格別にゲート
酸化膜の厚い素子を作るといったことを要せず、従って
コスト高をもたらすことなく、十分高い信頼性を得るこ
とができる。図１に示す回路を基本として、これを複数
段配置すれば、３倍、４倍等の任意昇圧倍率の電圧を得
ることが可能である。
【００３４】図３はこの発明の他の実施例の昇圧回路で
ある。この昇圧回路は、図１の実施例と逆に、電源電圧
をＶSS側に２倍にした昇圧電圧、つまり−ＶDDなる昇圧
電圧を得る例である。第１の昇圧クロック生成回路２及
び第２の昇圧クロック生成回路３は、図１の実施例とは
完全にコンプリメンタリーな構成としている。即ち、第
１，第２，第３のＰＭＯＳトランジスタＭＰ11，ＭＰ1
2，ＭＰ13にそれぞれ対応して、第１，第２，第３のＮ
ＭＯＳトランジスタＭＮ21，ＭＮ22，ＭＮ23が設けられ
ている。ＮＭＯＳトランジスタＭＮ21のドレイン及びＮ
ＭＯＳトランジスタＭＮ23のゲートは、ＶSS端子に接続
される。
ある。この昇圧回路は、図１の実施例と逆に、電源電圧
をＶSS側に２倍にした昇圧電圧、つまり−ＶDDなる昇圧
電圧を得る例である。第１の昇圧クロック生成回路２及
び第２の昇圧クロック生成回路３は、図１の実施例とは
完全にコンプリメンタリーな構成としている。即ち、第
１，第２，第３のＰＭＯＳトランジスタＭＰ11，ＭＰ1
2，ＭＰ13にそれぞれ対応して、第１，第２，第３のＮ
ＭＯＳトランジスタＭＮ21，ＭＮ22，ＭＮ23が設けられ
ている。ＮＭＯＳトランジスタＭＮ21のドレイン及びＮ
ＭＯＳトランジスタＭＮ23のゲートは、ＶSS端子に接続
される。
【００３５】また、図１の第１，第２のＮＭＯＳトラン
ジスタＭＮ11，ＭＮ12にそれぞれ対応して、第１，第２
のＰＭＯＳトランジスタＭＰ23，ＭＰ24が設けられてい
る。ＰＭＯＳトランジスタＭＰ23のソースはＶDD端子に
接続される。
ジスタＭＮ11，ＭＮ12にそれぞれ対応して、第１，第２
のＰＭＯＳトランジスタＭＰ23，ＭＰ24が設けられてい
る。ＰＭＯＳトランジスタＭＰ23のソースはＶDD端子に
接続される。
【００３６】この実施例の昇圧回路の定常状態での動作
波形を図２に対応させて示すと、図４のようになる。簡
単に説明すればこの実施例では、クロックＣＫ０が
“Ｌ”の時に、第１のＰＭＯＳトランジスタＭＰ21がオ
ン、第１のＮＭＯＳトランジスタＭＮ21がオンとなっ
て、キャパシタＣ１には、第１の端子Ｎ１がＶDD、第２
の端子Ｎ２がＶSSとなるように充電がなされる。この
時、第１のＮＭＯＳトランジスタＭＮ21のしきい値は正
であるから、この第１のＮＭＯＳトランジスタＭＮ21を
介してのＶSSの転送に際して電圧降下は生じない。
波形を図２に対応させて示すと、図４のようになる。簡
単に説明すればこの実施例では、クロックＣＫ０が
“Ｌ”の時に、第１のＰＭＯＳトランジスタＭＰ21がオ
ン、第１のＮＭＯＳトランジスタＭＮ21がオンとなっ
て、キャパシタＣ１には、第１の端子Ｎ１がＶDD、第２
の端子Ｎ２がＶSSとなるように充電がなされる。この
時、第１のＮＭＯＳトランジスタＭＮ21のしきい値は正
であるから、この第１のＮＭＯＳトランジスタＭＮ21を
介してのＶSSの転送に際して電圧降下は生じない。
【００３７】クロックＣＫ０が“Ｈ”になると、キャパ
シタＣ１の第２の端子Ｎ２には−ＶDDが得られる。同時
に第１のＮＭＯＳトランジスタＭＮ21がオフ、第３のＮ
ＭＯＳトランジスタＭＮ22がオンであるから、第２の端
子Ｎ２の電荷が出力端のキャパシタＣ２に転送される。
このときも第３のＮＭＯＳトランジスタＭＮ23による電
圧降下はない。以上の動作の繰り返しによって、−ＶDD
なる昇圧電圧が得られる。この実施例によっても、先の
実施例と同様の効果が得られる。
シタＣ１の第２の端子Ｎ２には−ＶDDが得られる。同時
に第１のＮＭＯＳトランジスタＭＮ21がオフ、第３のＮ
ＭＯＳトランジスタＭＮ22がオンであるから、第２の端
子Ｎ２の電荷が出力端のキャパシタＣ２に転送される。
このときも第３のＮＭＯＳトランジスタＭＮ23による電
圧降下はない。以上の動作の繰り返しによって、−ＶDD
なる昇圧電圧が得られる。この実施例によっても、先の
実施例と同様の効果が得られる。
【００３８】
【発明の効果】以上述べたようにこの発明によれば、キ
ャパシタへのＶDDの充電及びＶDD側に昇圧された電圧の
転送にはＰＭＯＳトランジスタを用い、逆にＶSSの充電
及びＶSS側に昇圧された電圧の転送にはＮＭＯＳトラン
ジスタを用いることによって、しきい値分の電圧低下を
もたらすことなく昇圧電圧を得ることができ、使用トラ
ンジスタのゲート酸化膜に昇圧された過大な電圧がかか
らないようにして、コスト高をもたらすことなく高い信
頼性を実現した昇圧回路を得ることができる。
ャパシタへのＶDDの充電及びＶDD側に昇圧された電圧の
転送にはＰＭＯＳトランジスタを用い、逆にＶSSの充電
及びＶSS側に昇圧された電圧の転送にはＮＭＯＳトラン
ジスタを用いることによって、しきい値分の電圧低下を
もたらすことなく昇圧電圧を得ることができ、使用トラ
ンジスタのゲート酸化膜に昇圧された過大な電圧がかか
らないようにして、コスト高をもたらすことなく高い信
頼性を実現した昇圧回路を得ることができる。
【図１】 この発明の一実施例に係る昇圧回路を示す。
【図２】 同実施例の昇圧回路の動作波形を示す。
【図３】 この発明の他の実施例に係る昇圧回路を示
す。
す。
【図４】 同実施例の昇圧回路の動作波形を示す。
【図５】 従来の昇圧回路を示す。
【図６】 従来の昇圧回路を示す。
【図７】 従来の昇圧回路を示す。
【図８】 従来の昇圧回路を示す。
１…ＣＭＯＳインバータ、２…第１の昇圧クロック生成
回路、３…第２の昇圧クロック生成回路、Ｃ１，Ｃ２，
Ｃ３…キャパシタ、ＭＰ11…第１のＰＭＯＳトランジス
タ、ＭＰ12…第２のＰＭＯＳトランジスタ、ＭＰ13…第
３のＰＭＯＳトランジスタ、ＭＮ11…第１のＮＭＯＳト
ランジスタ、ＭＮ12…第２のＮＭＯＳトランジスタ、Ｍ
Ｎ21…第１のＮＭＯＳトランジスタ、ＭＮ22…第２のＮ
ＭＯＳトランジスタ、ＭＮ23…第３のＮＭＯＳトランジ
スタ、ＭＰ21…第１のＰＭＯＳトランジスタ、ＭＰ22…
第２のＰＭＯＳトランジスタ。
回路、３…第２の昇圧クロック生成回路、Ｃ１，Ｃ２，
Ｃ３…キャパシタ、ＭＰ11…第１のＰＭＯＳトランジス
タ、ＭＰ12…第２のＰＭＯＳトランジスタ、ＭＰ13…第
３のＰＭＯＳトランジスタ、ＭＮ11…第１のＮＭＯＳト
ランジスタ、ＭＮ12…第２のＮＭＯＳトランジスタ、Ｍ
Ｎ21…第１のＮＭＯＳトランジスタ、ＭＮ22…第２のＮ
ＭＯＳトランジスタ、ＭＮ23…第３のＮＭＯＳトランジ
スタ、ＭＰ21…第１のＰＭＯＳトランジスタ、ＭＰ22…
第２のＰＭＯＳトランジスタ。
Claims (2)
- 【請求項１】 （ａ）第１，第２の端子を有し、第１の
端子に第１のクロックが供給されるキャパシタと、 ソースが前記キャパシタの第２の端子に接続され、ドレ
インが電源の高電位側端子に接続された第１のｐチャネ
ルＭＯＳトランジスタと、 ソースが前記キャパシタの第２の端子に接続され、ゲー
トが前記電源の高電位側端子に接続され、ドレインが前
記第１のｐチャネルＭＯＳトランジスタのゲートに接続
された第２のｐチャネルＭＯＳトランジスタと、 前記第１のクロックとは位相反転された第２のクロック
がゲートに供給され、ソースが前記電源の低電位側端子
に接続された第１のｎチャネルＭＯＳトランジスタと、 ゲートが前記電源の高電位側端子に接続され、ドレイン
が前記第２のｐチャネルＭＯＳトランジスタのドレイン
に接続され、ソースが前記第１のｎチャネルＭＯＳトラ
ンジスタのドレインに接続された第２のｎチャネルＭＯ
Ｓトランジスタとを有し、前記キャパシタの第２の端子
に前記第１のクロックをレベルシフトした第１の昇圧ク
ロックを得る第１の昇圧クロック生成回路と、 （ｂ）前記第１の昇圧クロック生成回路と同様の構成を
有し、前記第１の昇圧クロックとは位相反転した第２の
昇圧クロックを得る第２の昇圧クロック生成回路と、 （ｃ）前記第１の昇圧クロックが得られる前記キャパシ
タの第２の端子にドレインが接続され、ソースが昇圧電
圧出力端子に接続され、ゲートに前記第２の昇圧クロッ
ク生成回路から得られる第２の昇圧クロックが与えられ
る第３のｐチャネルＭＯＳトランジスタとを備えたこと
を特徴とする昇圧回路。 - 【請求項２】 （ａ）第１，第２の端子を有し、第１の
端子に第１のクロックが供給されるキャパシタと、 ソースが前記キャパシタの第２の端子に接続され、ドレ
インが電源の低電位側端子に接続された第１のｎチャネ
ルＭＯＳトランジスタと、 ソースが前記キャパシタの第２の端子に接続され、ゲー
トが前記電源の高電位側端子に接続され、ドレインが前
記第１のｎチャネルＭＯＳトランジスタのゲートに接続
された第２のｎチャネルＭＯＳトランジスタと、 前記第１のクロックとは位相反転された第２のクロック
がゲートに供給され、ソースが前記電源の高電位側端子
に接続された第１のｐチャネルＭＯＳトランジスタと、 ゲートが前記電源の低電位側端子に接続され、ドレイン
が前記第２のｎチャネルＭＯＳトランジスタのドレイン
に接続され、ソースが前記第１のｐチャネルＭＯＳトラ
ンジスタのドレインに接続された第２のｐチャネルＭＯ
Ｓトランジスタとを有し、前記キャパシタの第２の端子
に前記第１のクロックをレベルシフトした第１の昇圧ク
ロックを得る第１の昇圧クロック生成回路と、 （ｂ）前記第１の昇圧クロック生成回路と同様の構成を
有し、前記第１の昇圧クロックとは位相反転した第２の
昇圧クロックを得る第２の昇圧クロック生成回路と、 （ｃ）前記第１の昇圧クロックが得られる前記キャパシ
タの第２の端子にドレインが接続され、ソースが昇圧電
圧出力端子に接続され、ゲートに前記第２の昇圧クロッ
ク生成回路から得られる第２の昇圧クロックが与えられ
る第３のｎチャネルＭＯＳトランジスタとを備えたこと
を特徴とする昇圧回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221109A JP2848282B2 (ja) | 1995-08-07 | 1995-08-07 | 昇圧回路 |
| KR1019960032379A KR100259466B1 (ko) | 1995-08-07 | 1996-08-02 | 부스터회로 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221109A JP2848282B2 (ja) | 1995-08-07 | 1995-08-07 | 昇圧回路 |
Publications (2)
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|---|---|
| JPH0951669A JPH0951669A (ja) | 1997-02-18 |
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ID=16761630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7221109A Expired - Fee Related JP2848282B2 (ja) | 1995-08-07 | 1995-08-07 | 昇圧回路 |
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| CN110391733A (zh) * | 2019-08-28 | 2019-10-29 | 芯好半导体(成都)有限公司 | 一种供电电路、供电方法和电源装置 |
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|---|---|
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