JP5324115B2 - レベル変換回路、高電圧ドライバ回路及び不揮発性半導体記憶装置 - Google Patents
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Description
VPP > VPU12 > VPL23 > GND
の関係があり、この関係を満たす条件においては、上述した電圧値に限定するものではない。ここで、VPU12とVPL23の関係は、ステージ2のINVERTER回路が動作する電圧範囲で決まり、図11の例ではVPU12−VPL23=1.5Vとしている。電圧印加タイミングにおいては、図12Aに示すように、各電源を立ち上げる前に入力信号INを変化させる方法と、図12Bに示すように、各電源を立ち上げた後に入力信号INを変化させる方法がある。
Vds_max = (2VPP + (N - 1)Vod) / (N + 1)
Vg_max = (2VPP + (N - 1)Vod) / (N + 1)
Vds_max: ソース・ドレイン間最大電圧差
Vg_max: ゲート・ソース間/ゲート・ドレイン間最大電圧差
VPP: 出力電圧
Vod: VPUk,k+1 - VPLk+1,k+2
また、5段構成において、VPP=9V、Vod=2.25Vとすると、Vds_max = Vg_max = 4.5Vとなり、Vod電圧が低いほど電界ストレスを緩和できることを意味する。
VPP > VPU2 > VPU1
VPL3 > VPL2 > GND
VPU2 > VPL3、 VPU1 > VPL2
の関係があり、この関係を満たす条件においては、上述した電圧値に限定するものではない。
Vds_max = (VPP + (N - 1)Vod) / N
Vg_max = (2VPP + (N - 2)Vod) / N
Vds_max: ソース・ドレイン間最大電圧差
Vg_max: ゲート・ソース間/ゲート・ドレイン間最大電圧差
VPP: 出力電圧
Vod: VPUk,k+1 - VPLk+1,k+2
VPP > VPU1
VPL2 > VPL1
の関係があり、この関係を満たす条件においては、上述した電圧値に限定するものではない。
Vds_max = Vod
Vg_max = (VPP + (N - 1)Vod) / N
Vds_max: ソース・ドレイン間最大電圧差
Vg_max: ゲート・ソース間/ゲート・ドレイン間最大電圧差
VPP: 出力電圧
Vod: VPUk,k+1 - VPLk+1,k+2
(*)簡単のためにVCC=Vodとしている。
MN1、MN2、MN3、MN4 NMOSトランジスタ
Claims (8)
- 第1の所定電位が印加される第1の端子と第2の所定電位が印加される第2の端子との間に接続され、第1の入力信号を第1の所定電位または第2の所定電位に変換して相補出力する第1の変換回路と、
第5の所定電位が印加される第5の端子と第6の所定電位が印加される第6の端子との間に接続され、前記第1の変換回路の相補出力を第5の所定電位または第6の所定電位に変換して相補出力する第3の変換回路と、
第3の所定電位が印加される第3の端子と第4の所定電位が印加される第4の端子との間に接続され、前記第3の変換回路の出力に応じた第2の入力信号を第3の所定電位または第4の所定電位に変換して出力する第2の変換回路と、
から構成され、
前記第5の所定電位は前記第1の所定電位以上であり前記第3の所定電位よりも低く、前記第6の所定電位は前記第2の所定電位より高く前記第4の所定電位以下であることを特徴とするレベル変換回路。 - 請求項1記載のレベル変換回路において、前記第3の変換回路は、前記第1の変換回路の出力を反転して出力する第1のインバータ回路と、前記第1のインバータ回路の出力を反転して出力する第2のインバータ回路とを含み、前記第1のインバータ回路の出力と前記第2のインバータ回路の出力が前記第2の入力信号として前記第2の変換回路に供給されることを特徴とするレベル変換回路。
- 請求項1記載のレベル変換回路において、前記第5の所定電位は前記第1の所定電位より高く、前記第4の所定電位は前記第6の所定電位より高いことを特徴とするレベル変換回路。
- 請求項1記載のレベル変換回路において、前記第5の所定電位と前記第1の所定電位は等しく、前記第4の所定電位と前記第6の所定電位は等しいことを特徴とするレベル変換回路。
- 第1の電源電圧端子と中間ノードとの間に接続され、請求項1乃至4のいずれかに記載されたレベル変換回路の前記第2の変換回路の出力によって駆動される第1のPMOSトランジスタと、
前記中間ノードと出力端子との間に接続された第2のPMOSトランジスタとを含むことを特徴とする高電圧ドライバ回路。 - 請求項5記載の高電圧ドライバ回路において、さらに、
第2の電源電圧端子と、前記中間ノードとの間に接続される第1のNMOSトランジスタとを含むことを特徴とする高電圧ドライバ回路。 - 請求項5又は6に記載の高電圧ドライバ回路によってソース線が駆動され、前記ソース線に接続された不揮発性メモリトランジスタを含むことを特徴とする不揮発性半導体記憶装置。
- 請求項7記載の不揮発性半導体記憶装置において、前記不揮発性メモリトランジスタはNMOSトランジスタのサイドスペーサに電荷を蓄積することによってしきい値電圧を変化させてデータを記憶することを特徴とする不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008084244A JP5324115B2 (ja) | 2008-03-27 | 2008-03-27 | レベル変換回路、高電圧ドライバ回路及び不揮発性半導体記憶装置 |
US12/400,015 US8000137B2 (en) | 2008-03-27 | 2009-03-09 | Nonvolatile semiconductor memory device and usage method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008084244A JP5324115B2 (ja) | 2008-03-27 | 2008-03-27 | レベル変換回路、高電圧ドライバ回路及び不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
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JP2009239705A JP2009239705A (ja) | 2009-10-15 |
JP5324115B2 true JP5324115B2 (ja) | 2013-10-23 |
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ID=41253107
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Application Number | Title | Priority Date | Filing Date |
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JP2008084244A Expired - Fee Related JP5324115B2 (ja) | 2008-03-27 | 2008-03-27 | レベル変換回路、高電圧ドライバ回路及び不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5324115B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5905281B2 (ja) * | 2012-02-03 | 2016-04-20 | ローム株式会社 | 負極性レベルシフタ回路、負荷駆動装置、液晶表示装置、テレビ |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61288620A (ja) * | 1985-06-17 | 1986-12-18 | Fuji Electric Co Ltd | レベルシフト回路 |
JPH09148913A (ja) * | 1995-11-21 | 1997-06-06 | Seiko Epson Corp | 高電位差レベルシフト回路 |
JP2000244306A (ja) * | 1999-02-23 | 2000-09-08 | Sanyo Electric Co Ltd | レベルシフト回路 |
KR20010004448A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 고전압 출력 인버터 |
JP4432197B2 (ja) * | 2000-03-24 | 2010-03-17 | セイコーエプソン株式会社 | 多段レベルシフト回路およびそれを用いた半導体装置 |
JP2001326570A (ja) * | 2000-05-16 | 2001-11-22 | Toshiba Corp | レベル変換回路及び液晶駆動回路 |
JP4753663B2 (ja) * | 2005-08-24 | 2011-08-24 | 株式会社リコー | 出力回路 |
JP4724575B2 (ja) * | 2006-03-03 | 2011-07-13 | Okiセミコンダクタ株式会社 | レベル変換回路 |
JP4806289B2 (ja) * | 2006-05-09 | 2011-11-02 | 川崎マイクロエレクトロニクス株式会社 | 入力バッファ |
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2008
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Publication number | Publication date |
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JP2009239705A (ja) | 2009-10-15 |
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