ITMI980638A1

ITMI980638A1 - Circuito di commutazione con tensione di uscita variabile fra una tensione di riferimento ed una tensione negativa

Info

Publication number: ITMI980638A1
Application number: IT98MI000638A
Authority: IT
Inventors: Marco Maccarrone; Stefano Commodaro; Andrea Ghilardelli; Stefano Ghezzi
Original assignee: Sgs Thomson Microelectronics
Priority date: 1998-03-27
Filing date: 1998-03-27
Publication date: 1999-09-27
Also published as: IT1298816B1; US6031761A

Description

DESCRIZIONE

dell’invenzione industriale dal titolo:

“Circuito di commutazione con tensione di uscita variabile fra una tensione di riferimento ed una tensione negativa.”

La presente invenzione si riferisce ad un circuito di commutazione con tensione di uscita variabile fra una tensione di riferimento (massa) ed una tensione negativa.

Nei dispositivi di memoria non volatile di tipo EEPROM e Flash EEPROM, è possibile scrivere, leggere e cancellare elettricamente le celle elementari di memoria che li compongono: in particolare, la cancellazione delle memorie Flash EEPROM consiste in un’operazione che abbassa il valore della tensione di soglia delle celle di memoria, estraendo la carica negativa immagazzinata nel gate flottante.

Tale operazione di cancellazione può essere effettuata mediante due tecniche fondamentali.

Nella prima di queste due tecniche si genera un campo elettrico, necessario alla cancellazione, portando il terminale di source delle celle di memoria ad un elevato valore di tensione positiva, mantenendo l’elettrodo di gate di controllo a massa e l’elettrodo di drain sconnesso.

I problemi connessi con l’utilizzo di questa prima tecnica di cancellazione riguardano l’elevato valore di tensione applicato all’elettrodo di source delle celle stesse: da una parte ciò provoca un forte assorbimento di corrente dovuto alla corrente di breakdown, che non contribuisce all ’efficienza di cancellazione; dall’altra, nei dispositivi a bassa tensione di alimentazione, dove le tensioni di valore superiore alla tensione di alimentazione devono essere generate tramite circuiti di survoltaggio, si ha una fonte di consumo indesiderata.

Nella seconda tecnica, invece, l’elettrodo di source delle celle di memoria viene portato ad un livello di tensione prossimo alla tensione di alimentazione e si applica una tensione di valore negativo all’elettrodo di gate di controllo, mantenendo sempre sconnesso l’elettrodo di drain.

Facendo ad esempio riferimento alla figura 1, vi è schematicamente rappresentata una memoria Flash EEPROM o un settore di una memoria Flash EEPROM, nel caso questa comprenda più settori selettivamente indirizzabili, comprendente celle di memoria 1, costituite da transistori MOS a gate flottante a canale N, disposte in modo noto per righe WLO-WLn (“word line”) e colonne BLO-BLm (“bit line”) a formare ima matrice. Le righe della matrice sono accessibili attraverso un decodificatore di riga ROW_DEC che riceve e decodifica segnali di indirizzo di riga RADD. Tale decodificatore comprende una pluralità di stadi finali di pilotaggio delle righe, ciascuno costituito sostanzialmente da un invertitore CMOS 2 alimentato da una tensione di alimentazione VPCX e un nodo di tensione RDS che può essere selettivamente connesso alla massa del circuito integrato oppure a una linea recante una tensione di valore negativo.

Il nodo RDS viene connesso a massa nel caso di lettura e programmazione, nonché in cancellazione, qualora il settore mostrato non debba essere cancellato, e viene invece connesso alla linea di tensione negativa per l’operazione di cancellazione del settore. In quest’ultimo caso, gli ingressi di tutti gli invertitori finali 2 sono portati alla tensione VPCX. Le problematiche riguardanti questa seconda tecnica di cancellazione delle celle di memoria sono connesse soprattutto alla difficoltà nel gestire le tensioni negative: trattandosi generalmente di circuiti integrati, realizzati con una tecnologia CMOS, può non essere possibile applicare tensioni negative di valore desiderato agli elettrodi di source o di drain dei MOSFET a canale N, senza polarizzare direttamente le giunzioni source/sub strato o drain/substrato, essendo il substrato del circuito integrato rigidamente connesso a massa.

Tale problema si risolve utilizzando una tecnologia CMOS che permette di isolare dal substrato del dispositivo, necessariamente connesso a massa, l elettrodo di bulk dei transistori MOSFET a canale N.

In figura 2, ad esempio, è mostrata la sezione di un transistore MOS a canale N realizzato in tecnologia a triplo well, e in figura 3 il simbolo circuitale che rappresenta tale transistore. Nella figura 2 è presente un substrato profondo di tipo P 3 connesso a massa, in cui è ricavata una vasca di tipo N 4 connessa alla tensione di alimentazione VDD; all’ interno di essa si trova un’altra vasca di tipo P 5 con due zone drogate N+ corrispondenti agli elettrodi di drain e di source; l’elettrodo della vasca 5 è connesso all’elettrodo di source. Sia il substrato 3, che le vasche 4 e 5 sono collegati ai propri elettrodi esterni attraverso delle regioni di contatto che hanno un drogaggio più elevato.

Con questa tecnologia a triplo well il MOSFET a canale N ha la vasca N 4 tale per cui applicando la tensione positiva di alimentazione VDD a questa regione si riesce a polarizzare inversamente tutte le giunzioni parassite esistenti internamente alla struttura, anche quando all’elettrodo di source, connesso all’elettrodo di bulk 5 dello stesso transistóre, sono applicate tensioni negative.

Anche rimpiego di MOSFET a canale N in triplo well non risolve tuttavia i problemi legati ad un corretto controllo degli stessi, ossia alle tensioni da applicare all’elettrodo di gate di tali MOSFET per garantirne lo spegnimento: infatti, se all’elettrodo di source di un tale transistore è applicato un valore negativo di tensione, per poterlo spegnere non è sufficiente applicare all’elettrodo di gate una tensione pari alla massa.

In vista dello stato della tecnica descritto, uno scopo della presente invenzione è stato quello di fornire un circuito di commutazione in grado di fornire in uscita una tensione alternativamente pari alla massa o ad un valore negativo, senza incorrere negli inconvenienti sopra menzionati.

In accordo con la presente invenzione, tale scopo viene raggiunto mediante un circuito di commutazione che riceve una tensione di alimentazione, una tensione di riferimento, una linea atta a recare una tensione negativa ed un segnale di controllo, atto a fornire su un’uscita una tensione alternativamente uguale alla tensione di riferimento oppure alla tensione della linea in risposta al segnale di controllo, caratterizzato dal fatto di comprendere:

un primo MOSFET con un primo elettrodo operativamente collegato alla linea, un secondo elettrodo operativamente collegato all’uscita ed un elettrodo di controllo;

un secondo MOSFET con un primo elettrodo operativamente collegato alla tensione di riferimento, un secondo elettrodo operativamente collegato all’uscita, ed un elettrodo di controllo; e

mezzi di pilotaggio atti a portare gli elettrodi di controllo del primo e secondo MOSFET rispettivamente alla tensione di alimentazione e alla tensione della linea o, alternativamente, alla tensione della linea e alla tensione di alimentazione, in risposta al segnale di controllo.

Le caratteristiche ed i vantaggi della presente invenzione risulteranno evidenti dalla seguente descrizione dettagliata di una sua forma di realizzazione pratica, illustrata a titolo di esempio non limitativo negli uniti disegni, nei quali:

la figura 1 mostra schematicamente una memoria Flash EEPROM in cui è utilizzabile il circuito di commutazione secondo la presente invenzione; le figure 2 e 3 rappresentano rispettivamente la sezione e il simbolo circuitale di un transistore MOS a canale N realizzato in tecnologia a triplo well utilizzabile in una forma di realizzazione della presente invenzione;

la figura 4 è un diagramma circuitale di un circuito di pilotaggio secondo una forma di realizzazione della presente invenzione;

la figura 5 mostra schematicamente un circuito traslatore di livello di tensione, utilizzabile nella presente invenzione.

La figura 4 è uno schema circuitale di un circuito di commutazione secondo una forma di realizzazione della presente invenzione; tale circuito è alimentato da una tensione di alimentazione VDD e da una tensione di riferimento (massa) che funge anche da primo ingresso del circuito, e riceve inoltre un secondo ingresso costituito da ima linea recante una tensione di valore negativo VNEG, ma che eventualmente può essere anche una massa, senza con ciò compromettere il funzionamento del circuito.

Al circuito viene fornito un segnale di controllo CNT, che può assumere i livelli di tensione alto (VDD) oppure basso (massa=GND); il circuito genera un segnale di uscita OUT che, come risulterà evidente dalla successiva descrizione funzionale, può assumere due valori di tensione rispettivamente, VNEG e massa.

Il circuito comprende un circuito traslatore di livello HVl, una possibile forma di realizzazione del quale è mostrata nella figura 5, comandato dal segnale di controllo CNT e la cui uscita OUT1 pilota un transistore MOSFET a canale N M2, con l’elettrodo di source connesso al nodo a tensione negativa VNEG; l’elettrodo di drain del transistore M2 corrisponde al nodo di uscita OUT.

Nel circuito sono presenti due transistori MOSFET M3 ed M4, rispettivamente a canale P e a canale N, connessi in serie tra un nodo CNT1, corrispondente al complemento del segnale di controllo CNT, e il nodo di uscita OUT. L’elettrodo di gate del transistore M3 è connesso alla tensione di riferimento, mentre l’elettrodo di gate del transistore M4 è pilotato dal segnale di controllo CNT; il nodo in comune tra i transistori M3 e M4 va a pilotare un ulteriore transistore MOSFET a canale N MI che ha l’elettrodo di drain a massa, e l’elettrodo di source connesso al nodo di uscita OUT.

La figura 5 è un diagramma circuitale mostrante una possibile implementazione del circuito traslatore di livello HVl. Tale circuito riceve il segnale di controllo CNT, fornisce in uscita il segnale OUT1 ed è connesso tra la tensione di alimentazione VQD e la tensione negativa VNEG·

Il circuito ha una struttura simmetrica e comprende una coppia di MOSFET a canale P T2 e T1, con l’elettrodo di source connesso alla tensione di alimentazione VDD e comandati rispettivamente dal segnale di controllo CNT e da un suo complemento logico CNT2. 1 segnali CNT e CNT2 pilotano rispettivamente anche due MOSFET a canale N T8 e T7, che hanno gli elettrodi di source connessi a massa e gli elettrodi di drain collegati rispettivamente con gli elettrodi di drain dei due MOSFET T2 e Tl, indicati in figura con i nodi ND2 ed ND1.

Ai nodi ND2 ed ND1 sono collegati rispettivamente anche gli elettrodi di source di due MOSFET a canale P T4 e T3, con gli elettrodi di gate a massa. L’elettrodo di drain del transistore T3 corrisponde al nodo di uscita OUT1.

Nel circuito sono infine compresi due MOSFET a canale N T6 e T5 alimentati al proprio source dalla tensione VNEG- L’elettrodo di gate del transistore T5 è collegato all’elettrodo di drain del transistore T6, e simmetricamente l’elettrodo di gate del transistore T6 è collegato, assieme all’elettrodo di drain del transistore T5, al nodo di uscita OUT1. I transistori T5 e T6 formano quindi una struttura a “latch”.

I transistori MOS a canale N MI, M2 ed M4 del circuito di figura 4 e T5 e T6 del circuito HVI di figura 5 sono realizzati in tecnologia a triplo well ed hanno una struttura mostrata nella figura 2.

Analizziamo dettagliatamente il funzionamento del circuito HVI di figura 5.

Nel caso in cui il segnale di controllo CNT è a livello logico alto (di valore pari a VDD), il transistore T2 è spento mentre il transistore T8 è acceso ed il nodo ND2 risulta avere un valore di tensione pari alla tensione di riferimento (massa). Il transistore T4 è spento e disaccoppia il nodo ND2 dal transistore T6.

II transistore Tl, essendo comandato dal complemento CNT2 del segnale di controllo, è acceso mentre il transistore T7 è spento e di conseguenza il nodo ND1 ha una tensione di valore pari a VDD- Tale valore fa sì che il transistore T3 risulti acceso e quindi il nodo di uscita OUT1 ha una tensione di valore pari a VDD· Tale nodo accende il transistore T6, che si ritrova al proprio elettrodo di drain un valore di tensione pari a VNEG; il transistore T5 risulta spento.

Se a questo punto si vuole ottenere sul nodo di uscita OUT1 un valore di tensione pari a VNEG, basta che il segnale di controllo CNT sia posto a livello logico basso: grazie alla simmetria della struttura, tutti i transistori che prima risultavano accesi risulteranno ora spenti e viceversa quelli che erano spenti saranno accesi, permettendo al nodo di uscita di assumere il valore di tensione desiderato, pari a VNEG·

Analizziamo ora dettagliatamente il funzionamento del circuito di figura 4.

Quando il segnale di controllo CNT è a livello logico basso (massa), l’uscita del traslatore di livello HV1 ha il valore di tensione VNEG e quindi il MOSFET M2 è spento. Il MOSFET M3 è acceso e il suo elettrodo di drain assume il valore di tensione pari a VDD, che determina l’accensione del MOSFET MI in modo tale che il nodo di uscita OUT risulterà connesso a massa.

Il MOSFET M4 risulta in questo caso spento.

Se il segnale di controllo CNT diventa alto (VDD), il traslatore di livello HV1 ha in uscita un valore di tensione pari a VDD e il MOSFET M2 risulta acceso, permettendo al nodo di uscita OUT di portarsi al valore di tensione VNEG, senza che si verifichi alcuna caduta di potenziale tra la linea di tensione negativa e l’uscita OUT. Il MOSFET M3, alimentato dal complemento del segnale di controllo CNT è spento mentre il MOSFET M4 è acceso e porta l’elettrodo di gate del MOSFET MI ad un valore di tensione pari a VNEG: il transistore MI risulta pertanto spento.

E’ da notare che le giunzioni dei MOSFET a canale P presenti nel circuito vedono al massimo una differenza di potenziale pari a VNEG, e risultano quindi poco sollecitate elettricamente, con il vantaggio di non incorrere negli indesiderati fenomeni di breakdown.

Il circuito di commutazione secondo la presente invenzione trova ad esempio applicazione in memorie a semiconduttore non volatili programmabili e cancellabili elettricamente, come quella schematicamente mostrata in figura 1. In questa applicazione, l’uscita OUT del circuito di figura 4 è collegata alla linea RDS di figura 1, in modo che la linea possa essere collegata a massa (in lettura e programmazione) oppure alla tensione negativa VNEG (in cancellazione).

Claims

RIVENDICAZIONI 1. Circuito di commutazione che riceve una tensione di alimentazione (VDD), una tensione di riferimento (GND), una linea atta a recare una tensione negativa (VNEG) ed un segnale di controllo (CNT), atto a fornire su una uscita (OUT) una tensione alternativamente uguale a detta tensione di riferimento (GND) oppure alla tensione di detta linea (VNEG) in risposta a detto segnale di controllo (CNT), caratterizzato dal fatto di comprendere: un primo MOSFET (M2) con un primo elettrodo operativamente collegato a detta linea (VNEG). un secondo elettrodo operativamente collegato a detta uscita (OUT), ed un elettrodo di controllo; un secondo MOSFET (MI) con un primo elettrodo operativamente collegato a detta tensione di riferimento (GND), un secondo elettrodo operativamente collegato a detta uscita (OUT), ed un elettrodo di controllo; e mezzi di pilotaggio (HV1,M3,M4) atti a portare gli elettrodi di controllo di detti primo e secondo MOSFET (M2,M1) rispettivamente alla tensione di alimentazione (VDD) e alla tensione di detta linea (VNEG) o, alternativamente, alla tensione di detta linea (VNEG) e alla tensione di alimentazione (VDD), in risposta a detto segnale di controllo (CNT).
2. Circuito secondo la rivendicazione 1 , caratterizzato dal fatto che detti mezzi di pilotaggio (HV1,M3,M4) comprendono primi mezzi circuitali (HV1) comandati da detto segnale di controllo (CNT) atti a portare l’elettrodo di controllo di detto primo MOSFET (M2) alternativamente a detta tensione di alimentazione (VDD), per fornire all’uscita (OUT) la tensione di detta linea (VNEG)» oppure alla tensione di detta linea (VNEG) quando all’uscita (OUT) deve essere fornita detta tensione di riferimento (GND), e secondi mezzi circuitali (M3,M4) comandati da detto segnale di controllo (CNT) atti a collegare l’elettrodo di controllo di detto secondo MOSFET (MI) alternativamente all’uscita (OUT), quando all’uscita (OUT) è fornita la tensione di detta linea (VNEG), oppure alla tensione di alimentazione (VDD) per fornire all’uscita (OUT) detta tensione di riferimento (GND).
3. Circuito secondo la rivendicazione 2, caratterizzato dal fatto che detti primi mezzi circuitali (HV1) comprendono un traslatore di livello di tensione che riceve in ingresso detto segnale di controllo (CNT) variabile fra detta tensione di riferimento (GND) e detta tensione di alimentazione (VDD), e fornisce in un nodo di uscita (OUT1) un segnale rispettivamente variabile fra la tensione di detta linea (VNEG) e detta tensione di alimentazione (VDD)· 4. Circuito secondo la rivendicazione 3, caratterizzato dal fatto che detto traslatore di livello comprende primi mezzi interruttori (T1,T3.T7,ND1), secondi mezzi interruttori (Τ2,Τ4,Τ8,Νϋ2), terzi mezzi interruttori (T5), quarti mezzi interruttori (T6), detti primi e terzi mezzi interruttori da una parte e detti secondi e quarti mezzi interruttori dall’altra, connessi in serie tra detta tensione di alimentazione (VDD) e detta linea (VNEG), e un’uscita (OUT1) corrispondente al nodo in comune fra detti primi mezzi interruttori (T1,T3,T7,ND1) e detti terzi mezzi interruttori (T5), detto segnale di controllo (CNT) comandando detti primi mezzi interruttori (T1,T3,T7,ND1) e secondi mezzi interruttori (T2,T4,T8,ND2) in modo tale che quando detti primi mezzi interruttori (T1,T3,T7,ND1) sono aperti, anche i detti quarti mezzi interruttori (T6) risultano aperti mentre i detti secondi mezzi interruttori (T2,T4,T8,ND2) e terzi mezzi interruttori (T5) risultano chiusi, connettendo l’uscita (OUT1) a detta linea (VNEG), e viceversa quando detti primi mezzi interruttori (T1,T3,T7,ND1) sono chiusi, anche i detti quarti mezzi interruttori (T6) risultano chiusi mentre i detti secondi mezzi interruttori (T2,T
4,T8,ND2) e terzi mezzi interruttori (T5) risultano aperti, connettendo l’uscita (OUT1) a detta tensione di alimentazione (VDD).
5. Circuito secondo la rivendicazione 4, caratterizzato dal fatto che: detti primi mezzi interruttori (T1,T3,T7,ND1) comprendono un terzo MOSFET (Tl), a canale P, con un primo elettrodo connesso a detta tensione di alimentazione (VDD), un secondo elettrodo connesso a un primo nodo (ND1) e l’elettrodo di controllo comandato da un complemento logico (CNT2) di detto segnale di controllo (CNT), un quarto MOSFET (T3), a canale P, con un primo elettrodo connesso a detto primo nodo (ND1), un secondo elettrodo connesso all’uscita (OUT1) e l’elettrodo di controllo collegato a detta tensione di riferimento (GND), un quinto MOSFET (T7), a canale N, con un primo elettrodo connesso a detto primo nodo (ND1), un secondo elettrodo connesso a detta tensione di riferimento (GND) e l’elettrodo di controllo comandato da detto complemento logico (CNT2) di detto segnale di controllo (CNT); detti secondi mezzi interruttori (T2,T4,T8,ND2) comprendono un sesto MOSFET (T2), a canale P, con un primo elettrodo connesso a detta tensione di alimentazione (VDD), un secondo elettrodo connesso a un secondo nodo (ND2) e l’elettrodo di controllo comandato da detto segnale di controllo (CNT); un settimo MOSFET (T4), a canale P, con un primo elettrodo connesso a detto secondo nodo (ND2), un secondo elettrodo connesso a detti quarti mezzi interruttori (T6) e l’elettrodo di controllo collegato a detta tensione di riferimento (GND); un ottavo MOSFET (T8), a canale N, con un primo elettrodo connesso a detto secondo nodo (ND2), un secondo elettrodo connesso a detta tensione di riferimento (GND) e l’elettrodo di controllo comandato da detto segnale di controllo (CNT); detti terzi mezzi interruttori (T5) comprendono un nono MOSFET (T5), a canale N, in tecnologia a triplo well, con un primo elettrodo connesso all’uscita (OUT1), un secondo elettrodo connesso a detta linea (VNEG) e l’elettrodo di controllo collegato al nodo in comune tra detto settimo MOSFET (T4) a canale P e detti quarti mezzi interruttori (T6); detti quarti mezzi interruttori (T6) comprendono un decimo MOSFET (T6), a canale N, in tecnologia a triplo well, con un primo elettrodo collegato all’elettrodo di controllo di detto nono MOSFET (T5), un secondo elettrodo collegato a detta linea (VNEG) e l’elettrodo di controllo connesso all’uscita (OUT1).
6. Circuito secondo una qualunque delle rivendicazioni da 2 a 5, caratterizzato dal fatto che detti secondi mezzi circuitali (M3,M4) comprendono un undicesimo MOSFET (M3) avente un primo elettrodo pilotato da un complemento logico (CNT1) di detto segnale di controllo (CNT), un secondo elettrodo connesso allelettrodo di controllo di detto secondo MOSFET (MI), ed un elettrodo di controllo connesso a detta tensione di riferimento (GND), ed un dodicesimo MOSFET (M4) avente un primo elettrodo collegato all’elettrodo di controllo del secondo MOSFET (MI), un secondo elettrodo collegato all’uscita (OUT) ed un elettrodo di controllo pilotato da detto segnale di controllo (CNT).
7. Circuito secondo la rivendicazione 6, caratterizzato dal fatto che detti primo, secondo e dodicesimo MOSFET (M2,M1,M4) sono a canale N e sono realizzati in tecnologia a triplo well, mentre detto undicesimo MOSFET (M3) è a canale P.
8. Memoria a semiconduttore non-volatile programmabile e cancellabile elettricamente comprendente almeno un settore di memoria cancellabile individualmente, detto settore di memoria comprendendo un insieme di celle di memoria (1) disposte per righe (WLO-WLn) e colonne (BLO-BLm), mezzi di pilotaggio (2) delle righe, detti mezzi di pilotaggio delle righe (2) essendo alimentati da ima prima tensione (VPCX) positiva e da una seconda tensione (RDS) la quale durante la lettura e la programmazione della memoria assume un valore pari alla tensione di riferimento della memoria mentre in cancellazione assume un valore negativo, caratterizzata dal fatto di comprendere un circuito di commutazione in accordo ad una qualunque delle rivendicazioni precedenti atto a fornire a detti mezzi di pilotaggio delle righe (2) detta seconda tensione (RDS).