JP2000244306A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JP2000244306A JP2000244306A JP11045118A JP4511899A JP2000244306A JP 2000244306 A JP2000244306 A JP 2000244306A JP 11045118 A JP11045118 A JP 11045118A JP 4511899 A JP4511899 A JP 4511899A JP 2000244306 A JP2000244306 A JP 2000244306A
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Abstract
(57)【要約】
【課題】レベルシフト回路のデューティ５０％に調整す
ることを可能にし、高電圧／高周波仕様に対応できるレ
ベルシフト回路を提供する。 【解決手段】第１のレベルシフト回路１の出力信号のタ
イミングを調整するタイミング調整回路３を設け、この
タイミング調整回路３の出力信号を第２のレベルシフト
回路２に供給することにより、第２のレベルシフト回路
２の出力信号のデューティを５０％に調整するようにし
た
ることを可能にし、高電圧／高周波仕様に対応できるレ
ベルシフト回路を提供する。 【解決手段】第１のレベルシフト回路１の出力信号のタ
イミングを調整するタイミング調整回路３を設け、この
タイミング調整回路３の出力信号を第２のレベルシフト
回路２に供給することにより、第２のレベルシフト回路
２の出力信号のデューティを５０％に調整するようにし
た
Description
【０００１】
【発明の属する技術分野】本発明は、低電圧系の信号レ
ベルを高電圧系の信号レベルに変換するレベルシフト回
路に関するものであり、特に１０ＭＨｚ以上の高周波信
号に対応できるレベルシフト回路に関する。
ベルを高電圧系の信号レベルに変換するレベルシフト回
路に関するものであり、特に１０ＭＨｚ以上の高周波信
号に対応できるレベルシフト回路に関する。
【０００２】
【従来の技術】従来、レベルシフト回路は、ＬＣＤ、Ｅ
ＬＤ（エレクトロルミネッセンス・ディスプレイ），Ｐ
Ｄ（プラズマディスプレイ）などの表示装置を駆動する
ドライバー回路に用いられている。ドライバー回路にお
いて、低電圧系の回路によって所定の信号処理が行われ
た後、その信号レベルがレベルシフト回路によって高電
圧の信号レベルに変換され、出力回路を経て表示デバイ
スへ出力される。
ＬＤ（エレクトロルミネッセンス・ディスプレイ），Ｐ
Ｄ（プラズマディスプレイ）などの表示装置を駆動する
ドライバー回路に用いられている。ドライバー回路にお
いて、低電圧系の回路によって所定の信号処理が行われ
た後、その信号レベルがレベルシフト回路によって高電
圧の信号レベルに変換され、出力回路を経て表示デバイ
スへ出力される。
【０００３】従来例に係るレベルシフト回路を図５に示
す。このレベルシフト回路は、第１のレベルシフト回路
１と第２のレベルシフト回路２とから構成されている。
第１のレベルシフト回路１において、入力信号Ｖｉｎ
は、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲートに印加
され、インバータ（ＩＮ１）によって反転された信号が
Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ２）のゲートに印加さ
れる。ＭＯＳＦＥＴ（ＭＰ１、ＭＰ２）のソースはいず
れも第１の電源電位（Ｖｄｄ１：＋５Ｖ）に接続され、
ドレインは、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１，ＭＮ
２）が接続されている。
す。このレベルシフト回路は、第１のレベルシフト回路
１と第２のレベルシフト回路２とから構成されている。
第１のレベルシフト回路１において、入力信号Ｖｉｎ
は、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲートに印加
され、インバータ（ＩＮ１）によって反転された信号が
Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ２）のゲートに印加さ
れる。ＭＯＳＦＥＴ（ＭＰ１、ＭＰ２）のソースはいず
れも第１の電源電位（Ｖｄｄ１：＋５Ｖ）に接続され、
ドレインは、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１，ＭＮ
２）が接続されている。
【０００４】Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１，ＭＮ
２）のゲートとドレインは互いにクロス接続されてお
り、ソースはいずれも第２の電源電位（Ｖｓｓ：−４０
Ｖ）に接続されている。
２）のゲートとドレインは互いにクロス接続されてお
り、ソースはいずれも第２の電源電位（Ｖｓｓ：−４０
Ｖ）に接続されている。
【０００５】第１のレベルシフト回路の出力Ｘ，Ｙは、
第２のレベルシフト回路２のＮチャネルＭＯＳＦＥＴ
（ＭＮ３，ＭＮ４）のゲート（ＩＦ１，ＩＦ２）に入力
される。ＮチャネルＭＯＳＦＥＴ（ＭＮ３，ＭＮ４）の
ソースは、いずれも負の高電位である第２の電源電位
（Ｖｓｓ：−４０Ｖ）に接続され、ドレインにはＰチャ
ネル型ＭＯＳＦＥＴ（ＭＰ３，ＭＰ４）が接続されてい
る。Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ３，ＭＰ４）のソ
ースは正の高電位である第３の電源電位（Ｖｄｄ３：＋
４０Ｖ）に接続されている。Ｐチャネル型ＭＯＳＦＥＴ
（ＭＰ３，ＭＰ４）のゲートとドレインは互いにクロス
接続されている。そして、これらのドレインから出力Ａ
２，Ｂ２が取り出される。
第２のレベルシフト回路２のＮチャネルＭＯＳＦＥＴ
（ＭＮ３，ＭＮ４）のゲート（ＩＦ１，ＩＦ２）に入力
される。ＮチャネルＭＯＳＦＥＴ（ＭＮ３，ＭＮ４）の
ソースは、いずれも負の高電位である第２の電源電位
（Ｖｓｓ：−４０Ｖ）に接続され、ドレインにはＰチャ
ネル型ＭＯＳＦＥＴ（ＭＰ３，ＭＰ４）が接続されてい
る。Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ３，ＭＰ４）のソ
ースは正の高電位である第３の電源電位（Ｖｄｄ３：＋
４０Ｖ）に接続されている。Ｐチャネル型ＭＯＳＦＥＴ
（ＭＰ３，ＭＰ４）のゲートとドレインは互いにクロス
接続されている。そして、これらのドレインから出力Ａ
２，Ｂ２が取り出される。
【０００６】上記のレベルシフト回路は、５Ｖ系の信号
レベルをまず第１のレベルシフト回路によって、５Ｖと
−４０Ｖ間の電圧範囲でスイングするような信号レベル
に変換し、次に第２のレベルシフト回路によって＋４０
Ｖと−４０間の電圧範囲でスイングするような信号レベ
ルに変換している。
レベルをまず第１のレベルシフト回路によって、５Ｖと
−４０Ｖ間の電圧範囲でスイングするような信号レベル
に変換し、次に第２のレベルシフト回路によって＋４０
Ｖと−４０間の電圧範囲でスイングするような信号レベ
ルに変換している。
【０００７】
【発明が解決しようとする課題】近年開発が進んでいる
ＰＤ（プラズマディスプレイ）用のドライバー回路にお
いては、出力電圧８０Ｖ、出力周波数８０ＭＨｚとい
う、高電圧／高周波に対応できるレベルシフト回路が求
められている。この種のレベルシフト回路では、５０ｐ
Ｆの負荷容量を１０ＭＨｚで駆動することが必要となる
ため、出力波形のデューティ（ｄｕｔｙ）を５０％とす
ることが絶対の条件となる。ここで、デューティは、出
力波形のＬ（またはＨ）レベルの期間ｔＬ（Ｈ）の周期
Ｔに対する比（ｔＬ（Ｈ）／Ｔ）である。
ＰＤ（プラズマディスプレイ）用のドライバー回路にお
いては、出力電圧８０Ｖ、出力周波数８０ＭＨｚとい
う、高電圧／高周波に対応できるレベルシフト回路が求
められている。この種のレベルシフト回路では、５０ｐ
Ｆの負荷容量を１０ＭＨｚで駆動することが必要となる
ため、出力波形のデューティ（ｄｕｔｙ）を５０％とす
ることが絶対の条件となる。ここで、デューティは、出
力波形のＬ（またはＨ）レベルの期間ｔＬ（Ｈ）の周期
Ｔに対する比（ｔＬ（Ｈ）／Ｔ）である。
【０００８】しかしながら、従来のレベルシフト回路で
は、出力波形のデューティ（ｄｕｔｙ）を５０％に調整
することは不可能であった。図６は、回路シミュレーシ
ョンによって求めた従来のレベルシフト回路の出力波形
図である。図６（ａ）は、デューティ５０％、１０ＭＨ
ｚのクロック信号を入力した場合の前段レベルシフト回
路１の出力Ｘ、Ｙの出力波形である。インバータ（ＩＮ
１）により出力Ｘ、Ｙは、ほぼデューティ５０％となっ
ている。しかし、出力Ｘ、Ｙをそれぞれ直接第２のレベ
ルシフト回路２の入力端子（ＩＦ１，ＩＦ２）に入力す
ると、図６（ｂ）に示すように、出力Ａ２，Ｂ２はデュ
ーティ５０％から大きくずれてしまう。
は、出力波形のデューティ（ｄｕｔｙ）を５０％に調整
することは不可能であった。図６は、回路シミュレーシ
ョンによって求めた従来のレベルシフト回路の出力波形
図である。図６（ａ）は、デューティ５０％、１０ＭＨ
ｚのクロック信号を入力した場合の前段レベルシフト回
路１の出力Ｘ、Ｙの出力波形である。インバータ（ＩＮ
１）により出力Ｘ、Ｙは、ほぼデューティ５０％となっ
ている。しかし、出力Ｘ、Ｙをそれぞれ直接第２のレベ
ルシフト回路２の入力端子（ＩＦ１，ＩＦ２）に入力す
ると、図６（ｂ）に示すように、出力Ａ２，Ｂ２はデュ
ーティ５０％から大きくずれてしまう。
【０００９】本発明は、上記の課題に鑑みて為されたも
のであり、レベルシフト回路のデューティ５０％に調整
することを可能にし、高電圧／高周波仕様に対応できる
レベルシフト回路を提供することを目的としている。
のであり、レベルシフト回路のデューティ５０％に調整
することを可能にし、高電圧／高周波仕様に対応できる
レベルシフト回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明のレベルシフト回
路は、第１のレベルシフト回路の出力信号のタイミング
を調整するタイミング調整回路を設け、このタイミング
調整回路の出力信号を第２のレベルシフト回路に供給す
ることにより、前記第２のレベルシフト回路の出力信号
のデューティを５０％に調整するようにしたことを特徴
としている。
路は、第１のレベルシフト回路の出力信号のタイミング
を調整するタイミング調整回路を設け、このタイミング
調整回路の出力信号を第２のレベルシフト回路に供給す
ることにより、前記第２のレベルシフト回路の出力信号
のデューティを５０％に調整するようにしたことを特徴
としている。
【００１１】また、タイミング調整回路は、２つのイン
バータを直列接続して構成し、これらのインバータの出
力を前記第２のレベルシフト回路に入力することが適し
ている。
バータを直列接続して構成し、これらのインバータの出
力を前記第２のレベルシフト回路に入力することが適し
ている。
【００１２】
【発明の実施の形態】次に、本発明の実施例に係るレベ
ルシフト回路について、図１乃至図４を参照しながら説
明する。図１は、レベルシフト回路の構成を示す回路図
である。
ルシフト回路について、図１乃至図４を参照しながら説
明する。図１は、レベルシフト回路の構成を示す回路図
である。
【００１３】第１のレベルシフト回路１（前段レベルシ
フト回路）の出力Ｘは、タイミング調整回路３に入力さ
れる。タイミング調整回路３は２つのインバータを直列
接続したものである。インバータの電源は、第１のレベ
ルシフト回路１と同様、Ｖｄｄ１（＋５Ｖ）とＶｓｓ
（−４０Ｖ）である。１段目のインバータ（ＭＰ５，Ｍ
Ｎ５）の出力は第２のレベルシフト回路２（後段レベル
シフト回路）の第１の入力端子ＩＦ１に入力され、２段
目のインバータ（ＭＰ６，ＭＮ６）の出力は第２のレベ
ルシフト回路２の第２の入力端子ＩＦ２に入力される。
なお、第１のレベルシフト回路１と第２のレベルシフト
回路２の構成は従来例のレベルシフト回路と同様のため
説明を省略する。
フト回路）の出力Ｘは、タイミング調整回路３に入力さ
れる。タイミング調整回路３は２つのインバータを直列
接続したものである。インバータの電源は、第１のレベ
ルシフト回路１と同様、Ｖｄｄ１（＋５Ｖ）とＶｓｓ
（−４０Ｖ）である。１段目のインバータ（ＭＰ５，Ｍ
Ｎ５）の出力は第２のレベルシフト回路２（後段レベル
シフト回路）の第１の入力端子ＩＦ１に入力され、２段
目のインバータ（ＭＰ６，ＭＮ６）の出力は第２のレベ
ルシフト回路２の第２の入力端子ＩＦ２に入力される。
なお、第１のレベルシフト回路１と第２のレベルシフト
回路２の構成は従来例のレベルシフト回路と同様のため
説明を省略する。
【００１４】このレベルシフト回路では、タイミング調
整回路３によって、第１のレベルシフト回路１の出力Ｘ
を遅延させることによりタイミングを調整し、結果とし
て、第２のレベルシフト回路２の出力のデューティを５
０％に調整するようにしている。
整回路３によって、第１のレベルシフト回路１の出力Ｘ
を遅延させることによりタイミングを調整し、結果とし
て、第２のレベルシフト回路２の出力のデューティを５
０％に調整するようにしている。
【００１５】次に、本発明の実施例に係るレベルシフト
回路の動作について、回路シミュレーション結果を参照
しながら従来例と比較して説明する。ここで、回路シミ
ュレーションに用いたタイミング調整回路３を構成する
ＭＯＳＦＥＴのサイズは、以下の通りである。Ｗは、チ
ャネル幅、Ｌはチャネル長、単位はμｍである。 ＭＯＳＦＥＴ（ＭＰ５）： Ｗ／Ｌ＝３０／６ ＭＯＳＦＥＴ（ＭＰ６）： Ｗ／Ｌ＝３０／１０ ＭＯＳＦＥＴ（ＭＮ５）： Ｗ／Ｌ＝４０／６ ＭＯＳＦＥＴ（ＭＮ６）： Ｗ／Ｌ＝２０／１０ まず、図２は、本発明の実施例に係るレベルシフト回路
の出力波形図である。図２（ａ）は、デューティ５０
％、１０ＭＨｚのクロック信号を入力した場合のタイミ
ング調整回路３の出力波形である。なお、第１のレベル
シフト回路１（前段レベルシフト回路）の出力Ｘ，Ｙ
は、従来例と同じであり、図６（ａ）に示した出力波形
である。タイミング調整回路３の出力波形と第１のレベ
ルシフト回路１（前段レベルシフト回路）の出力Ｘ，Ｙ
とを比較すると、第２の入力端子ＩＦ２に入力される波
形のデューティを変化させている。
回路の動作について、回路シミュレーション結果を参照
しながら従来例と比較して説明する。ここで、回路シミ
ュレーションに用いたタイミング調整回路３を構成する
ＭＯＳＦＥＴのサイズは、以下の通りである。Ｗは、チ
ャネル幅、Ｌはチャネル長、単位はμｍである。 ＭＯＳＦＥＴ（ＭＰ５）： Ｗ／Ｌ＝３０／６ ＭＯＳＦＥＴ（ＭＰ６）： Ｗ／Ｌ＝３０／１０ ＭＯＳＦＥＴ（ＭＮ５）： Ｗ／Ｌ＝４０／６ ＭＯＳＦＥＴ（ＭＮ６）： Ｗ／Ｌ＝２０／１０ まず、図２は、本発明の実施例に係るレベルシフト回路
の出力波形図である。図２（ａ）は、デューティ５０
％、１０ＭＨｚのクロック信号を入力した場合のタイミ
ング調整回路３の出力波形である。なお、第１のレベル
シフト回路１（前段レベルシフト回路）の出力Ｘ，Ｙ
は、従来例と同じであり、図６（ａ）に示した出力波形
である。タイミング調整回路３の出力波形と第１のレベ
ルシフト回路１（前段レベルシフト回路）の出力Ｘ，Ｙ
とを比較すると、第２の入力端子ＩＦ２に入力される波
形のデューティを変化させている。
【００１６】すなわち、第１のレベルシフト回路１（前
段レベルシフト回路）の出力Ｘにインバータを２段接続
して、第１の入力端子ＩＦ１と第２の入力端子ＩＦ２に
入力される信号のタイミングをずらすことにより、図２
（ｂ）に示すように、第２のレベルシフト回路２（後段
レベルシフト回路）の出力Ａ２のデューティを５０％に
調整することができる。なお、２つのインバータの出力
をＩＦ１、ＩＦ２に対して入れ替えると、出力Ｂ２のデ
ューティが５０％になる。
段レベルシフト回路）の出力Ｘにインバータを２段接続
して、第１の入力端子ＩＦ１と第２の入力端子ＩＦ２に
入力される信号のタイミングをずらすことにより、図２
（ｂ）に示すように、第２のレベルシフト回路２（後段
レベルシフト回路）の出力Ａ２のデューティを５０％に
調整することができる。なお、２つのインバータの出力
をＩＦ１、ＩＦ２に対して入れ替えると、出力Ｂ２のデ
ューティが５０％になる。
【００１７】図３は、負荷容量５０ｐＦを１０ＭＨｚの
周波数のクロックで駆動する場合の出力波形を示す図で
ある。本発明のレベルシフト回路では、デューティが５
０％に調整されているので、図３（ａ）に示すように、
高周波に十分に対応することができる。これに対して、
従来例の回路では、図３（ｂ）に示すように、ハイレベ
ルの信号波形が消失しつつあり、５０ｐＦを駆動するの
は厳しいことがわかる。
周波数のクロックで駆動する場合の出力波形を示す図で
ある。本発明のレベルシフト回路では、デューティが５
０％に調整されているので、図３（ａ）に示すように、
高周波に十分に対応することができる。これに対して、
従来例の回路では、図３（ｂ）に示すように、ハイレベ
ルの信号波形が消失しつつあり、５０ｐＦを駆動するの
は厳しいことがわかる。
【００１８】図４は、無負荷時、２０ＭＨｚの周波数の
クロックで駆動する場合の出力波形を示す図である。本
発明のレベルシフト回路では、図４（ａ）に示すよう
に、２０ＭＨｚの高周波に十分にも対応することができ
る。一方、従来例の回路では、図４（ｂ）に示すよう
に、ハイレベルの信号波形が消失しつつあり、無負荷で
あっても２０ＭＨｚの周波数には対応できない。
クロックで駆動する場合の出力波形を示す図である。本
発明のレベルシフト回路では、図４（ａ）に示すよう
に、２０ＭＨｚの高周波に十分にも対応することができ
る。一方、従来例の回路では、図４（ｂ）に示すよう
に、ハイレベルの信号波形が消失しつつあり、無負荷で
あっても２０ＭＨｚの周波数には対応できない。
【００１９】
【発明の効果】本発明によれば、デューティ５０％に調
整することを可能にし、高電圧／高周波の信号に対応で
きるレベルシフト回路を提供することができる。本発明
は、特にプラズマディスプレイ用のレベルシフト回路と
して好適である。
整することを可能にし、高電圧／高周波の信号に対応で
きるレベルシフト回路を提供することができる。本発明
は、特にプラズマディスプレイ用のレベルシフト回路と
して好適である。
【図１】本発明の実施例に係るレベルシフト回路を示す
回路図である。
回路図である。
【図２】本発明の実施例に係るレベルシフト回路の出力
波形図である。
波形図である。
【図３】本発明の実施例に係るレベルシフト回路の出力
波形図である。
波形図である。
【図４】本発明の実施例に係るレベルシフト回路の出力
波形図である。
波形図である。
【図５】従来例に係るレベルシフト回路を示す回路図で
ある
ある
【図６】従来例に係るレベルシフト回路を示す回路図で
ある。
ある。
１ 第１のレベルシフト回路 ２ 第２のレベルシフト回路 ３ タイミング調整回路
Claims (2)
- 【請求項１】接地電位と正の第１電源電位との間の信号
レベルを負の第２電源電位と第１の電源電位との間の信
号レベルに変換する第１のレベルシフト回路と、この第
１のレベルシフト回路の出力信号レベルを、負の第２電
源電位と前記第１の電源電位よりも高電位の第３の電源
電位との間の信号レベルに変換する第２のレベルシフト
回路とを備えるレベルシフト回路において、前記第１の
レベルシフト回路の出力信号のタイミングを調整するタ
イミング調整回路を設け、このタイミング調整回路の出
力信号を第２のレベルシフト回路に供給することによ
り、前記第２のレベルシフト回路の出力信号のデューテ
ィを５０％に調整するようにしたことを特徴とするレベ
ルシフト回路。 - 【請求項２】前記タイミング調整回路は、複数のインバ
ータを直列接続して構成され、これらのインバータの出
力を前記第２のレベルシフト回路に入力したことを特徴
とする請求項１に記載のレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11045118A JP2000244306A (ja) | 1999-02-23 | 1999-02-23 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11045118A JP2000244306A (ja) | 1999-02-23 | 1999-02-23 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000244306A true JP2000244306A (ja) | 2000-09-08 |
Family
ID=12710368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11045118A Pending JP2000244306A (ja) | 1999-02-23 | 1999-02-23 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000244306A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476108B1 (ko) * | 2002-11-04 | 2005-03-11 | 엘지전자 주식회사 | 출력 버퍼회로 |
| KR100476106B1 (ko) * | 2002-11-04 | 2005-03-11 | 엘지전자 주식회사 | 출력 구동회로 |
| JP2006333466A (ja) * | 2005-05-20 | 2006-12-07 | Samsung Electronics Co Ltd | 安定された遷移遅延特性を有する電圧レベル変換回路 |
| KR100734263B1 (ko) | 2005-06-14 | 2007-07-02 | 삼성전자주식회사 | 동기화회로 |
| KR100829779B1 (ko) | 2007-02-23 | 2008-05-16 | 삼성전자주식회사 | 레벨 쉬프팅 회로 |
| JP2009239705A (ja) * | 2008-03-27 | 2009-10-15 | Genusion Inc | レベル変換回路、高電圧ドライバ回路及び不揮発性半導体記憶装置 |
| US7737758B2 (en) | 2007-12-25 | 2010-06-15 | Sanyo Electric Co., Ltd. | Level shift circuit |
| US8736346B2 (en) | 2011-07-26 | 2014-05-27 | Kabushiki Kaisha Toshiba | Level shift circuit |
| JP2014179777A (ja) * | 2013-03-14 | 2014-09-25 | Renesas Sp Drivers Inc | 出力回路、選択回路、ゲートドライバ回路、表示装置及びマトリクス型装置 |
| JP7550311B2 (ja) | 2020-12-01 | 2024-09-12 | 深▲セン▼市紫光同創電子有限公司 | レベル変換回路 |
-
1999
- 1999-02-23 JP JP11045118A patent/JP2000244306A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476108B1 (ko) * | 2002-11-04 | 2005-03-11 | 엘지전자 주식회사 | 출력 버퍼회로 |
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| KR100829779B1 (ko) | 2007-02-23 | 2008-05-16 | 삼성전자주식회사 | 레벨 쉬프팅 회로 |
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| US8736346B2 (en) | 2011-07-26 | 2014-05-27 | Kabushiki Kaisha Toshiba | Level shift circuit |
| JP2014179777A (ja) * | 2013-03-14 | 2014-09-25 | Renesas Sp Drivers Inc | 出力回路、選択回路、ゲートドライバ回路、表示装置及びマトリクス型装置 |
| JP7550311B2 (ja) | 2020-12-01 | 2024-09-12 | 深▲セン▼市紫光同創電子有限公司 | レベル変換回路 |
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