JP2009239705A - レベル変換回路、高電圧ドライバ回路及び不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】第1の所定電位が印加される第1の端子と第2の所定電位が印加される第2の端子との間に接続され、第1の入力信号を第1の所定電位または第2の所定電位に変換して出力する第1の変換回路と、第3の所定電位が印加される第3の端子と第4の所定電位が印加される第4の端子との間に接続され、第1の変換回路の出力に応じた第2の入力信号を第3所定電位または第4の所定電位に変換して出力する第2の変換回路と、から構成されるレベル変換回路。
【選択図】図6
Description
VPP > VPU12 > VPL23 > GND
の関係があり、この関係を満たす条件においては、上述した電圧値に限定するものではない。ここで、VPU12とVPL23の関係は、ステージ2のINVERTER回路が動作する電圧範囲で決まり、図11の例ではVPU12−VPL23=1.5Vとしている。電圧印加タイミングにおいては、図12Aに示すように、各電源を立ち上げる前に入力信号INを変化させる方法と、図12Bに示すように、各電源を立ち上げた後に入力信号INを変化させる方法がある。
Vds_max = (2VPP + (N - 1)Vod) / (N + 1)
Vg_max = (2VPP + (N - 1)Vod) / (N + 1)
Vds_max: ソース・ドレイン間最大電圧差
Vg_max: ゲート・ソース間/ゲート・ドレイン間最大電圧差
VPP: 出力電圧
Vod: VPUk,k+1 - VPLk+1,k+2
また、5段構成において、VPP=9V、Vod=2.25Vとすると、Vds_max = Vg_max = 4.5Vとなり、Vod電圧が低いほど電界ストレスを緩和できることを意味する。
VPP > VPU2 > VPU1
VPL3 > VPL2 > GND
VPU2 > VPL3、 VPU1 > VPL2
の関係があり、この関係を満たす条件においては、上述した電圧値に限定するものではない。
Vds_max = (VPP + (N - 1)Vod) / N
Vg_max = (2VPP + (N - 2)Vod) / N
Vds_max: ソース・ドレイン間最大電圧差
Vg_max: ゲート・ソース間/ゲート・ドレイン間最大電圧差
VPP: 出力電圧
Vod: VPUk,k+1 - VPLk+1,k+2
VPP > VPU1
VPL2 > VPL1
の関係があり、この関係を満たす条件においては、上述した電圧値に限定するものではない。
Vds_max = Vod
Vg_max = (VPP + (N - 1)Vod) / N
Vds_max: ソース・ドレイン間最大電圧差
Vg_max: ゲート・ソース間/ゲート・ドレイン間最大電圧差
VPP: 出力電圧
Vod: VPUk,k+1 - VPLk+1,k+2
(*)簡単のためにVCC=Vodとしている。
MN1、MN2、MN3、MN4 NMOSトランジスタ
Claims (13)
- 第1の所定電位が印加される第1の端子と第2の所定電位が印加される第2の端子との間に接続され、第1の入力信号を第1の所定電位または第2の所定電位に変換して出力する第1の変換回路と、
第3の所定電位が印加される第3の端子と第4の所定電位が印加される第4の端子との間に接続され、前記第1の変換回路の出力に応じた第2の入力信号を第3所定電位または第4の所定電位に変換して出力する第2の変換回路と、
から構成されるレベル変換回路。 - 請求項1記載のレベル変換回路において、さらに、前記第1の端子と前記第4の端子との間に接続され前記第1の変換回路の出力を前記第2の入力信号として反転出力する反転回路を含むことを特徴とするレベル変換回路。
- 請求項2記載のレベル変換回路において、前記第1の変換回路の出力は相補出力であり、前記反転回路は、前記相補出力をそれぞれ反転する少なくとも2つのインバータ回路を含むことを特徴とするレベル変換回路。
- 請求項2記載のレベル変換回路において、前記反転回路は、前記第1の変換回路の出力を反転して出力する第1のインバータ回路と、前記第1のインバータ回路の出力を反転して出力する第2のインバータ回路とを含み、前記第1のインバータ回路の出力と前記第2のインバータ回路の出力が前記第2の入力信号として前記第2の変換回路に供給されることを特徴とするレベル変換回路。
- 請求項1記載のレベル変換回路において、さらに、
前記第1の端子と前記第4の端子との間に接続され、前記第1の変換回路の出力を前記第1の所定電位または前記第4の所定電位に変換して前記第2の入力信号として出力する第3の変換回路を含むことを特徴とするレベル変換回路。 - 請求項1記載のレベル変換回路において、さらに、
第5の所定電位が印加される第5の端子と第6の所定電位が印加される第6の端子との間に接続され、前記第1の変換回路の出力を前記第5の所定電位または前記第6の所定電位に変換して前記第2の入力信号として出力する第3の変換回路を含むことを特徴とするレベル変換回路。 - 請求項6記載のレベル変換回路において、前記第5の所定電位は前記第1の所定電位より高く前記第3の所定電位よりも低く、前記第6の所定電位は前記第2の所定電位より高く前記第4の所定電位よりも低いことを特徴とするレベル変換回路。
- 請求項1記載のレベル変換回路において、第1の入力信号は第1入力信号電位と第2の入力信号電位とをとり、前記第1の入力信号電位と前記第2の入力信号電位の何れもが前記第1の所定電位及び前記第2の所定電位よりも低いことを特徴とするレベル変換回路。
- 請求項8記載のレベル変換回路において、前記第1の所定電位と前記第2の所定電位の何れもが前記第3の所定電位及び前記第4の所定電位よりも低いことを特徴とするレベル変換回路。
- 第1の電源電圧端子と中間ノードとの間に接続され、請求項1乃至9のいずれかに記載されたレベル変換回路の前記第2の変換回路の出力によって駆動される第1のPMOSトランジスタと、
前記中間ノードと出力端子との間に接続された第2のPMOSトランジスタとを含むことを特徴とする高電圧ドライバ回路。 - 請求項10記載の高電圧ドライバ回路において、さらに、
第2の電源電圧端子と、前記中間ノードとの間に接続される第1のNMOSトランジスタとを含むことを特徴とする高電圧ドライバ回路。 - 請求項10又は11に記載の高電圧ドライバ回路によってソース線が駆動され、前記ソース線に接続された不揮発性メモリトランジスタを含むことを特徴とする不揮発性半導体記憶装置。
- 請求項12記載の不揮発性半導体記憶装置において、前記不揮発性メモリトランジスタはNMOSトランジスタのサイドスペーサに電荷を蓄積することによってしきい値電圧を変化させてデータを記憶することを特徴とする不揮発性半導体記憶装置。
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