JP5228195B2

JP5228195B2 - 不揮発性メモリ内蔵シフトレジスタ

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Publication number: JP5228195B2
Application number: JP2007111939A
Authority: JP
Inventors: 昌明神谷
Original assignee: INTERCHIP CO.,LTD.
Current assignee: INTERCHIP CO.,LTD.
Priority date: 2007-04-20
Filing date: 2007-04-20
Publication date: 2013-07-03
Anticipated expiration: 2027-04-20
Also published as: JP2008270550A

Description

本発明は不揮発性メモリ内蔵シフトレジスタに関し、特にＣＭＯＳ集積回路に混載できる回路機能および特性の調整用メモリとして有用なものである。

従来技術に係る集積回路の調整用スイッチに適用すべく、図９に示すような構造の不揮発性メモリ用素子が提案されている。この不揮発性メモリ用素子は、２層ポリシリコンの縦積構造で制御電極ＣＧと浮遊ゲートＦＧとを形成し、制御電極ＣＧを介して浮遊ゲートＦＧに書き込まれる電子の蓄積の有無を二つの状態に対応させることでデジタル情報を記憶するものである。ここで、浮遊ゲートＦＧに蓄積された電子は電源がオフになってもそのまま浮遊ゲートＦＧに残るので不揮発性メモリとして機能させることができる。

しかしながら、かかる不揮発性メモリにおいては、前述の如く２層ポリシリコンの縦積構造で制御電極ＣＧと浮遊ゲートＦＧとを形成する必要があるばかりでなく、電気的な書換えを可能にするには、２つあるｎ⁺領域の何れか一方は高耐圧構造にしなければならない。したがって、標準のＣＭＯＳプロセスで作成することは困難であり、製造プロセスの追加と変更を余儀なくされる。

これに対し、図１０に示すように、制御電極ＣＧを基板内に形成して２層のポリシリコンの縦積構造を回避する方法も提案されている(特許文献１参照)。しかしながら、かかる不揮発性メモリにおいても高耐圧のｎ⁺領域の作製は不可欠である。

かかる問題を回避するため電気的書換えを放棄して紫外線消去のＥＰＲＯＭ型メモリも提案されている。この場合にはｎ⁺領域の高耐圧構造は不要となるが、ＣＭＯＳ集積回路の保護膜として使用されている標準のシリコン窒化膜の使用ができなくなる。また、電気的に書換えができないので、ＩＣの検査に手間がかかるばかりでなく、ＩＣのユーザにとっても極めて使い勝手が悪いものになっている。

ＵＳ６８８２５７４号公報

近年、例えばＣＭＯＳ集積回路において、その特性を調節したいという要望が強まってきている。具体的には、不揮発性メモリを集積回路内に搭載させて、そのメモリにプログラムすることで、例えば内部の基準電圧等を目的に合わせて調節できる自由度の高い集積回路の出現が待望されている。

従来技術では、標準的なＣＭＯＳ集積回路の製造工程のみで電気的に書換え可能な不揮発性メモリを内蔵させたＩＣを作ることはできなかった。集積回路の調整用として必要となる不揮発性メモリは、高々数十ビットあれば十分であるが、そのために特殊なプロセスの追加あるいは変更をすることを余儀なくされ、これが不揮発性メモリを搭載したＩＣを作る上での大きな阻害要因となっていた。

本発明は、上記従来技術に鑑み、標準的なＣＭＯＳＩＣの製造工程で電気的な書換えが可能な不揮発性メモリの形成が可能となり、集積回路の調整用等として汎用性に優れる不揮発性メモリ内蔵シフトレジスタを提供することを目的とする。

上記目的を達成する本発明の第１の態様は、
それぞれの浮遊ゲートが相互に接続されている第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタを有するとともに、前記第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとは互いに分離されたウェル上に形成されており、しかも前記第１のＰＭＯＳトランジスタは前記浮遊ゲートから電子を抜き出す消去電極としての機能を有し、前記第２のＰＭＯＳトランジスタは前記浮遊ゲートの電位の制御電極としての機能を有する一方、前記第１のＮＭＯＳトランジスタは前記浮遊ゲートに電子を注入するとともに前記浮遊ゲートの帯電状態を読み出す機能を有するように構成するとともに、
前記第１のＮＭＯＳトランジスタのドレインに読出し電流を供給してメモリ出力とし、
さらに前記読出し電流は前記浮遊ゲートの帯電状態に影響を及ぼさない低電圧源から供給するように構成した不揮発性メモリを、
各段のシフトレジスタと一対一に組み合わせ、前記各不揮発性メモリの読出し時には前記メモリ出力が対応する段の前記シフトレジスタの状態を決定する一方、前記各不揮発性メモリへの書き込み時には対応する段の前記シフトレジスタの状態が前記各不揮発性メモリの浮遊ゲートの帯電状態を決定する回路構成とし、
さらに前記不揮発性メモリの読出し時に前記シフトレジスタの動作電圧を前記低電圧源の出力電圧まで低下させ、読出しの終了とともに通常の動作電圧に復帰するように構成したことを特徴とする不揮発性メモリ内蔵シフトレジスタにある。

本発明の第２の態様は、
それぞれの浮遊ゲートが相互に接続されている第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタを有するとともに、前記第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとは互いに分離されたウェル上に形成されており、しかも前記第１のＰＭＯＳトランジスタは前記浮遊ゲートから電子を抜き出す消去電極としての機能を有し、前記第２のＰＭＯＳトランジスタは前記浮遊ゲートの電位の制御電極としての機能を有する一方、前記第１のＮＭＯＳトランジスタは前記浮遊ゲートに電子を注入する書き込み機能を有し、前記第２のＮＭＯＳトランジスタは前記浮遊ゲートの帯電状態を読み出す読出し機能を有するように構成するとともに、
前記第１のＮＭＯＳトランジスタのドレインに読出し電流を供給してメモリ出力とし、
さらに前記読出し電流は前記浮遊ゲートの帯電状態に影響を及ぼさない低電圧源から供給するように構成した不揮発性メモリを、
各段のシフトレジスタと一対一に組み合わせ、前記各不揮発性メモリの読出し時には前記メモリ出力が対応する段の前記シフトレジスタの状態を決定する一方、前記各不揮発性メモリへの書き込み時には対応する段の前記シフトレジスタの状態が前記各不揮発性メモリの浮遊ゲートの帯電状態を決定する回路構成とし、
さらに前記不揮発性メモリの読出し時に前記シフトレジスタの動作電圧を前記低電圧源の出力電圧まで低下させ、読出しの終了とともに通常の動作電圧に復帰するように構成したことを特徴とする不揮発性メモリ内蔵シフトレジスタにある。

本発明の第３の態様は、
第１又は第２の態様に記載する不揮発性メモリ内蔵シフトレジスタにおいて、
前記不揮発性メモリにおける前記第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタ、又は第１のＰＭＯＳトランジスタ若しくは第２のＰＭＯＳトランジスタがソース領域又はドレイン領域の何れか一方がない構造の素子であることを特徴とする不揮発性メモリ内蔵シフトレジスタにある。

本発明の第４の態様は、
第１乃至第３の態様の何れか一つに記載する不揮発性メモリ内蔵シフトレジスタにおいて、
前記不揮発性メモリにおける前記第２のＰＭＯＳトランジスタの前記浮遊ゲートの面積が前記第１のＰＭＯＳトランジスタの浮遊ゲートの面積よりも大きいことを特徴とする不揮発性メモリ内蔵シフトレジスタにある。

本発明の第５の態様は、
第１乃至第４の態様の何れか一つに記載する不揮発性メモリ内蔵シフトレジスタにおいて、
前記不揮発性メモリにおける前記各浮遊ゲートの上面が絶縁物を介して導電物で覆われていることを特徴とする不揮発性メモリ内蔵シフトレジスタにある。

本発明の第６の態様は、
第５の態様に記載する不揮発性メモリ内蔵シフトレジスタにおいて、
前記不揮発性メモリにおける前記導電物が前記第２のＰＭＯＳトランジスタの制御電極に接続されていることを特徴とする不揮発性メモリ内蔵シフトレジスタにある。

本発明の第７の態様は、
第１乃至第６の態様の何れか一つに記載する不揮発性メモリ内蔵シフトレジスタにおいて、
前記不揮発性メモリにおける読出しに使用する前記第２のＮＭＯＳトランジスタ又は第３のＮＭＯＳトランジスタの浮遊ゲートから見た閾値を他のＮＭＯＳトランジスタよりも低くしていることを特徴とする不揮発性メモリ内蔵シフトレジスタにある。

本発明の第８の態様は、
第１乃至第７の態様の何れか一つに記載する不揮発性メモリ内蔵シフトレジスタにおいて、
前記不揮発性メモリにおける前記浮遊ゲートへの電子注入の有無を選択するため前記第１のＮＭＯＳトランジスタと直列に第３のＮＭＯＳトランジスタを接続したことを特徴とする不揮発性メモリ内蔵シフトレジスタにある。

本発明の第９の態様は、
第１乃至第８の態様の何れか一つに記載する不揮発性メモリ内蔵シフトレジスタにおいて、
前記不揮発性メモリにおける前記第１のＮＭＯＳトランジスタ又は第２のＮＭＯＳトランジスタのドレインに読出し電流を供給してメモリ出力とすることを特徴とする不揮発性メモリ内蔵シフトレジスタにある。

本発明の第１０の態様は、
第９の態様に記載する不揮発性メモリ内蔵シフトレジスタにおいて、
前記不揮発性メモリにおける前記読出し電流は前記浮遊ゲートの帯電状態に影響を及ぼさない低電圧源から供給することを特徴とする不揮発性メモリ内蔵シフトレジスタにある。

上述の如く本発明によれば、不揮発性メモリ用素子及び不揮発性メモリは標準的なＣＭＯＳプロセスで作製できるＰＭＯＳトランジスタとＮＭＯＳトランジスタにより構成されているため、標準的なＣＭＯＳプロセスにより、書換え可能な不揮発性メモリを搭載したＩＣの作製ができる。

また、かかる不揮発性メモリを内蔵した本発明に係る不揮発性メモリ内蔵シフトレジスタによれば、不揮発性メモリへのデータ書込みと読出しを容易に行うことができるばかりでなく、メモリに書込まれたデータを安定に保持することも可能となる。

以下本発明の実施の形態を図面に基づき詳細に説明する。なお、各実施の形態間で同一部分には同一番号を付し、重複する説明は省略する。

＜第１の実施の形態＞
図１は本発明の第１の実施の形態に係る不揮発性メモリ用素子の構成を示す構造図である。同図に示すように、本形態に係る不揮発性メモリ用素子Ｉは、浮遊ゲートＦＧをそれぞれ具備する第１のＰＭＯＳトランジスタＴｒ１、第２のＰＭＯＳトランジスタＴｒ２及び第１のＮＭＯＳトランジスタＴｒ３を有するとともに、ＰＭＯＳトランジスタＴｒ１とＰＭＯＳトランジスタＴｒ２とが互いに分離されたｎ^-ウェルに形成されている。したがって、この不揮発性メモリ用素子Ｉは標準的なＣＭＯＳプロセスで形成することができる。また、ＰＭＯＳトランジスタＴｒ１及びＰＭＯＳトランジスタＴｒ２は互いに分離されたｎ^-ウェルに形成して電気的に分離してあるので、異なる電圧をそれぞれ印加することができ、それぞれを消去電極ＶＥ及び制御電極ＣＧとして機能させることができる。また、ＮＭＯＳトランジスタＴｒ３は読出し電極を兼用する書込み電極ＶＷとして機能させることができる。

かかる不揮発性メモリ用素子Ｉは、各浮遊ゲートＦＧを相互に接続するとともに、ＰＭＯＳトランジスタＴｒ１を消去電極ＶＥ、ＰＭＯＳトランジスタＴｒ２を制御電極ＣＧ及びＮＭＯＳトランジスタＴｒ３を読出しと書込みを兼用するトランジスタとして機能させることで不揮発性メモリを構成する。

かかる不揮発性メモリの等価回路を図２に示す。同図を追加して、さらに詳言すると、書込みは、図２（ａ）に示すように、消去電極ＶＥをグランドレベルとし、書込み電極ＶＷ及び制御電極ＣＧに電圧（例えば６Ｖ）を印加して、浮遊ゲートＦＧにチャネルホットエレクトロンを注入することにより行う。ここで、ＰＭＯＳトランジスタＴｒ２の浮遊ゲートＦＧの面積は他の浮遊ゲートＦＧの面積の例えば４倍程度、大きく形成してある。必ずしもこのように面積を大きくする必要はないが、このことにより制御電極ＣＧに高い電圧を印加しなくとも浮遊ゲートに対する電子の注入を良好に行うことができるという効果を得ることができる。

読出しは、図２（ｂ）に示すように、本形態の場合、読出し電極としても機能するＮＭＯＳトランジスタＴｒ３に読出し電流Ｉreadを供給することにより行う。ここで、読出し電流Ｉreadは浮遊ゲートＦＧの帯電状態に影響を与えることがない程度の低電圧源（例えば１．５Ｖ）から供給することが望まれる。読出し動作で浮遊ゲートＦＧに帯電している電子が漏れて記憶内容が変化するのを防止するためである。

消去は、図２（ｃ）に示すように、ＰＭＯＳトランジスタＴｒ１に高電圧（例えば１０Ｖ）を印加するとともに、他の制御電極ＣＧ及び書込み電極ＶＷをグランドレベルとすることで浮遊ゲートＦＧに注入された電子を引き抜くことにより行う。

記憶内容の保持、すなわち浮遊ゲートＦＧにおける電子の蓄積状態の保持は、図２（ｄ）に示すように、消去電極ＶＥ、制御電極ＣＧ及び書込み電極ＶＷをグランドレベルとすることにより行う。

なお、図示はしないが、不揮発性メモリ用素子Ｉは浮遊ゲートＦＧの上面を絶縁膜で覆い、さらにこの絶縁膜の上面を導電膜で覆って静電シールドを形成するのが一般的な構成である。この場合、前記導電膜は制御電極CGに接続するのが好ましい。導電膜と浮遊ゲート間の容量が制御電極CGと浮遊ゲート間の容量に上乗せされるので、浮遊ゲートＦＧの電位を制御し易くなるからである。

本形態に係る不揮発性メモリ用素子Ｉ乃至これを用いた不揮発性メモリは、標準的なＣＭＯＳプロセスで作製することができ、浮遊ゲートＦＧに対する電子の蓄積の有無で、二つの状態を表すことができる。この結果、２値状態の何れであるかを記憶させる不揮発性のメモリとして機能させることができる。また、その記憶内容の書換えも容易に行い得る。

＜第２の実施の形態＞
図３は本発明の第２の実施の形態に係る不揮発性メモリ用素子の構成を示す構造図である。同図に示すように、本形態に係る不揮発性メモリ用素子IIは、図１に示す不揮発性メモリ用素子ＩにおけるＰＭＯＳトランジスタＴｒ１及びＰＭＯＳトランジスタＴｒ２のソース領域がない構造のものである。

このような構成でも図２に示す不揮発性メモリを同様に構成することができる。図２を参照すれば明らかな通り、消去電極ＶＥとして機能するＰＭＯＳトランジスタＴｒ１のドレイン及び制御電極ＣＧとして機能するＰＭＯＳトランジスタＴｒ２のドレインは電位的に浮かせておいても構わないからである。ここで、ドレイン領域の代わりにソース領域をなくした構造としても、またＰＭＯＳトランジスタＴｒ１又はＰＭＯＳトランジスタＴｒ２の何れか一方のみドレイン領域又はソース領域をなくした構造としても勿論、構わない。

本形態に係る不揮発性メモリ用素子IIも第１の実施の形態に係る不揮発性メモリ用素子IIと同様に機能する。

＜第３の実施の形態＞
図４は、本発明の第３の実施の形態に係る不揮発性メモリを示す回路図である。同図に示すように本形態に係る不揮発性メモリは図２に示す不揮発性メモリに対し、第２のＮＭＯＳトランジスタＴｒ４、第３のＮＭＯＳトランジスタＴｒ５及びＰＭＯＳトランジスタＴｒ６を追加して、不揮発性メモリとしての利便性を向上させた実用的な回路である。ただ、不揮発性メモリとしての機能は何ら変るところはない。

本形態におけるＮＭＯＳトランジスタＴｒ４は、浮遊ゲートＦＧにおける電子の蓄積状態を読出すもので、そのゲートが浮遊ゲートＦＧに接続してあり、そのドレインを介して当該不揮発性メモリの記憶内容である２値状態を表す出力信号ＭＲoutを送出する。ここで、ＮＭＯＳトランジスタＴｒ４の閾値は他のＮＭＯＳトランジスタＴｒ３，Ｔｒ５よりも低くしてある。このように構成することは必須ではないが、このように閾値を低く構成することで浮遊ゲートに蓄積する電荷量が少なくて済み、絶縁膜に印加されるストレス電圧を低くすることができ、その分浮遊ゲートＦＧにおける電荷の保持が容易になる。

ＰＭＯＳトランジスタＴｒ６はＮＭＯＳトランジスタＴｒ４による読出しを制御する読出し制御用のスイッチングトランジスタであり、ＮＭＯＳトランジスタＴｒ４と直列に接続されて読出し電極として機能する。そこで、図２に示す不揮発性メモリの場合と同様に、読出し電流が浮遊ゲートＦＧの帯電状態に影響を与えることがないような低電圧源（例えば１．５Ｖ）に接続されている。

また、ＮＭＯＳトランジスタＴｒ５は、浮遊ゲートＦＧへの電子注入動作を制御するもので、ＮＭＯＳトランジスタＴｒ３と直列に接続してある。

かかる不揮発性メモリにおける、書込みは、図４（ａ）に示すように、消去電極ＶＥはグランドレベルとし、書込み電極ＶＷ及び制御電極ＣＧに電圧（例えば６Ｖ）を印加する。このことにより、ＮＭＯＳトランジスタＴｒ５がオンしている時（Ｓ／Ｎが「１」）は、チャネルホットエレクトロン注入方式により、ＮＭＯＳトランジスタＴｒ３を介して浮遊ゲートＦＧに電子が注入され、ＮＭＯＳトランジスタＴｒ５がオフしている時（Ｓ／Ｎが「０」）は、ホットエレクトロンの注入はなく、浮遊ゲートＦＧへの電子注入は起こらない。本形態においても、ＰＭＯＳトランジスタＴｒ２の浮遊ゲートＦＧの面積を相対的に大きくしておくことにより電子の注入を良好に行うことができる。

読出しは、図４（ｂ）に示すように、読出し電極としても機能するＰＭＯＳトランジスタＴｒ６をオンすることによりＮＭＯＳトランジスタＴｒ４のドレインを介して出力信号ＭＲoutを取り出すことにより行う。ここで、浮遊ゲートＦＧに電子が蓄積されている場合には、ＮＭＯＳトランジスタＴｒ４がオフ状態となり出力信号ＭＲoutは低電圧源の出力電圧（例えば１．５Ｖ）、すなわち「１」となる。一方、浮遊ゲートＦＧに電子が蓄積されていない場合には、ＮＭＯＳトランジスタＴｒ４がオン状態となり出力信号ＭＲoutはグランド電位（０Ｖ）、すなわち「０」となる。このように、浮遊ゲートＦＧに電子の蓄積がある場合に出力信号ＭＲoutが「１」となり、浮遊ゲートＦＧに電子の蓄積がない場合に出力信号ＭＲoutが「０」となって２値の記憶内容を読み出すことができる。

消去は、図４（ｃ）に示すように、ＰＭＯＳトランジスタＴｒ１に高電圧（例えば１０Ｖ）を印加するとともに、他の制御電極ＣＧ及び書込み電極ＶＷをグランドレベルとすることで浮遊ゲートＦＧに注入された電子を引き抜くことにより行う。

記憶内容の保持、すなわち浮遊ゲートＦＧにおける電子の蓄積状態の保持は、図４（ｄ）に示すように、消去電極ＶＥ、制御電極ＣＧ及び書込み電極ＶＷをグランドレベルとすることにより行う。

なお、本形態においても、不揮発性メモリ用素子Ｉは浮遊ゲートＦＧの上面を絶縁膜で覆い、さらにこの絶縁膜の上面を導電膜で覆って静電シールドを形成するのが一般的な構成である。このような構成とした場合に、第１の実施の形態と同様に前記導電膜を制御電極に接続するのが好ましいことは図２の場合と同様である。

本形態に係る不揮発性メモリによれば、消去電極に所定の高電圧（例えば１０Ｖ）を印加することで、記憶内容を初期化することができる。また、初期化後、書込み電極ＶＷ及び制御電極ＣＧに所定の電圧を印加した状態でＮＭＯＳトランジスタＴｒ５のオン、オフを制御することにより浮遊ゲートＦＧに対する選択的な電子の注入を行うことができる。このことにより新たな記憶内容の書込みができる。すなわち、ＮＭＯＳトランジスタＴｒ５のオフ状態で電子が注入され、ＮＭＯＳトランジスタＴｒ５のオン状態では電子の注入が行われない。かくして、前者を「１」、後者を「０」に対応させることができる。

一方、ＰＭＯＳトランジスタＴｒ６をオンさせることにより、ＮＭＯＳトランジスタＴｒ４を介して浮遊ゲートＦＧの内容を読出すことができる。すなわち、浮遊ゲートＦＧに電子が蓄積された「１」状態のとき、ＮＭＯＳトランジスタＴｒ４はオフ状態となり、出力信号ＭＲoutが「１」となる。一方、浮遊ゲートＦＧに電子が蓄積されていない「０」状態のとき、ＮＭＯＳトランジスタＴｒ４はオン状態となり、出力信号ＭＲoutが「０」となる。かくして、記憶内容の書換えが可能な不揮発性メモリとして機能させることができる。なお、本形態に係る不揮発性メモリも、標準的なＣＭＯＳプロセスで作製することができることはいうまでもない。

＜第４の実施の形態＞
図５は本発明の第４の実施の形態に係る不揮発性メモリ内蔵シフトレジスタ一段分の回路図である。同図に示すように、本形態のシフトレジスタは図４に示す不揮発性メモリＭを、Ｄフリップフロップ回路１に組み込んだ構成となっている。同図に示すように、Ｄフリップフロップ回路１はアンドゲート２におけるアンド論理の成立によりセットされるとともに、ノアゲート３によるノア論理の成立によりリセットされる。ここで、アンドゲート２の一方の入力端子には読出し信号ＲＤが、他方の端子には出力信号ＭＲoutがそれぞれ供給される。また、ノアゲート３の一方の入力端子には反転読出し信号ＲＤＺが、他方の端子には出力信号ＭＲoutがそれぞれ供給される。

かかる不揮発性メモリ内蔵シフトレジスタにおいては、通常のシフトレジスタとしての動作により「１」乃至「０」を表すデータ信号Ｄがクロック信号ＣＫによりＤフリップフロップ回路１に書込まれる。

かかるＤフリップフロップ回路１の記憶内容は次のようにして不揮発性メモリＭに転記して記憶させる。先ず不揮発性メモリＭの消去動作（図４（ｃ）参照）により、その記憶内容を消去して初期状態とする。その後、書込み動作を行うことによりＤフリップフロップ回路１の記憶内容を不揮発性メモリＭに記憶させる。具体的には、図４（ａ）に示すように、消去電極ＶＥをグランドレベルとし、書込み電極ＶＷ及び制御電極ＣＧに電圧（例えば６Ｖ）を印加する。ここで、Ｄフリップフロップ回路１が「１」となっておりその出力Ｑが「１」の場合には、ＮＭＯＳトランジスタＴｒ５がオンしているので、チャネルホットエレクトロン注入方式により、ＮＭＯＳトランジスタＴｒ３を介して浮遊ゲートＦＧに電子が注入される。一方、Ｄフリップフロップ回路１が「０」となっておりその出力Ｑが「０」の場合には、ＮＭＯＳトランジスタＴｒ５がオフしているので、浮遊ゲートＦＧに電子が注入されることはない。かくして、Ｄフリップフロップ回路１の記憶内容と一対一に対応した帯電状態が不揮発性メモリＭに記憶されることになる。

本形態に係る不揮発性メモリ内蔵シフトレジスタの電源をオフすることによりＤフリップフロップ回路１の所定の記憶内容は消失するが、その記憶内容は不揮発性メモリＭに記憶されている。したがって、当該シフトレジスタの電源を再投入した後、読出し信号ＲＤを「１」とすることにより不揮発性メモリＭの記憶内容をＤフリップフロップ回路１に読出すことができる。さらに詳言すると、ＰＭＯＳトランジスタＴｒ６は反転読出し信号ＲＤＺが「０」となると、ＮＭＯＳトランジスタＴｒ４のドレインを介して浮遊ゲートＦＧの状態を表す出力信号ＭＲoutがアンドゲート２及びノアゲート３に出力される。

ここで、浮遊ゲートＦＧに電子が蓄積されており、この結果ＮＭＯＳトランジスタＴｒ４がオフ状態となった場合には出力信号ＭＲoutが「１」となリ、アンドゲート２におけるアンド論理が成立するので、このアンドゲート２の出力でＤフリップフロップ回路１がセットされてその記憶内容及びＱ出力が「１」となる。

一方、浮遊ゲートＦＧに電子が蓄積されておらず、この結果ＮＭＯＳトランジスタＴｒ４がオン状態となった場合には出力信号ＭＲoutが「０」となリ、ノアゲート３におけるノア論理が成立するので、このノアゲート３の出力でＤフリップフロップ回路１がリセットされてその記憶内容及びＱ出力が「０」となる。

かくして、最初にシフトレジスタに記憶した記憶内容は、不揮発性メモリＭに並行して記憶させておくことができ、電源を一旦オフにしても、その後電源の再投入に伴い不揮発性メモリＭの記憶内容に基づいて元の記憶内容がＤフリップフロップ回路１に読出され再生される。

本形態における上述の如き不揮発性メモリ内臓シフトレジスタに対する読出し動作時の各部の波形を図６に示す。図６（ａ）が浮遊ゲートＦＧに電子が注入されている場合（記憶内容が「１」）、図６（ｂ）が注入されていない場合（記憶内容が「０」）である。両図中、ＶＤＤは主電源の出力電圧、ｖｄｄ１は電極ＶＲに印加される読出し用低電圧、ＱはＤフリップフロップ回路１のＱ出力である。

同図を参照すれば、読出し信号ＲＤの立上がりによりＤフリップフロップ回路１の電源電圧ｖｄｄ２がＶＤＤからｖｄｄ１に変化すると、これに同期して浮遊ゲートＦＧの状態により、図６（ａ）の場合は、出力信号ＭＲoutがｖｄｄ１となり、図６（ｂ）の場合は、出力信号ＭＲoutが０Vとなる。この結果、読出しの終了により読出し信号ＲＤが立下がると、前者の場合はＤフリップフロップ回路１の出力Ｑが「１」になり、後者の場合はＤフリップフロップ回路１の出力Ｑが「０」になっている。

本形態に係る不揮発性メモリ内蔵シフトレジスタによれば、不揮発性メモリＭに記憶させた記憶内容を適宜書換えることもできる。具体的には、先ずＤ端子より不揮発性メモリＭに記憶させたいデータをクロック信号ＣＫを用いてシフトレジスタ内のＤフリップフロップ回路１に書込む。かかる状態で、先ず消去動作（図４（ｃ）参照）により、不揮発性メモリＭの記憶内容を消去する。次にＤフリップフロップ回路１に書込まれているデータを上述と同様の動作で不揮発性メモリＭに転記して記憶させる。

図７は本形態に係る不揮発性メモリ内蔵シフトレジスタの全体を示す回路図である。当該不揮発性メモリ内蔵シフトレジスタは、４段のシフトレジスタを並べた例であり、各段が図５に示す不揮発性メモリＭ（図７では符号を省略する。以下同じ。）とＤフリップフロップ回路１（図７では符号を省略する。以下同じ。）とを一体化した構造となっている。ちなみに、図の上半分がＤフリップフロップ回路１であり、下半分が不揮発性メモリＭである。なお、同図中、４，５，６，７はインバータであり、８は高電圧の消去電圧を発生するための昇圧回路として機能するチャージポンプである。

かかる４段の不揮発性メモリ内蔵シフトレジスタでは図５に示す場合と同様にして、Ｄ端子からのシフトレジスタへのデータの書込み、シフトレジスタのデータの不揮発性メモリＭへの書込み（実際には消去と書込み）、電源を再投入した場合の不揮発性メモリＭに書込まれた内容のＤフリップフロップ回路１への読出しなど、全ての動作を実行することができる。

ここで、各Ｄフリップフロップ回路１への書込み動作の際には、ＰＭＯＳトランジスタＴｒ７がオン状態となり、ＰＭＯＳトランジスタＴｒ８がオフ状態となるので、主電源の電圧ＶＤＤが各段に印加される。一方、不揮発性メモリＭの記憶内容の読出し信号ＲＤによる読み出しの際には、ＰＭＯＳトランジスタＴｒ７がオフ状態となり、ＰＭＯＳトランジスタＴｒ８がオン状態となるので、電源電圧としては低電圧源の出力電圧ｖｄｄ１がシフトレジスタの各段に印加される。また、不揮発性メモリＭの消去用としてはチャージポンプ８で昇圧した高電圧がＶＥ端子に印加され、不揮発性メモリＭへのデータの書込みの際には、その書込みに必要となる電圧（例えば６Ｖ）が主電源ＶＤＤに印加される。

＜第５の実施の形態＞
図８は本発明に係る不揮発性メモリ内蔵シフトレジスタ一段分の他の実施の形態を示す回路図である。同図に示すように、本形態に係るシフトレジスタは、相互に逆の開閉動作を行うトランスミッションゲート１１，１２と、インバータ１７，１８及びトランスミッションゲート１３で形成するラッチ回路と、インバータ１９，２０及びトランスミッションゲート１５，１６で形成するラッチ回路とを有しており、クロック信号ＣＫによりデータ信号Ｄを取り込み、このデータ信号Ｄの状態をラッチして出力Ｑ乃至反転出力ＱＺを得ている。したがって、クロック信号ＣＫが入力される場合には、その入力に同期して２値信号であるデータ信号Ｄを取り込んで順次送出する、いわゆる通常のシフトレジスタとして機能する。

一方、本形態においては、反転出力ＱＺが不揮発性メモリＭのＮＭＯＳトランジスタＴｒ５のゲートに供給されているため、不揮発性メモリＭへの書込みは反転出力ＱＺの状謡によって決まる。したがって、図５とは逆になっているが、反転出力ＱＺを「１」として不揮発性メモリＭに書込みをすれば、不揮発性メモリＭからの読出しで反転出力ＱＺに「１」が返り、「０」の書込みでは「０」が返ってくる。したがって、この動作は図５の場合と同じである。また、クロック信号ＣＫが「０」の場合には、トランスミッションゲート１２は常に閉じている。したがって、出力Ｑ乃至反転出力ＱＺは、読出し信号ＲＤにより開閉されるトランスミッションゲート１４を介して供給される出力信号ＭＲoutの状態のみに依存する。この結果、本形態に係る不揮発性メモリ内蔵シフトレジスタも図５に示すシフトレジスタと全く同様に機能させることができる。

上記の不揮発性メモリ内蔵シフトレジスタの実施形態においては、シフトレジスタのデータが不揮発性メモリＭに書込まれ、その後不揮発性メモリＭからデータをシフトレジスタに読出した時に、元のシフトレジスタの内容と同じになる場合についてのみ説明したが、逆転するような回路構成にしてよいことはいうまでもない。不揮発性メモリＭからデータを読み出した時、常に同一データがシフトレジスタに戻ってくれば本発明の目的が達成できるからである。

本発明は電子部品を製造・販売する産業において有効に利用し得る。

本発明の第１の実施の形態に係る不揮発性メモリ用素子の構成を示す構造図である。図１に示す不揮発性用素子を用いた不揮発性メモリを示す回路図である。本発明の第２の実施の形態に係る不揮発性メモリ用素子の構成を示す構造図である。本発明の第３の実施の形態に係る不揮発性メモリを示す回路図である。本発明の第４の実施の形態に係る不揮発性メモリ内蔵シフトレジスタの一段を抽出して示す回路図である。図５に示す不揮発性メモリ内蔵シフトレジスタにおける不揮発性メモリからの読出し動作を示す波形図で、（ａ）が浮遊ゲートに電子が注入されている場合、（ｂ）が注入されていない場合の態様をそれぞれ示している。本発明の第４の実施の形態に係る不揮発性メモリ内蔵シフトレジスタの全体を示す回路図である。本発明の第５の実施の形態に係る不揮発性メモリ内蔵シフトレジスタの一段を抽出して示す回路図である。従来技術に係る不揮発メモリ用素子の一例を示す構造図である。従来技術に係る不揮発性メモリ用素子の他の例を示す構造図である。

符号の説明

Ｉ,II 不揮発性メモリ用素子
ＶＥ消去電極
ＣＧ制御電極
ＶＷ書込み電極
ＶＲ読出し電極
ＦＧ浮遊ゲート
Ｍ不揮発性メモリ
Ｔｒ１、Ｔｒ２、Ｔｒ６ＰＭＯＳトランジスタ
Ｔｒ３、Ｔｒ４、Ｔｒ５ＮＭＯＳトランジスタ
１Ｄフリップフロップ回路
８チャージポンプ

Claims

それぞれの浮遊ゲートが相互に接続されている第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタを有するとともに、前記第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとは互いに分離されたウェル上に形成されており、しかも前記第１のＰＭＯＳトランジスタは前記浮遊ゲートから電子を抜き出す消去電極としての機能を有し、前記第２のＰＭＯＳトランジスタは前記浮遊ゲートの電位の制御電極としての機能を有する一方、前記第１のＮＭＯＳトランジスタは前記浮遊ゲートに電子を注入するとともに前記浮遊ゲートの帯電状態を読み出す機能を有するように構成するとともに、
前記第１のＮＭＯＳトランジスタのドレインに読出し電流を供給してメモリ出力とし、
さらに前記読出し電流は前記浮遊ゲートの帯電状態に影響を及ぼさない低電圧源から供給するように構成した不揮発性メモリを、
各段のシフトレジスタと一対一に組み合わせ、前記各不揮発性メモリの読出し時には前記メモリ出力が対応する段の前記シフトレジスタの状態を決定する一方、前記各不揮発性メモリへの書き込み時には対応する段の前記シフトレジスタの状態が前記各不揮発性メモリの浮遊ゲートの帯電状態を決定する回路構成とし、
さらに前記不揮発性メモリの読出し時に前記シフトレジスタの動作電圧を前記低電圧源の出力電圧まで低下させ、読出しの終了とともに通常の動作電圧に復帰するように構成したことを特徴とする不揮発性メモリ内蔵シフトレジスタ。
それぞれの浮遊ゲートが相互に接続されている第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタを有するとともに、前記第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとは互いに分離されたウェル上に形成されており、しかも前記第１のＰＭＯＳトランジスタは前記浮遊ゲートから電子を抜き出す消去電極としての機能を有し、前記第２のＰＭＯＳトランジスタは前記浮遊ゲートの電位の制御電極としての機能を有する一方、前記第１のＮＭＯＳトランジスタは前記浮遊ゲートに電子を注入する書き込み機能を有し、前記第２のＮＭＯＳトランジスタは前記浮遊ゲートの帯電状態を読み出す読出し機能を有するように構成するとともに、
前記第１のＮＭＯＳトランジスタのドレインに読出し電流を供給してメモリ出力とし、
さらに前記読出し電流は前記浮遊ゲートの帯電状態に影響を及ぼさない低電圧源から供給するように構成した不揮発性メモリを、
各段のシフトレジスタと一対一に組み合わせ、前記各不揮発性メモリの読出し時には前記メモリ出力が対応する段の前記シフトレジスタの状態を決定する一方、前記各不揮発性メモリへの書き込み時には対応する段の前記シフトレジスタの状態が前記各不揮発性メモリの浮遊ゲートの帯電状態を決定する回路構成とし、
さらに前記不揮発性メモリの読出し時に前記シフトレジスタの動作電圧を前記低電圧源の出力電圧まで低下させ、読出しの終了とともに通常の動作電圧に復帰するように構成したことを特徴とする不揮発性メモリ内蔵シフトレジスタ。
請求項１又は請求項２に記載する不揮発性メモリ内蔵シフトレジスタにおいて、
前記不揮発性メモリにおける前記第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタ、又は第１のＰＭＯＳトランジスタ若しくは第２のＰＭＯＳトランジスタがソース領域又はドレイン領域の何れか一方がない構造の素子であることを特徴とする不揮発性メモリ内蔵シフトレジスタ。
請求項１乃至請求項３の何れか一つに記載する不揮発性メモリ内蔵シフトレジスタにおいて、
前記不揮発性メモリにおける前記第２のＰＭＯＳトランジスタの前記浮遊ゲートの面積が前記第１のＰＭＯＳトランジスタの浮遊ゲートの面積よりも大きいことを特徴とする不揮発性メモリ内蔵シフトレジスタ。
請求項１乃至請求項４の何れか一つに記載する不揮発性メモリ内蔵シフトレジスタにおいて、
前記不揮発性メモリにおける前記各浮遊ゲートの上面が絶縁物を介して導電物で覆われていることを特徴とする不揮発性メモリ内蔵シフトレジスタ。
請求項５に記載する不揮発性メモリ内蔵シフトレジスタにおいて、
前記不揮発性メモリにおける前記導電物が前記第２のＰＭＯＳトランジスタの制御電極に接続されていることを特徴とする不揮発性メモリ内蔵シフトレジスタ。
請求項１乃至請求項６の何れか一つに記載する不揮発性メモリ内蔵シフトレジスタにおいて、
前記不揮発性メモリにおける読出しに使用する前記第２のＮＭＯＳトランジスタ又は第３のＮＭＯＳトランジスタの浮遊ゲートから見た閾値を他のＮＭＯＳトランジスタよりも低くしていることを特徴とする不揮発性メモリ内蔵シフトレジスタ。
請求項１乃至請求項７の何れか一つに記載する不揮発性メモリ内蔵シフトレジスタにおいて、
前記不揮発性メモリにおける前記浮遊ゲートへの電子注入の有無を選択するため前記第１のＮＭＯＳトランジスタと直列に第３のＮＭＯＳトランジスタを接続したことを特徴とする不揮発性メモリ内蔵シフトレジスタ。
請求項１乃至請求項８の何れか一つに記載する不揮発性メモリ内蔵シフトレジスタにおいて、
前記不揮発性メモリにおける前記第１のＮＭＯＳトランジスタ又は第２のＮＭＯＳトランジスタのドレインに読出し電流を供給してメモリ出力とすることを特徴とする不揮発性メモリ内蔵シフトレジスタ。
請求項９に記載する不揮発性メモリ内蔵シフトレジスタにおいて、
前記不揮発性メモリにおける前記読出し電流は前記浮遊ゲートの帯電状態に影響を及ぼさない低電圧源から供給することを特徴とする不揮発性メモリ内蔵シフトレジスタ。