JP2003016792A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置において、データ書
き込み特性または消去特性を悪化させることなく内部電
圧発生回路の負荷を軽減し、内部電圧発生回路の規模を
最小限に抑えてチップ面積の増大を防ぐ。 【解決手段】 複数のメモリセルからなるメモリアレイ
Ｍ１と、メモリセルを選択する複数のワード線ＷＬとビ
ット線ＢＬと、ワード線を選択する行デコーダＸＤとビ
ット線を選択する列デコーダＹＤとを含む複数のメモリ
ブロックＢ１、Ｂ２と、書き込みまたは消去に必要な電
圧を供給するチャージポンプ回路ＰＶ１、ＰＶ２とを備
えた不揮発性半導体記憶装置において、チャージポンプ
回路ＰＶ１と行デコーダＸＤ、列デコーダＹＤとのにス
イッチ回路Ｐ１〜Ｐ４を設けて、スイッチ選択回路ＳＷ
により選択的に動作させる。
き込み特性または消去特性を悪化させることなく内部電
圧発生回路の負荷を軽減し、内部電圧発生回路の規模を
最小限に抑えてチップ面積の増大を防ぐ。 【解決手段】 複数のメモリセルからなるメモリアレイ
Ｍ１と、メモリセルを選択する複数のワード線ＷＬとビ
ット線ＢＬと、ワード線を選択する行デコーダＸＤとビ
ット線を選択する列デコーダＹＤとを含む複数のメモリ
ブロックＢ１、Ｂ２と、書き込みまたは消去に必要な電
圧を供給するチャージポンプ回路ＰＶ１、ＰＶ２とを備
えた不揮発性半導体記憶装置において、チャージポンプ
回路ＰＶ１と行デコーダＸＤ、列デコーダＹＤとのにス
イッチ回路Ｐ１〜Ｐ４を設けて、スイッチ選択回路ＳＷ
により選択的に動作させる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に、記憶情報の書き込みまたは消去動
作に必要な高電圧を発生する機能を有する内部電圧発生
回路を備え、その出力に対する負荷を軽減することによ
り、内部電圧発生回路の占有面積を削減し、または増大
を抑制することができる不揮発性半導体記憶装置に関す
る。
憶装置に関し、特に、記憶情報の書き込みまたは消去動
作に必要な高電圧を発生する機能を有する内部電圧発生
回路を備え、その出力に対する負荷を軽減することによ
り、内部電圧発生回路の占有面積を削減し、または増大
を抑制することができる不揮発性半導体記憶装置に関す
る。
【０００２】
【従来の技術】近年、フラッシュメモリに代表される不
揮発性半導体記憶装置は、記憶した情報を保持するため
に電力を必要としないという特徴から、携帯電話や携帯
情報処理装置などの小型および低電力が厳しく要求され
る携帯機器を中心として幅広く採用されている。
揮発性半導体記憶装置は、記憶した情報を保持するため
に電力を必要としないという特徴から、携帯電話や携帯
情報処理装置などの小型および低電力が厳しく要求され
る携帯機器を中心として幅広く採用されている。
【０００３】一般に、フラッシュメモリは、電気的な書
き込み機能および消去機能を備え、書き込み動作および
消去動作のために必要となる高電圧を生成する機能を有
する内部電圧発生回路（以下、チャージポンプ回路と称
する）を内蔵していることが多い。
き込み機能および消去機能を備え、書き込み動作および
消去動作のために必要となる高電圧を生成する機能を有
する内部電圧発生回路（以下、チャージポンプ回路と称
する）を内蔵していることが多い。
【０００４】以下に、このような従来のフラッシュメモ
リについて、図２に基づいて説明する。従来のフラッシ
ュメモリは、図２に示すように、多数のメモリセルから
なるメモリアレイＭ１と、メモリセルを選択するために
互いに交差（ここでは直交）して設けられた複数のワー
ド線ＷＬおよびビット線ＢＬと、外部から入力される行
アドレスによってワード線ＷＬを選択する行デコーダＸ
Ｄと、外部から入力される列アドレスによってビット線
ＢＬを選択する列デコーダＹＤとを含む複数のメモリブ
ロックＢ１およびＢ２（Ｂ２内部のブロック構成はＢ１
と同じである）を有している。そして、メモリアレイに
対してデータの書き込みまたは消去を行う際に必要な電
圧を供給するために、メモリブロックＢ１、Ｂ２にはチ
ャージポンプ回路ＰＶ１およびＰＶ２が各々接続されて
いる。チャージポンプ回路ＰＶ１からの発生電圧は、複
数の各メモリブロックの行デコーダＸＤに供給され、チ
ャージポンプ回路ＰＶ２からの発生電圧は、複数の各メ
モリブロックの列デコーダＹＤに供給される。なお、以
下では複数のブロックとしてＢ１とＢ２の２つのブロッ
クの場合について説明するが、２つに限定されるもので
はなく、３つ以上であってもよい。
リについて、図２に基づいて説明する。従来のフラッシ
ュメモリは、図２に示すように、多数のメモリセルから
なるメモリアレイＭ１と、メモリセルを選択するために
互いに交差（ここでは直交）して設けられた複数のワー
ド線ＷＬおよびビット線ＢＬと、外部から入力される行
アドレスによってワード線ＷＬを選択する行デコーダＸ
Ｄと、外部から入力される列アドレスによってビット線
ＢＬを選択する列デコーダＹＤとを含む複数のメモリブ
ロックＢ１およびＢ２（Ｂ２内部のブロック構成はＢ１
と同じである）を有している。そして、メモリアレイに
対してデータの書き込みまたは消去を行う際に必要な電
圧を供給するために、メモリブロックＢ１、Ｂ２にはチ
ャージポンプ回路ＰＶ１およびＰＶ２が各々接続されて
いる。チャージポンプ回路ＰＶ１からの発生電圧は、複
数の各メモリブロックの行デコーダＸＤに供給され、チ
ャージポンプ回路ＰＶ２からの発生電圧は、複数の各メ
モリブロックの列デコーダＹＤに供給される。なお、以
下では複数のブロックとしてＢ１とＢ２の２つのブロッ
クの場合について説明するが、２つに限定されるもので
はなく、３つ以上であってもよい。
【０００５】次に、図３に示すフラッシュメモリの構造
を基に、書き込みまたは消去時に印加すべき電圧につい
て説明する。図３中、１および２は拡散領域であり、各
々メモリセルのドレイン領域とソース領域を構成する。
４は電荷を保持するためのフローティングゲートであ
り、酸化膜３および５により電気的に完全に絶縁された
状態となっている。６は酸化膜５の上に形成されたコン
トロールゲートである。このコントロールゲート６に加
える電圧によりフローティングゲート４への電荷の注入
（データの書き込み）およびフローティングゲート４か
らの電荷の引き抜き（データの消去）が行われる。
を基に、書き込みまたは消去時に印加すべき電圧につい
て説明する。図３中、１および２は拡散領域であり、各
々メモリセルのドレイン領域とソース領域を構成する。
４は電荷を保持するためのフローティングゲートであ
り、酸化膜３および５により電気的に完全に絶縁された
状態となっている。６は酸化膜５の上に形成されたコン
トロールゲートである。このコントロールゲート６に加
える電圧によりフローティングゲート４への電荷の注入
（データの書き込み）およびフローティングゲート４か
らの電荷の引き抜き（データの消去）が行われる。
【０００６】一般的には、電荷（電子）のやり取りは、
上述した酸化膜３を通るトンネル電流か、または活性化
されたホットエレクトロンによって行われるため、酸化
膜３はトンネル膜とも呼ばれる。この酸化膜３を通して
フローティングゲート４に注入された電荷は、特別な電
界が加えられなければ半永久的に保存されるため、フラ
ッシュメモリは不揮発性の半導体記憶装置として機能す
る。
上述した酸化膜３を通るトンネル電流か、または活性化
されたホットエレクトロンによって行われるため、酸化
膜３はトンネル膜とも呼ばれる。この酸化膜３を通して
フローティングゲート４に注入された電荷は、特別な電
界が加えられなければ半永久的に保存されるため、フラ
ッシュメモリは不揮発性の半導体記憶装置として機能す
る。
【０００７】印加される具体的な電圧値の例としては、
ホットエレクトロンの注入によるデータの書き込みの場
合には、コントロールゲートに例えば１２Ｖの高電圧を
印加し、ドレインに例えば６Ｖの高電圧を印加し、ソー
スを０Ｖとする。これにより、ソース−ドレイン間にチ
ャネルが形成されて大きな電流（ソースからドレインへ
の電子の移動）が流れる。ソースからドレインへ移動し
た電子は、ドレインの高電圧により高いエネルギー状態
の電子となるが、このときのエネルギーが絶縁膜のエネ
ルギー障壁を超えると、電子はフローティングゲートに
移動することが可能となる。この機構により、電子がフ
ローティングゲートに注入されることにより、メモリセ
ルは書き込み状態となる。
ホットエレクトロンの注入によるデータの書き込みの場
合には、コントロールゲートに例えば１２Ｖの高電圧を
印加し、ドレインに例えば６Ｖの高電圧を印加し、ソー
スを０Ｖとする。これにより、ソース−ドレイン間にチ
ャネルが形成されて大きな電流（ソースからドレインへ
の電子の移動）が流れる。ソースからドレインへ移動し
た電子は、ドレインの高電圧により高いエネルギー状態
の電子となるが、このときのエネルギーが絶縁膜のエネ
ルギー障壁を超えると、電子はフローティングゲートに
移動することが可能となる。この機構により、電子がフ
ローティングゲートに注入されることにより、メモリセ
ルは書き込み状態となる。
【０００８】一方、フローティングゲートに蓄積された
電子をメモリセルのソースへ引きぬく方法の１つである
負電圧消去法の場合には、コントロールゲートに例えば
−１０Ｖを印加し、ソースを０Ｖとし、ドレインをフロ
ーティング（ハイインピーダンス状態）とする。これに
より、フローティングゲートからソースへトンネル効果
により電子が移動し、メモリセルが消去される。
電子をメモリセルのソースへ引きぬく方法の１つである
負電圧消去法の場合には、コントロールゲートに例えば
−１０Ｖを印加し、ソースを０Ｖとし、ドレインをフロ
ーティング（ハイインピーダンス状態）とする。これに
より、フローティングゲートからソースへトンネル効果
により電子が移動し、メモリセルが消去される。
【０００９】このように、フラッシュメモリセルへのデ
ータ書き込み動作や消去動作を行うためには、通常電源
電圧よりも高い高電圧または負電圧を必要とし、これら
はメモリセルのドレインに接続されたビット線およびコ
ントロールゲートに接続されたワード線から供給され
る。
ータ書き込み動作や消去動作を行うためには、通常電源
電圧よりも高い高電圧または負電圧を必要とし、これら
はメモリセルのドレインに接続されたビット線およびコ
ントロールゲートに接続されたワード線から供給され
る。
【００１０】書き込み動作時には、チャージポンプ回路
ＰＶ１から例えば１２Ｖの電圧が発生して、選択された
ブロックの行デコーダＸＤを通じて所定のワード線に供
給され、チャージポンプ回路ＰＶ２からは例えば６Ｖの
電圧が発生して、選択されたブロックの列デコーダＹＤ
を通じて所定のビット線に供給される。これにより、各
ワード線およびビット線が交差する部分のメモリセルに
データが書き込まれる。選択されないブロックでは、い
ずれのワード線およびビット線にもチャージポンプ回路
ＰＶ１およびチャージポンプ回路ＰＶ２からの電圧は供
給されない。
ＰＶ１から例えば１２Ｖの電圧が発生して、選択された
ブロックの行デコーダＸＤを通じて所定のワード線に供
給され、チャージポンプ回路ＰＶ２からは例えば６Ｖの
電圧が発生して、選択されたブロックの列デコーダＹＤ
を通じて所定のビット線に供給される。これにより、各
ワード線およびビット線が交差する部分のメモリセルに
データが書き込まれる。選択されないブロックでは、い
ずれのワード線およびビット線にもチャージポンプ回路
ＰＶ１およびチャージポンプ回路ＰＶ２からの電圧は供
給されない。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た従来例の構成では、チャージポンプ回路ＰＶ１および
チャージポンプ回路ＰＶ２には、全てのブロックの行デ
コーダＸＤおよび列デコーダＹＤが接続されるので、こ
れによりチャージポンプ回路に大きな負荷がかかること
になる。
た従来例の構成では、チャージポンプ回路ＰＶ１および
チャージポンプ回路ＰＶ２には、全てのブロックの行デ
コーダＸＤおよび列デコーダＹＤが接続されるので、こ
れによりチャージポンプ回路に大きな負荷がかかること
になる。
【００１２】このため、チャージポンプからの電流供給
能力が小さい場合には、チャージポンプ回路から供給さ
れる電圧が低下して、メモリアレイへの書き込み特性が
悪化し、例えばデータの書き込み時間が長くなるなどの
問題があった。また、メモリアレイに対するデータ消去
動作についても、同様の問題が生じていた。
能力が小さい場合には、チャージポンプ回路から供給さ
れる電圧が低下して、メモリアレイへの書き込み特性が
悪化し、例えばデータの書き込み時間が長くなるなどの
問題があった。また、メモリアレイに対するデータ消去
動作についても、同様の問題が生じていた。
【００１３】よって、従来においては、メモリ容量が増
加するに従い、チャージポンプ回路の規模を増加させる
必要が生じ、チップ面積をさらに増大させることになっ
ていた。
加するに従い、チャージポンプ回路の規模を増加させる
必要が生じ、チップ面積をさらに増大させることになっ
ていた。
【００１４】本発明は、このような従来技術の課題を解
決するためになされたものであり、データ書き込み特性
または消去特性を悪化させることなく内部電圧発生回路
の負荷を軽減し、内部電圧発生回路の規模を最小限に抑
えてチップ面積の増大を防ぐことができる不揮発性半導
体記憶装置を提供することを目的とする。
決するためになされたものであり、データ書き込み特性
または消去特性を悪化させることなく内部電圧発生回路
の負荷を軽減し、内部電圧発生回路の規模を最小限に抑
えてチップ面積の増大を防ぐことができる不揮発性半導
体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、複数のメモリセルからなるメモリアレイ
と、該メモリセルを選択するために互いに交差して設け
られた複数のワード線およびビット線と、外部から入力
されたアドレスによって該ワード線を選択する行デコー
ダおよび該ビット線を選択する列デコーダとを含む複数
のメモリブロックと、該メモリアレイに対してデータの
書き込みまたは消去を行う際に必要な電圧を供給するた
めの少なくとも１つの内部電圧発生回路とを備える不揮
発性半導体記憶装置において、該内部電圧発生回路と該
行デコーダとの間および該内部電圧発生回路と該列デコ
ーダとの間に設けられた複数の第１のスイッチ回路と、
該第１のスイッチ回路を選択的に動作させるためのスイ
ッチ選択回路とを備え、そのことにより上記目的が達成
される。
記憶装置は、複数のメモリセルからなるメモリアレイ
と、該メモリセルを選択するために互いに交差して設け
られた複数のワード線およびビット線と、外部から入力
されたアドレスによって該ワード線を選択する行デコー
ダおよび該ビット線を選択する列デコーダとを含む複数
のメモリブロックと、該メモリアレイに対してデータの
書き込みまたは消去を行う際に必要な電圧を供給するた
めの少なくとも１つの内部電圧発生回路とを備える不揮
発性半導体記憶装置において、該内部電圧発生回路と該
行デコーダとの間および該内部電圧発生回路と該列デコ
ーダとの間に設けられた複数の第１のスイッチ回路と、
該第１のスイッチ回路を選択的に動作させるためのスイ
ッチ選択回路とを備え、そのことにより上記目的が達成
される。
【００１６】前記内部電圧発生回路は、チャージポンプ
回路から構成され、正または負の電源電圧よりも高い電
圧を発生する機能を有することを特徴とする。
回路から構成され、正または負の電源電圧よりも高い電
圧を発生する機能を有することを特徴とする。
【００１７】前記第１のスイッチ回路は、前記内部電圧
発生回路からの出力電圧を前記メモリブロックに接続ま
たは切断する機能を有する。
発生回路からの出力電圧を前記メモリブロックに接続ま
たは切断する機能を有する。
【００１８】前記スイッチ選択回路は、外部から入力さ
れるアドレスにより、前記複数の第１のスイッチ回路の
うちの少なくとも１つを選択する信号を出力する機能を
有する。
れるアドレスにより、前記複数の第１のスイッチ回路の
うちの少なくとも１つを選択する信号を出力する機能を
有する。
【００１９】前記第１のスイッチ回路は、Ｐチャネル型
ＭＯＳトランジスタから構成されているのが好ましい。
ＭＯＳトランジスタから構成されているのが好ましい。
【００２０】ソースおよびドレインの一方が前記内部電
圧発生回路と前記行デコーダとの間もしくは該内部電圧
発生回路と前記列デコーダとの間に設けられた第１のス
イッチ回路の出力端子に接続され、他方が接地電位に接
続された複数の第２のスイッチ回路を備え、該第２のス
イッチ回路は、該第１のスイッチ回路が切断状態のとき
に、該行デコーダもしくは該列デコーダと該第１のスイ
ッチ回路との接続点を接地電位に接続する機能を有して
いるのが好ましい。
圧発生回路と前記行デコーダとの間もしくは該内部電圧
発生回路と前記列デコーダとの間に設けられた第１のス
イッチ回路の出力端子に接続され、他方が接地電位に接
続された複数の第２のスイッチ回路を備え、該第２のス
イッチ回路は、該第１のスイッチ回路が切断状態のとき
に、該行デコーダもしくは該列デコーダと該第１のスイ
ッチ回路との接続点を接地電位に接続する機能を有して
いるのが好ましい。
【００２１】前記第２のスイッチ回路は、Ｎチャネル型
ＭＯＳトランジスタから構成されているのが好ましい。
ＭＯＳトランジスタから構成されているのが好ましい。
【００２２】以下に、本発明の作用について説明する。
【００２３】本発明にあっては、内部電圧発生回路（チ
ャージポンプ回路）と行デコーダとの間または列デコー
ダの間に設けた第１のスイッチ回路をスイッチ選択回路
によって選択的に動作させる。チャージポンプ回路から
の出力電圧を、複数のメモリブロックのうち、選択され
たメモリブロックに対してのみ接続して供給することに
より、チャージポンプ回路の負荷を軽減することが可能
である。
ャージポンプ回路）と行デコーダとの間または列デコー
ダの間に設けた第１のスイッチ回路をスイッチ選択回路
によって選択的に動作させる。チャージポンプ回路から
の出力電圧を、複数のメモリブロックのうち、選択され
たメモリブロックに対してのみ接続して供給することに
より、チャージポンプ回路の負荷を軽減することが可能
である。
【００２４】チャージポンプ回路からの高電圧を電位低
下させることなく伝えるために、上記第１のスイッチ回
路としては、Ｐチャネル型ＭＯＳトランジスタを用いる
のが好ましい。
下させることなく伝えるために、上記第１のスイッチ回
路としては、Ｐチャネル型ＭＯＳトランジスタを用いる
のが好ましい。
【００２５】さらに、ソースおよびドレインの一方が第
１のスイッチ回路の出力端子に接続され、他方が接地電
位に接続された複数の第２のスイッチ回路を設けて、第
１のスイッチ回路が切断状態のときに、行デコーダもし
くは列デコーダを接地電位に接続することにより、接続
されていたポンプの負荷を軽減できる。
１のスイッチ回路の出力端子に接続され、他方が接地電
位に接続された複数の第２のスイッチ回路を設けて、第
１のスイッチ回路が切断状態のときに、行デコーダもし
くは列デコーダを接地電位に接続することにより、接続
されていたポンプの負荷を軽減できる。
【００２６】ソース電位が接地電位となるトランジスタ
としては、Ｎチャネル型トランジスタの方がＰチャネル
型トランジスタよりも特性上優れているため、上記第２
のスイッチ回路としては、Ｎチャネル型ＭＯＳトランジ
スタを用いるのが好ましい。
としては、Ｎチャネル型トランジスタの方がＰチャネル
型トランジスタよりも特性上優れているため、上記第２
のスイッチ回路としては、Ｎチャネル型ＭＯＳトランジ
スタを用いるのが好ましい。
【００２７】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面に基づいて説明する。
いて、図面に基づいて説明する。
【００２８】図１は本発明の不揮発性半導体記憶装置の
一実施形態であるフラッシュメモリの構成を示すブロッ
ク図である。このフラッシュメモリは、図１に示すよう
に、多数のメモリセルからなるメモリアレイＭ１と、メ
モリセルを選択するために互いに交差（ここでは直交）
して設けられた複数のワード線ＷＬおよびビット線ＢＬ
と、外部から入力される行アドレスによってワード線Ｗ
Ｌを選択する行デコーダＸＤと、外部から入力される列
アドレスによってビット線ＢＬを選択する列デコーダＹ
Ｄとを含む複数のメモリブロックＢ１およびＢ２（Ｂ２
内部のブロック構成はＢ１と同じである）を有してい
る。そして、メモリブロックＢ１内の行デコーダＸＤに
スイッチ回路Ｐ１が接続され、メモリブロックＢ１内の
列デコーダＹＤにスイッチ回路Ｐ２が接続され、メモリ
ブロックＢ２内の行デコーダＸＤにスイッチ回路Ｐ３が
接続され、メモリブロックＢ２内の列デコーダＹＤにス
イッチ回路Ｐ４が接続されている。さらに、メモリアレ
イに対してデータの書き込みまたは消去を行う際に必要
な電圧を供給するためのチャージポンプ回路ＰＶ１がス
イッチ回路Ｐ１およびＰ３に接続され、チャージポンプ
回路ＰＶ２がスイッチ回路Ｐ２およびＰ４に接続されて
いる。チャージポンプ回路ＰＶ１からの発生電圧は、ス
イッチ回路Ｐ１を介してメモリブロックＢ１の行デコー
ダＸＤに供給され、スイッチ回路Ｐ３を介してメモリブ
ロックＢ２の行デコーダＸＤに供給される。また、チャ
ージポンプ回路ＰＶ２からの発生電圧は、スイッチ回路
Ｐ２を介してメモリブロックＢ１の列デコーダＹＤに供
給され、スイッチ回路Ｐ４を介してメモリブロックＢ２
の列デコーダＹＤに供給される。なお、以下では複数の
ブロックとしてＢ１とＢ２の２つのブロックの場合につ
いて説明するが、２つに限定されるものではなく、３つ
以上であってもよい。
一実施形態であるフラッシュメモリの構成を示すブロッ
ク図である。このフラッシュメモリは、図１に示すよう
に、多数のメモリセルからなるメモリアレイＭ１と、メ
モリセルを選択するために互いに交差（ここでは直交）
して設けられた複数のワード線ＷＬおよびビット線ＢＬ
と、外部から入力される行アドレスによってワード線Ｗ
Ｌを選択する行デコーダＸＤと、外部から入力される列
アドレスによってビット線ＢＬを選択する列デコーダＹ
Ｄとを含む複数のメモリブロックＢ１およびＢ２（Ｂ２
内部のブロック構成はＢ１と同じである）を有してい
る。そして、メモリブロックＢ１内の行デコーダＸＤに
スイッチ回路Ｐ１が接続され、メモリブロックＢ１内の
列デコーダＹＤにスイッチ回路Ｐ２が接続され、メモリ
ブロックＢ２内の行デコーダＸＤにスイッチ回路Ｐ３が
接続され、メモリブロックＢ２内の列デコーダＹＤにス
イッチ回路Ｐ４が接続されている。さらに、メモリアレ
イに対してデータの書き込みまたは消去を行う際に必要
な電圧を供給するためのチャージポンプ回路ＰＶ１がス
イッチ回路Ｐ１およびＰ３に接続され、チャージポンプ
回路ＰＶ２がスイッチ回路Ｐ２およびＰ４に接続されて
いる。チャージポンプ回路ＰＶ１からの発生電圧は、ス
イッチ回路Ｐ１を介してメモリブロックＢ１の行デコー
ダＸＤに供給され、スイッチ回路Ｐ３を介してメモリブ
ロックＢ２の行デコーダＸＤに供給される。また、チャ
ージポンプ回路ＰＶ２からの発生電圧は、スイッチ回路
Ｐ２を介してメモリブロックＢ１の列デコーダＹＤに供
給され、スイッチ回路Ｐ４を介してメモリブロックＢ２
の列デコーダＹＤに供給される。なお、以下では複数の
ブロックとしてＢ１とＢ２の２つのブロックの場合につ
いて説明するが、２つに限定されるものではなく、３つ
以上であってもよい。
【００２９】ここで、スイッチ回路Ｐ１〜Ｐ４として
は、チャージポンプ回路ＰＶ１およびＰＶ２で発声した
高電圧を電位低下無く伝えるために、Ｐチャネル型ＭＯ
Ｓトランジスタを用いる。
は、チャージポンプ回路ＰＶ１およびＰＶ２で発声した
高電圧を電位低下無く伝えるために、Ｐチャネル型ＭＯ
Ｓトランジスタを用いる。
【００３０】スイッチ回路Ｐ１〜Ｐ４には、スイッチ回
路を選択的に動作させるためのスイッチ選択回路ＳＷが
接続されている。このスイッチ選択回路ＳＷは、外部か
ら行アドレスを入力して、チャージポンプ回路ＰＶ１お
よびチャージポンプ回路ＰＶ２の出力電圧をメモリブロ
ックＢ１およびメモリブロックＢ２に選択的に供給する
ために、ブロック選択信号ＢＳ１およびブロック選択信
号ＢＳ２（メモリブロックの数ＭによってＢＳＭまでの
ブロック選択信号が出力される）を出力する。
路を選択的に動作させるためのスイッチ選択回路ＳＷが
接続されている。このスイッチ選択回路ＳＷは、外部か
ら行アドレスを入力して、チャージポンプ回路ＰＶ１お
よびチャージポンプ回路ＰＶ２の出力電圧をメモリブロ
ックＢ１およびメモリブロックＢ２に選択的に供給する
ために、ブロック選択信号ＢＳ１およびブロック選択信
号ＢＳ２（メモリブロックの数ＭによってＢＳＭまでの
ブロック選択信号が出力される）を出力する。
【００３１】なお、本実施形態では、説明を簡単にする
ために、スイッチ選択回路ＳＷに外部から入力するアド
レスを行アドレスとしたが、これには限られず、列アド
レス、または行アドレスと列アドレスの組み合わせであ
ってもよい。
ために、スイッチ選択回路ＳＷに外部から入力するアド
レスを行アドレスとしたが、これには限られず、列アド
レス、または行アドレスと列アドレスの組み合わせであ
ってもよい。
【００３２】スイッチ回路Ｐ１およびスイッチ回路Ｐ２
のゲートには、スイッチ選択回路ＳＷからのブロック選
択信号ＢＳ１がレベルシフタＬＳ１によってレベルシフ
トされて入力される。また、スイッチ回路Ｐ３およびス
イッチ回路Ｐ４のゲートには、スイッチ選択回路ＳＷか
らのブロック選択信号ＢＳ２がレベルシフタＬＳ１によ
ってレベルシフトされて入力される。ここで、レベルシ
フタＬＳ１はＰチャネル型ＭＯＳトランジスタを用いた
スイッチ回路Ｐ１〜Ｐ４を十分にオンするために、安定
した接地電位から得られる反転レベルシフタを用いる。
のゲートには、スイッチ選択回路ＳＷからのブロック選
択信号ＢＳ１がレベルシフタＬＳ１によってレベルシフ
トされて入力される。また、スイッチ回路Ｐ３およびス
イッチ回路Ｐ４のゲートには、スイッチ選択回路ＳＷか
らのブロック選択信号ＢＳ２がレベルシフタＬＳ１によ
ってレベルシフトされて入力される。ここで、レベルシ
フタＬＳ１はＰチャネル型ＭＯＳトランジスタを用いた
スイッチ回路Ｐ１〜Ｐ４を十分にオンするために、安定
した接地電位から得られる反転レベルシフタを用いる。
【００３３】上記スイッチ回路Ｐ１とレベルシフタＬＳ
１との接続点の間にゲートが接続されてスイッチ回路Ｎ
１が設けられている。このスイッチ回路Ｎ１はソースが
接地電位に接続され、ドレインがスイッチ回路Ｐ１のド
レインに接続されている。スイッチ回路Ｎ１は、スイッ
チ回路Ｐ１が切断状態のときに導通状態となり、行デコ
ーダＸＤを接地電位に接続する。さらに、上記スイッチ
回路Ｐ２とレベルシフタＬＳ１との接続点の間にゲート
が接続されてスイッチ回路Ｎ２が設けられている。この
スイッチ回路Ｎ２はソースが接地電位に接続され、ドレ
インがスイッチ回路Ｐ２のドレインに接続されている。
スイッチ回路Ｎ２は、スイッチ回路Ｐ２が切断状態のと
きに導通状態となり、列デコーダＹＤを接地電位に接続
する。
１との接続点の間にゲートが接続されてスイッチ回路Ｎ
１が設けられている。このスイッチ回路Ｎ１はソースが
接地電位に接続され、ドレインがスイッチ回路Ｐ１のド
レインに接続されている。スイッチ回路Ｎ１は、スイッ
チ回路Ｐ１が切断状態のときに導通状態となり、行デコ
ーダＸＤを接地電位に接続する。さらに、上記スイッチ
回路Ｐ２とレベルシフタＬＳ１との接続点の間にゲート
が接続されてスイッチ回路Ｎ２が設けられている。この
スイッチ回路Ｎ２はソースが接地電位に接続され、ドレ
インがスイッチ回路Ｐ２のドレインに接続されている。
スイッチ回路Ｎ２は、スイッチ回路Ｐ２が切断状態のと
きに導通状態となり、列デコーダＹＤを接地電位に接続
する。
【００３４】次に、行デコーダＸＤの具体的な回路構成
について説明する。なお、各メモリブロックＢ１および
Ｂ２における行デコーダは同じ構成であるので、ここで
はメモリブロックＢ１により説明する。
について説明する。なお、各メモリブロックＢ１および
Ｂ２における行デコーダは同じ構成であるので、ここで
はメモリブロックＢ１により説明する。
【００３５】行デコーダＸＤは、Ｐチャネル型ＭＯＳト
ランジスタＱ１、Ｑ２、・・・、Ｑｎ、アドレスデコー
ダＡＤおよびレベルシフタＬＳ２から構成されている。
そして、レベルシフタＬＳ２とＰチャネル型ＭＯＳトラ
ンジスタＱ１、Ｑ２、・・・、Ｑｎとの間にはＮチャン
ネル型ＭＯＳトランジスタＧ１、Ｇ２、・・・、Ｇｎが
接続されている。なお、ｎは１つのメモリブロックにお
ける行数、すなわちワード線の数である。
ランジスタＱ１、Ｑ２、・・・、Ｑｎ、アドレスデコー
ダＡＤおよびレベルシフタＬＳ２から構成されている。
そして、レベルシフタＬＳ２とＰチャネル型ＭＯＳトラ
ンジスタＱ１、Ｑ２、・・・、Ｑｎとの間にはＮチャン
ネル型ＭＯＳトランジスタＧ１、Ｇ２、・・・、Ｇｎが
接続されている。なお、ｎは１つのメモリブロックにお
ける行数、すなわちワード線の数である。
【００３６】Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ
ｎのソースは、全てスイッチ回路Ｐ１の出力に接続さ
れ、ドレインは各々ワード線に接続されている。また、
Ｐチャネル型ＭＯＳトランジスタＱ１、Ｑ２、・・・、
Ｑｎのゲートには、外部から入力された行アドレスがア
ドレスデコーダＡＤによってデコードされた信号ｒ１、
ｒ２、・・・、ｒＮが各々、レベルシフタＬＳ２によっ
てレベルシフトされて入力される。ここでも、レベルシ
フタＬＳ２はＬＳ１と同様に、反転レベルシフタを用い
る。
ｎのソースは、全てスイッチ回路Ｐ１の出力に接続さ
れ、ドレインは各々ワード線に接続されている。また、
Ｐチャネル型ＭＯＳトランジスタＱ１、Ｑ２、・・・、
Ｑｎのゲートには、外部から入力された行アドレスがア
ドレスデコーダＡＤによってデコードされた信号ｒ１、
ｒ２、・・・、ｒＮが各々、レベルシフタＬＳ２によっ
てレベルシフトされて入力される。ここでも、レベルシ
フタＬＳ２はＬＳ１と同様に、反転レベルシフタを用い
る。
【００３７】さらに、Ｎチャネル型ＭＯＳトランジスタ
Ｇ１〜Ｇｎは、選択されないワード線を接地するために
設けられる。これは、選択されないメモリセルに選択メ
モリセルと同じ電位を与えるとゲートディスターブが生
じてデータの信頼性が低下するからである。また、トラ
ンジスタとしてＮチャネル型を用いる理由は、接地電位
を通すのに優れているためである。
Ｇ１〜Ｇｎは、選択されないワード線を接地するために
設けられる。これは、選択されないメモリセルに選択メ
モリセルと同じ電位を与えるとゲートディスターブが生
じてデータの信頼性が低下するからである。また、トラ
ンジスタとしてＮチャネル型を用いる理由は、接地電位
を通すのに優れているためである。
【００３８】次に、メモリブロックＢ１へのデータ書き
込み動作および消去動作について説明する。書き込み動
作時には、スイッチ選択回路ＳＷに外部から行アドレス
が入力され、スイッチ選択回路ＳＷから出力されるブロ
ック選択信号ＢＳ１が活性化される。そして、レベルシ
フタＬＳ１を経由してスイッチ回路Ｐ１およびＰ２が導
通し、チャージポンプ回路ＰＶ１およびチャージポンプ
回路ＰＶ２からの電圧が各々行デコーダＸＤおよび列デ
コーダＹＤに供給される。
込み動作および消去動作について説明する。書き込み動
作時には、スイッチ選択回路ＳＷに外部から行アドレス
が入力され、スイッチ選択回路ＳＷから出力されるブロ
ック選択信号ＢＳ１が活性化される。そして、レベルシ
フタＬＳ１を経由してスイッチ回路Ｐ１およびＰ２が導
通し、チャージポンプ回路ＰＶ１およびチャージポンプ
回路ＰＶ２からの電圧が各々行デコーダＸＤおよび列デ
コーダＹＤに供給される。
【００３９】これにより、チャージポンプ回路ＰＶ１か
ら例えば１２Ｖの電圧が発生し、この電圧がメモリブロ
ックＢ１のスイッチ回路Ｐ１および行デコーダＸＤを通
じて所定のワード線に供給される。また、チャージポン
プ回路ＰＶ２から例えば６Ｖの電圧が発生し、この電圧
がメモリブロックＢ１のスイッチ回路Ｐ２および列デコ
ーダＹＤを通じて所定のビット線に供給される。そし
て、ワード線とビット線が交差する部分のメモリセルに
データが書き込まれる。
ら例えば１２Ｖの電圧が発生し、この電圧がメモリブロ
ックＢ１のスイッチ回路Ｐ１および行デコーダＸＤを通
じて所定のワード線に供給される。また、チャージポン
プ回路ＰＶ２から例えば６Ｖの電圧が発生し、この電圧
がメモリブロックＢ１のスイッチ回路Ｐ２および列デコ
ーダＹＤを通じて所定のビット線に供給される。そし
て、ワード線とビット線が交差する部分のメモリセルに
データが書き込まれる。
【００４０】この場合、選択されないブロックＢ２で
は、スイッチ選択回路ＳＷから出力されるブロック選択
信号ＢＳ２が活性化されず、スイッチ回路Ｐ３およびＰ
４が非導通の状態となる。よって、いずれのワード線お
よびビット線にも、チャージポンプ回路ＰＶ１およびチ
ャージポンプ回路ＰＶ２からの電圧は供給されない。
は、スイッチ選択回路ＳＷから出力されるブロック選択
信号ＢＳ２が活性化されず、スイッチ回路Ｐ３およびＰ
４が非導通の状態となる。よって、いずれのワード線お
よびビット線にも、チャージポンプ回路ＰＶ１およびチ
ャージポンプ回路ＰＶ２からの電圧は供給されない。
【００４１】消去動作時には、スイッチ選択回路ＳＷに
外部から行アドレスが入力され、スイッチ選択回路ＳＷ
から出力されるブロック選択信号ＢＳ１が活性化され
る。そして、レベルシフタＬＳ１を経由してスイッチ回
路Ｐ１およびＰ２が導通し、チャージポンプ回路ＰＶ１
およびチャージポンプ回路ＰＶ２からの電圧が各々行デ
コーダＸＤおよび列デコーダＹＤに供給される。
外部から行アドレスが入力され、スイッチ選択回路ＳＷ
から出力されるブロック選択信号ＢＳ１が活性化され
る。そして、レベルシフタＬＳ１を経由してスイッチ回
路Ｐ１およびＰ２が導通し、チャージポンプ回路ＰＶ１
およびチャージポンプ回路ＰＶ２からの電圧が各々行デ
コーダＸＤおよび列デコーダＹＤに供給される。
【００４２】これにより、チャージポンプ回路ＰＶ１か
ら例えば−１２Ｖの電圧が発生し、レベルシフタＬＳ１
の出力からはチャージポンプ回路ＰＶ１からの電圧が出
力され、レベルシフタＬＳ２の出力からはスイッチ回路
Ｐ１からの電圧が出力される。チャージポンプ回路ＰＶ
１から発生した−１２Ｖの電圧は、スイッチ回路Ｐ１を
構成するＰチャネル型ＭＯＳトランジスタおよび行デコ
ーダＸＤを構成するＰチャネル型ＭＯＳトランジスタＱ
１、Ｑ２、・・・、Ｑｎの各々のしきい値電圧分だけプ
ラスされ、消去動作に必要な約−１０Ｖの電圧が全ての
ワード線に供給される。また、チャージポンプ回路ＰＶ
２からはＰＶ１のような高電圧は発生されず、メモリブ
ロックＢ１のスイッチ回路Ｐ２はブロック選択信号ＢＳ
１により導通状態となるが、消去動作時には列アドレス
が非活性であるため、その出力である全てのビット線は
フローティング状態となるように制御される。そして、
メモリブロックＢ１の全てのメモリセルのデータが消去
される。
ら例えば−１２Ｖの電圧が発生し、レベルシフタＬＳ１
の出力からはチャージポンプ回路ＰＶ１からの電圧が出
力され、レベルシフタＬＳ２の出力からはスイッチ回路
Ｐ１からの電圧が出力される。チャージポンプ回路ＰＶ
１から発生した−１２Ｖの電圧は、スイッチ回路Ｐ１を
構成するＰチャネル型ＭＯＳトランジスタおよび行デコ
ーダＸＤを構成するＰチャネル型ＭＯＳトランジスタＱ
１、Ｑ２、・・・、Ｑｎの各々のしきい値電圧分だけプ
ラスされ、消去動作に必要な約−１０Ｖの電圧が全ての
ワード線に供給される。また、チャージポンプ回路ＰＶ
２からはＰＶ１のような高電圧は発生されず、メモリブ
ロックＢ１のスイッチ回路Ｐ２はブロック選択信号ＢＳ
１により導通状態となるが、消去動作時には列アドレス
が非活性であるため、その出力である全てのビット線は
フローティング状態となるように制御される。そして、
メモリブロックＢ１の全てのメモリセルのデータが消去
される。
【００４３】この場合、選択されないブロックＢ２で
は、スイッチ選択回路ＳＷから出力されるブロック選択
信号ＢＳ２が活性化されず、レベルシフタＬＳ１の出力
は０Ｖとなり、スイッチ回路Ｐ３およびＰ４が非導通の
状態となる。よって、いずれのワード線にも、チャージ
ポンプ回路ＰＶ１およびチャージポンプ回路ＰＶ２から
の電圧は供給されない。
は、スイッチ選択回路ＳＷから出力されるブロック選択
信号ＢＳ２が活性化されず、レベルシフタＬＳ１の出力
は０Ｖとなり、スイッチ回路Ｐ３およびＰ４が非導通の
状態となる。よって、いずれのワード線にも、チャージ
ポンプ回路ＰＶ１およびチャージポンプ回路ＰＶ２から
の電圧は供給されない。
【００４４】書き込み動作時または消去動作時におい
て、選択されないメモリブロックＢ２では、アドレスデ
コーダＡＤの出力が全てＬＯＷレベルとなり、反転レベ
ルシフタＬＳ２を通してＮチャネル型ＭＯＳトランジス
タＧ１〜Ｇｎが導通し、全てのワード線が接地される。
て、選択されないメモリブロックＢ２では、アドレスデ
コーダＡＤの出力が全てＬＯＷレベルとなり、反転レベ
ルシフタＬＳ２を通してＮチャネル型ＭＯＳトランジス
タＧ１〜Ｇｎが導通し、全てのワード線が接地される。
【００４５】ここで、選択されないメモリブロックにお
ける反転レベルシフタＬＳ２の出力レベルは、書き込み
動作時に、チャージポンプ回路ＰＶ１の出力電圧が供給
されないため、別チャージポンプまたはＶｃｃ電源のレ
ベルである。また、選択されないメモリブロックにおけ
る反転レベルシフタＬＳ２の出力は、消去動作時にはＮ
チャネル型ＭＯＳトランジスタＧ１〜Ｇｎを導通させ得
る正の電圧（例えば２Ｖ〜３Ｖ程度）である。
ける反転レベルシフタＬＳ２の出力レベルは、書き込み
動作時に、チャージポンプ回路ＰＶ１の出力電圧が供給
されないため、別チャージポンプまたはＶｃｃ電源のレ
ベルである。また、選択されないメモリブロックにおけ
る反転レベルシフタＬＳ２の出力は、消去動作時にはＮ
チャネル型ＭＯＳトランジスタＧ１〜Ｇｎを導通させ得
る正の電圧（例えば２Ｖ〜３Ｖ程度）である。
【００４６】さらに、選択されないメモリブロックにお
いては、スイッチ回路Ｎ１およびスイッチ回路Ｎ２が導
通状態となるので、行デコーダＸＤおよび列デコーダＹ
Ｄが接地電位に接続され、チャージポンプ回路ＰＶ２の
負荷を軽減することができる。
いては、スイッチ回路Ｎ１およびスイッチ回路Ｎ２が導
通状態となるので、行デコーダＸＤおよび列デコーダＹ
Ｄが接地電位に接続され、チャージポンプ回路ＰＶ２の
負荷を軽減することができる。
【００４７】この状態では、チャージポンプ回路ＰＶ１
に接続される負荷容量は、スイッチ回路Ｐ１およびスイ
ッチ回路Ｐ３のドレイン部の寄生容量と、スイッチ回路
Ｐ１の導通により接続されるメモリブロックＢ１内のＰ
チャネル型ＭＯＳトランジスタＱ１、Ｑ２、・・・、Ｑ
ｎの各ドレイン部の寄生容量との和、およびＰチャネル
型ＭＯＳトランジスタＱ１〜Ｑｎのうちのいずれか１つ
が導通して選択されるワード線の負荷容量である。この
場合、スイッチ回路Ｐ３は非導通状態であるので、メモ
リブロックＢ２内のＰチャネル型ＭＯＳトランジスタＱ
１〜Ｑｎが有する寄生容量および各々に接続されるワー
ド線の負荷容量は、チャージポンプ回路ＰＶ１にかかる
負荷とはならない。
に接続される負荷容量は、スイッチ回路Ｐ１およびスイ
ッチ回路Ｐ３のドレイン部の寄生容量と、スイッチ回路
Ｐ１の導通により接続されるメモリブロックＢ１内のＰ
チャネル型ＭＯＳトランジスタＱ１、Ｑ２、・・・、Ｑ
ｎの各ドレイン部の寄生容量との和、およびＰチャネル
型ＭＯＳトランジスタＱ１〜Ｑｎのうちのいずれか１つ
が導通して選択されるワード線の負荷容量である。この
場合、スイッチ回路Ｐ３は非導通状態であるので、メモ
リブロックＢ２内のＰチャネル型ＭＯＳトランジスタＱ
１〜Ｑｎが有する寄生容量および各々に接続されるワー
ド線の負荷容量は、チャージポンプ回路ＰＶ１にかかる
負荷とはならない。
【００４８】例えば、スイッチ回路Ｐ１およびスイッチ
回路Ｐ２を構成するＰチャネル型ＭＯＳトランジスタの
チャネル長Ｌ１を１μｍ、チャネル幅Ｗ１を１８０μｍ
とした場合、スイッチ回路Ｐ１およびスイッチ回路Ｐ２
の各々の寄生容量は、設計上の代表例として、例えば約
１６０ｆＦとなる。また、メモリブロックＢ１内のＰチ
ャネル型ＭＯＳトランジスタＱ１〜Ｑｎのチャネル長Ｌ
２を１μｍ、チャネル幅Ｗ２を４０μｍとした場合、メ
モリブロックＢ１内のＰチャネル型ＭＯＳトランジスタ
Ｑ１〜Ｑｎの各々の寄生容量は、設計上の代表例とし
て、例えば約４０ｆＦとなる。さらに、選択される１本
のワード線の負荷容量を１．５ｐＦとし、１ブロック当
たりの行数ｎ＝２０４８とすると、チャージポンプ回路
ＰＶ１に接続される全負荷容量は、１６０ｆＦ×２ブロ
ック＋４０ｆＦ×２０４８＋１．５ｐＦ＝約８３．７４
ｐＦとなる。
回路Ｐ２を構成するＰチャネル型ＭＯＳトランジスタの
チャネル長Ｌ１を１μｍ、チャネル幅Ｗ１を１８０μｍ
とした場合、スイッチ回路Ｐ１およびスイッチ回路Ｐ２
の各々の寄生容量は、設計上の代表例として、例えば約
１６０ｆＦとなる。また、メモリブロックＢ１内のＰチ
ャネル型ＭＯＳトランジスタＱ１〜Ｑｎのチャネル長Ｌ
２を１μｍ、チャネル幅Ｗ２を４０μｍとした場合、メ
モリブロックＢ１内のＰチャネル型ＭＯＳトランジスタ
Ｑ１〜Ｑｎの各々の寄生容量は、設計上の代表例とし
て、例えば約４０ｆＦとなる。さらに、選択される１本
のワード線の負荷容量を１．５ｐＦとし、１ブロック当
たりの行数ｎ＝２０４８とすると、チャージポンプ回路
ＰＶ１に接続される全負荷容量は、１６０ｆＦ×２ブロ
ック＋４０ｆＦ×２０４８＋１．５ｐＦ＝約８３．７４
ｐＦとなる。
【００４９】これに対して、図１に示した従来例のよう
にスイッチ回路Ｐ１、Ｐ３を設けない構成の場合には、
スイッチ回路Ｐ１およびＰ３の負荷容量はなくなるが、
メモリブロックＢ２内のＰチャネル型ＭＯＳトランジス
タＱ１〜Ｑｎが負荷として加わるので、チャージポンプ
回路ＰＶ１に接続される全負荷容量は、４０ｆＦ×２０
４８×２ブロック＋１．５ｐＦ＝約８３．７４ｐＦ＝約
１６５．３４ｐＦとなる。
にスイッチ回路Ｐ１、Ｐ３を設けない構成の場合には、
スイッチ回路Ｐ１およびＰ３の負荷容量はなくなるが、
メモリブロックＢ２内のＰチャネル型ＭＯＳトランジス
タＱ１〜Ｑｎが負荷として加わるので、チャージポンプ
回路ＰＶ１に接続される全負荷容量は、４０ｆＦ×２０
４８×２ブロック＋１．５ｐＦ＝約８３．７４ｐＦ＝約
１６５．３４ｐＦとなる。
【００５０】従って、本実施形態によれば、チャージポ
ンプ回路ＰＶ１に接続される負荷容量が、従来例と比較
して約１／２となることが分かる。さらに、同様の考え
方により、チャージポンプ回路ＰＶ１に接続されるメモ
リブロック数Ｍが増加するに従って、チャージポンプ回
路ＰＶ１に接続される負荷容量が従来例と比較して約１
／Ｍとなることが分かる。
ンプ回路ＰＶ１に接続される負荷容量が、従来例と比較
して約１／２となることが分かる。さらに、同様の考え
方により、チャージポンプ回路ＰＶ１に接続されるメモ
リブロック数Ｍが増加するに従って、チャージポンプ回
路ＰＶ１に接続される負荷容量が従来例と比較して約１
／Ｍとなることが分かる。
【００５１】さらに、本実施形態では、チャージポンプ
回路ＰＶ２に接続される負荷容量についても同様に、ス
イッチ回路Ｐ２およびスイッチ回路Ｐ４の負荷容量と、
スイッチ回路Ｐ２の導通により接続されるメモリブロッ
クＢ１内の列デコーダＹＤの負荷容量、および列デコー
ダＹＤによって選択されるビット線の負荷容量である。
この場合、スイッチ回路Ｐ４は非導通状態であるので、
メモリブロックＢ２内の列デコーダＹＤの負荷容量およ
び各々に接続されるビット線の負荷容量は、チャージポ
ンプ回路ＰＶ２にかかる負荷とはならない。
回路ＰＶ２に接続される負荷容量についても同様に、ス
イッチ回路Ｐ２およびスイッチ回路Ｐ４の負荷容量と、
スイッチ回路Ｐ２の導通により接続されるメモリブロッ
クＢ１内の列デコーダＹＤの負荷容量、および列デコー
ダＹＤによって選択されるビット線の負荷容量である。
この場合、スイッチ回路Ｐ４は非導通状態であるので、
メモリブロックＢ２内の列デコーダＹＤの負荷容量およ
び各々に接続されるビット線の負荷容量は、チャージポ
ンプ回路ＰＶ２にかかる負荷とはならない。
【００５２】これに対して、図１に示した従来例のよう
にスイッチ回路Ｐ２、Ｐ４を設けない構成の場合には、
スイッチ回路Ｐ２およびＰ４の負荷容量はなくなるが、
メモリブロックＢ２内の列デコーダＹＤが負荷として加
わる。この場合、スイッチ回路Ｐ２およびＰ４の負荷容
量よりも列デコーダＹＤの負荷容量の方が圧倒的に大き
く、結局はチャージポンプ回路ＰＶ２に接続される全負
荷容量は、従来例と比較して約１／Ｍとなる。
にスイッチ回路Ｐ２、Ｐ４を設けない構成の場合には、
スイッチ回路Ｐ２およびＰ４の負荷容量はなくなるが、
メモリブロックＢ２内の列デコーダＹＤが負荷として加
わる。この場合、スイッチ回路Ｐ２およびＰ４の負荷容
量よりも列デコーダＹＤの負荷容量の方が圧倒的に大き
く、結局はチャージポンプ回路ＰＶ２に接続される全負
荷容量は、従来例と比較して約１／Ｍとなる。
【００５３】このように、本実施形態では、メモリブロ
ックに対してではなく、選択された最低限必要なメモリ
ブロックのデコーダにのみチャージポンプ回路の出力を
接続することにより、このチャージポンプ回路の出力に
対する負荷を大幅に軽減することができる。この場合、
チャージポンプ回路ＰＶ１およびチャージポンプ回路Ｐ
Ｖ２には、全てのスイッチ回路が接続されるが、スイッ
チ回路の負荷はデコーダの負荷よりも著しく小さい。よ
って、チャージポンプ回路への負荷を激減させることが
でき、チャージポンプ回路に接続されるブロック数がＭ
の場合には、従来技術に比べて負荷を約１／Ｍとするこ
とができる。
ックに対してではなく、選択された最低限必要なメモリ
ブロックのデコーダにのみチャージポンプ回路の出力を
接続することにより、このチャージポンプ回路の出力に
対する負荷を大幅に軽減することができる。この場合、
チャージポンプ回路ＰＶ１およびチャージポンプ回路Ｐ
Ｖ２には、全てのスイッチ回路が接続されるが、スイッ
チ回路の負荷はデコーダの負荷よりも著しく小さい。よ
って、チャージポンプ回路への負荷を激減させることが
でき、チャージポンプ回路に接続されるブロック数がＭ
の場合には、従来技術に比べて負荷を約１／Ｍとするこ
とができる。
【００５４】ここで、チャージポンプ回路の規模は、そ
れを構成するキャパシタの総面積に大きく依存し、キャ
パシタの総面積は、駆動すべき負荷容量に概ね比例する
ため、負荷容量が１／Ｍになると、チャージポンプ回路
の規模も約１／Ｍとすることができる。
れを構成するキャパシタの総面積に大きく依存し、キャ
パシタの総面積は、駆動すべき負荷容量に概ね比例する
ため、負荷容量が１／Ｍになると、チャージポンプ回路
の規模も約１／Ｍとすることができる。
【００５５】
【発明の効果】以上詳述したように、本発明によれば、
全メモリブロックの中から最低限必要なメモリブロック
のデコーダを選択してチャージポンプ回路の出力を供給
することができるので、チャージポンプ回路からは最低
限必要な負荷だけを駆動すればよい。
全メモリブロックの中から最低限必要なメモリブロック
のデコーダを選択してチャージポンプ回路の出力を供給
することができるので、チャージポンプ回路からは最低
限必要な負荷だけを駆動すればよい。
【００５６】メモリの記憶容量が日々拡大する中で、従
来の構成ではメモリの読み出し、書き込みおよび消去動
作時に必要となるチャージポンプ回路の規模が大きくな
る一方であったが、本発明によれば、Ｍ個のメモリブロ
ックに分割されている場合には、チャージポンプ回路が
占有するチップ面積を従来の約１／Ｍとすることができ
る。また、記憶容量が増加しても、ブロック数を増加さ
せて１ブロック当たりの記憶容量を固定すれば、チャー
ジポンプ回路規模の増大を抑えることができる。
来の構成ではメモリの読み出し、書き込みおよび消去動
作時に必要となるチャージポンプ回路の規模が大きくな
る一方であったが、本発明によれば、Ｍ個のメモリブロ
ックに分割されている場合には、チャージポンプ回路が
占有するチップ面積を従来の約１／Ｍとすることができ
る。また、記憶容量が増加しても、ブロック数を増加さ
せて１ブロック当たりの記憶容量を固定すれば、チャー
ジポンプ回路規模の増大を抑えることができる。
【００５７】さらに、チャージポンプ回路規模を一定と
することにより、駆動負荷が軽減されるため、所定電位
に達するまでの時間を短縮化して、データ書き込み時間
および消去時間の短縮化を図ることができる。
することにより、駆動負荷が軽減されるため、所定電位
に達するまでの時間を短縮化して、データ書き込み時間
および消去時間の短縮化を図ることができる。
【００５８】これにより、チャージポンプ回路の動作効
率を向上させて、消費電力の軽減も可能となり、さらに
はチップ面積の削減効果により製造コストの低廉価化も
可能となる。
率を向上させて、消費電力の軽減も可能となり、さらに
はチップ面積の削減効果により製造コストの低廉価化も
可能となる。
【図１】本発明の一実施形態である不揮発性半導体記憶
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】従来の不揮発性半導体記憶装置の構成を示すブ
ロック図である。
ロック図である。
【図３】一般的なフラッシュメモリセルの構成を示す断
面図である。
面図である。
【符号の説明】
１、２ 拡散領域
３、５ 酸化膜
４ フローティングゲート
６ コントロールゲート
ＡＤ アドレスデコーダ
Ｂ１、Ｂ２ メモリブロック
ＢＬ ビット線
ＢＳ１〜ＢＳＭ ブロック選択信号
Ｇ１〜Ｇｎ Ｎチャネル型ＭＯＳトランジスタ
ＬＳ１、ＬＳ２ レベルシフタ
Ｍ１ メモリアレイ
Ｐ１〜Ｐ４ スイッチ回路
Ｎ１〜Ｎ４ スイッチ回路
ＰＶ１、ＰＶ２ チャージポンプ回路
Ｑ１〜Ｑｎ Ｐチャネル型ＭＯＳトランジスタ
ｒ１〜ｒＮ アドレスデコーダでデコードされた信号
ＳＷ スイッチ選択回路
ＷＬ ワード線
ＸＤ 行デコーダ
ＹＤ 列デコーダ
Claims (7)
- 【請求項１】 複数のメモリセルからなるメモリアレイ
と、該メモリセルを選択するために互いに交差して設け
られた複数のワード線およびビット線と、外部から入力
されたアドレスによって該ワード線を選択する行デコー
ダおよび該ビット線を選択する列デコーダとを含む複数
のメモリブロックと、 該メモリアレイに対してデータの書き込みまたは消去を
行う際に必要な電圧を供給するための少なくとも１つの
内部電圧発生回路とを備える不揮発性半導体記憶装置に
おいて、 該内部電圧発生回路と該行デコーダとの間、および該内
部電圧発生回路と該列デコーダとの間に設けられた複数
の第１のスイッチ回路と、 該第１のスイッチ回路を選択的に動作させるためのスイ
ッチ選択回路とを備えることを特徴とする不揮発性半導
体記憶装置。 - 【請求項２】 前記内部電圧発生回路は、チャージポン
プ回路から構成され、正または負の電源電圧よりも高い
電圧を発生する機能を有することを特徴とする請求項１
に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記第１のスイッチ回路は、前記内部電
圧発生回路からの出力電圧を前記メモリブロックに接続
または切断する機能を有することを特徴とする請求項１
または請求項２に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記スイッチ選択回路は、外部から入力
されるアドレスにより、前記複数の第１のスイッチ回路
のうちの少なくとも１つを選択する信号を出力する機能
を有することを特徴とする請求項１乃至請求項３のいず
れかに記載の不揮発性半導体記憶装置。 - 【請求項５】 前記第１のスイッチ回路は、Ｐチャネル
型ＭＯＳトランジスタから構成されることを特徴とする
請求項１乃至請求項３のいずれかに記載の不揮発性半導
体記憶装置。 - 【請求項６】 ソースおよびドレインの一方が前記内部
電圧発生回路と前記行デコーダとの間もしくは該内部電
圧発生回路と前記列デコーダとの間に設けられた第１の
スイッチ回路の出力端子に接続され、他方が接地電位に
接続された複数の第２のスイッチ回路を備え、該第２の
スイッチ回路は、該第１のスイッチ回路が切断状態のと
きに、該行デコーダもしくは該列デコーダと該第１のス
イッチ回路との接続点を接地電位に接続する機能を有す
ることを特徴とする請求項１乃至請求項５のいずれかに
記載の不揮発性半導体記憶装置。 - 【請求項７】 前記第２のスイッチ回路は、Ｎチャネル
型ＭＯＳトランジスタから構成されることを特徴とする
請求項６に記載の不揮発性半導体記憶装置。
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